KR19990053737A - Metal wiring formation method of semiconductor device - Google Patents

Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 평탄화절연막이 형성된 반도체기판 상부에 제1감광막을 패터닝하고, 전체표면상부에 일정두께 금속배선층을 형성하고, 전체표면상부에 제2감광막을 형성하고, 상기 제1감광막 간에 형성된 제2감광막을 남기는 평탄화식각공정을 실시하고, 상기 제1감광막과 제2감광막을 마스크로하여 상기 금속배선층을 식각하고, 상기 제1감광막과 제2감광막을 제거하는 공정으로 금속배선을 형성함으로써 반도체소자의 고집적화에 따라 미세화된 금속배선을 형성할 수 있어 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, wherein a first photosensitive film is patterned on an upper surface of a semiconductor substrate on which a planarization insulating film is formed, a predetermined thickness metal wiring layer is formed on an entire surface, and a second photosensitive film is formed on an entire surface. Performing a planarization etching process to leave a second photoresist film formed between the first photoresist film, etching the metal wiring layer using the first photoresist film and the second photoresist film as a mask, and removing the first photoresist film and the second photoresist film. By forming the metal wiring by the process, it is possible to form a fine metal wiring according to the high integration of the semiconductor device, thereby improving the yield and productivity of the semiconductor device and thereby improving the characteristics and reliability of the semiconductor device.

Description

반도체소자의 금속배선 형성방법Metal wiring formation method of semiconductor device

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 반도체소자의 제조공정에 사용되는 도전체에 도펀트를 임플란트하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a technique for implanting dopants into conductors used in the manufacturing process of semiconductor devices.

일반적으로, 소자간이나 소자와 외부회로 사이를 전기적으로 접속시키기 위한 반도체소자의 배선은, 배선을 위한 소정의 콘택홀 및 비아홀을 배선재료로 매립하여 배선층을 형성하고 후속공정을 거쳐 이루어지며, 낮은 저항을 필요로 하는 곳에는 금속배선을 사용한다.In general, the wiring of a semiconductor device for electrically connecting between devices or between an element and an external circuit is made through a subsequent process by filling a predetermined contact hole and via hole for wiring with a wiring material and forming a wiring layer. Metal wiring is used where resistance is required.

상기 금속배선은 알루미늄(Al)에 소량의 실리콘이나 구리가 포함되거나 실리콘과 구리가 모두 포함되어 비저항이 낮으면서 가공성이 우수한 알루미늄합금을 배선재료로 하여 물리기상증착 ( Physical Vapor Deposition, 이하에서 PVD 라 함 ) 방법의 스퍼터링으로 상기의 콘택홀 및 비아홀을 매립하는 방법이 가장 널리 이용되고 있다.The metal wiring includes a small amount of silicon or copper in aluminum (Al), or both silicon and copper, and has a low resistivity and excellent workability. The method of filling the contact hole and the via hole by sputtering of the method is most widely used.

종래기술에서 널리 이용되는 물리기상증착방법은 그 과정이 화학적 반응없이 물리적 기구에 의하여 증착이 이루어진다. 그리고, 상기 물리기상증착방법의 일종인 스퍼터링방법은 외부인가전압에 의해 저압의 기체를 이온화, 즉 플라즈마화시켜 기체이온을 형성하며, 상기 기체이온은 전위차에 의해 가속되어 음극 타겟을 때린다. 이때, 상기 기체이온의 충돌에 의해 타겟의 원자가 튀어나와 모재 표면에서 응집.성장하여 박막을 형성한다. 일반적으로, 상기 저압의 기체는 아르곤이 사용된다.In the physical vapor deposition method widely used in the prior art, the process is carried out by physical apparatus without chemical reaction. In addition, the sputtering method, which is a kind of physical vapor deposition method, ionizes, ie, plasmas, a gas of low pressure by an external applied voltage to form gas ions, and the gas ions are accelerated by a potential difference to hit the negative electrode target. At this time, the atoms of the target are protruded by the collision of the gas ions to aggregate and grow on the surface of the base material to form a thin film. In general, argon is used as the low pressure gas.

상기 스퍼터링방법은, 화학기상증착방법에 비하여 저온에서 실시되며 공정이 단순한 장점이 있다.The sputtering method is carried out at a low temperature, compared to the chemical vapor deposition method has the advantage of a simple process.

그러나, PVD 방법은 단차피복비가 낮아 고집적화된 반도체소자의 제조공정에는 적용하기 어려운 단점이 있다.However, the PVD method has a disadvantage that it is difficult to apply to the manufacturing process of the highly integrated semiconductor device because the step coverage ratio is low.

이를 해결하기 위하여, 단차피복비가 우수한 화학기상증착 ( chemical vapor deposition, 이하에서 CVD 라 함 ) 방법을 사용하게 되었다.In order to solve this problem, chemical vapor deposition (CVD), which has excellent step coverage ratio, is used.

그러나, 고집적화된 반도체소자의 금속배선은 다층구조로 형성되고 배선의 폭이 좁아지게 되어 패터닝공정시 낫칭 ( notching ) 등과 같은 현상으로 인하여 소자의 전기적 특성 및 수율을 저하시키는 문제점이 있다.However, the metal wiring of the highly integrated semiconductor device is formed in a multi-layered structure and the width of the wiring is narrowed, thereby deteriorating the electrical characteristics and the yield of the device due to phenomena such as notching during the patterning process.

본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 감광막을 이용하여 금속배선을 미세패턴을 형성함으로써 후속공정으로 형성되는 미세한 금속배선의 특성을 향상시킬 수 있는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.The present invention provides a method for forming a metal wiring of a semiconductor device that can improve the characteristics of the fine metal wiring formed in a subsequent process by forming a fine pattern of the metal wiring using a photosensitive film to solve the above problems of the prior art. Its purpose is to.

도 1 내지 도 5 은 본 발명의 실시예에 반도체소자의 금속배선 형성방법을 도시한 단면도.1 to 5 are cross-sectional views showing a metal wiring formation method of a semiconductor device in an embodiment of the present invention.

<도면의주요부분에대한부호의설명>Explanation of symbols on the main parts of the drawing

11 : 반도체기판 13 : 제1감광막11: semiconductor substrate 13: first photosensitive film

15 : 콘택홀 17 : 텅스텐막15 contact hole 17 tungsten film

19 : 제2감광막19: second photosensitive film

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,In order to achieve the above object, a metal wiring forming method of a semiconductor device according to the present invention,

평탄화절연막이 형성된 반도체기판 상부에 제1감광막을 패터닝하고,Patterning the first photoresist film on the semiconductor substrate on which the planarization insulating film is formed;

전체표면상부에 일정두께 금속배선층을 형성하고,Form a metal thickness layer on the entire surface,

전체표면상부에 제2감광막을 형성하고,A second photosensitive film is formed on the entire surface;

상기 제1감광막 간에 형성된 제2감광막을 남기는 평탄화식각공정을 실시하고,Performing a planarization etching process leaving a second photoresist film formed between the first photoresist film,

상기 제1감광막과 제2감광막을 마스크로하여 상기 금속배선층을 식각하고,The metal wiring layer is etched using the first photoresist film and the second photoresist film as masks,

상기 제1감광막과 제2감광막을 제거하는 공정을 포함하는 것을 특징으로한다.And removing the first photosensitive film and the second photosensitive film.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 5 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.1 to 5 are cross-sectional views illustrating a metal wiring forming method of a semiconductor device according to an embodiment of the present invention.

먼저, 반도체기판(11) 상부에 소자분리막, 워드라인, 비트라인 및 캐패시터를 형성하고 그 상부를 평탄화시키는 평탄화절연막(도시안됨)을 형성한다.First, a device isolation layer, a word line, a bit line, and a capacitor are formed on the semiconductor substrate 11, and a planarization insulating film (not shown) is formed to planarize the upper portion.

그리고, 그 상부에 금속배선마스크(도시안됨)를 이용한 노광 및 현상공정으로 제1감광막(13)패턴을 형성한다.Then, the first photoresist layer 13 pattern is formed by an exposure and development process using a metal wiring mask (not shown).

그 다음에, 전체표면상부에 텅스텐막(17)을 일정두께 형성한다. (도 1)Then, a tungsten film 17 is formed on the entire surface at a constant thickness. (Figure 1)

그리고, 전체표면상부에 제2감광막(19)을 두껍게 형성하고, 이를 평탄화식각하여 상기 텅스텐막(17)을 노출시킨다. (도 2, 도 3)Then, the second photoresist film 19 is thickly formed on the entire surface, and the tungsten film 17 is exposed by planarization. (FIG. 2, FIG. 3)

그 다음에, 상기 감광막(19,13)을 마스크로하여 상기 텅스텐막(17)을 식각한다.Next, the tungsten film 17 is etched using the photosensitive films 19 and 13 as masks.

그리고, 상기 제1,2감광막(13,19)패턴을 제거하여 텅스텐막(17)으로 금속배선을 형성한다. (도 4, 도 5)The first and second photoresist layers 13 and 19 may be removed to form metal wirings using the tungsten layer 17. (FIG. 4, FIG. 5)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 낫칭없는 금속배선을 형성하여 미세패턴을 형성할 수 있고 그에 따른 소자의 전기적 특성을 향상시킬 수 있으며, 소자의 수율 및 생산성을 향상시킬 수 있는 효과가 있다.As described above, the metal wiring forming method of the semiconductor device according to the present invention can form a fine pattern by forming a metal wiring without hardening, thereby improving the electrical characteristics of the device, and improving the yield and productivity of the device. There is an effect that can be improved.

Claims (3)

평탄화절연막이 형성된 반도체기판 상부에 제1감광막을 패터닝하고,Patterning the first photoresist film on the semiconductor substrate on which the planarization insulating film is formed; 전체표면상부에 일정두께 금속배선층을 형성하고,Form a metal thickness layer on the entire surface, 전체표면상부에 제2감광막을 형성하고,A second photosensitive film is formed on the entire surface; 상기 제1감광막 간에 형성된 제2감광막을 남기는 평탄화식각공정을 실시하고,Performing a planarization etching process leaving a second photoresist film formed between the first photoresist film, 상기 제1감광막과 제2감광막을 마스크로하여 상기 금속배선층을 식각하고,The metal wiring layer is etched using the first photoresist film and the second photoresist film as masks, 상기 제1감광막과 제2감광막을 제거하는 공정을 포함하는 반도체소자의 금속배선 형성방법.And removing the first photoresist film and the second photoresist film. 제 1 항에 있어서,The method of claim 1, 상기 제1감광막은 금속배선마스크를 이용한 노광 및 현상공정으로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.The first photosensitive film is a metal wiring forming method of a semiconductor device, characterized in that formed by the exposure and development process using a metal wiring mask. 제 1 항에 있어서,The method of claim 1, 상기 금속배선층은 텅스텐막으로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.And the metal wiring layer is formed of a tungsten film.