KR19990052644A - Semiconductor package, manufacturing method thereof and lamination method - Google Patents
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Abstract
본 발명은 반도체 패키지 및 그 제조방법 및 그 적층방법에 관한 것으로, 종래에는 칩의 배면부에 방열을 위해 부착된 금속판으로 인하여 열방출 특성이 제한적이며 패키지의 적층이 곤란한 문제점이 있었던 바, 본 발명의 반도체 패키지는 칩이 삽입되는 피씨비 기판에 방열금속판을 부착시키고, 이 피씨비 기판과 방열금속판을 관통하도록 비아홀을 형성하고, 이 비아홀의 내벽을 도금처리한 후 외부단자가 되는 금속핀을 이 비아홀에 삽입함으로써, 패키지의 적층이 가능하여 반도체의 실장밀도를 높일 수 있고 고밀도, 고집적화, 고처리속도로 인하여 패키지에 발생되는 열을 효과적으로 방출시킬 수 있게 한 것이다.The present invention relates to a semiconductor package, a method for manufacturing the same, and a method for laminating the same. In the related art, due to a metal plate attached to the back surface of a chip for heat dissipation, heat dissipation characteristics are limited, and stacking of packages is difficult. The semiconductor package attaches a heat dissipation metal plate to the PCB substrate into which the chip is inserted, forms a via hole to penetrate the PCB substrate and the heat dissipation metal plate, plating the inner wall of the via hole, and inserts a metal pin, which is an external terminal, into the via hole. In addition, the package can be stacked to increase the mounting density of the semiconductor and to effectively dissipate heat generated in the package due to high density, high integration, and high processing speed.
Description
본 발명은 반도제 패키지에 관한 것으로, 특히 적층이 가능한 반도체 패키지 및 그 제조방법 및 그 적층방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package that can be laminated, a method of manufacturing the same, and a method of laminating the same.
첨부한 도 1은 종래의 비지에이(BGA) 패키지를 도시한 종단면도로서, 종래의 비지에이 패키지는 피씨비(PCB)기판(4)을 제작한 후 반도체 칩(7)이 삽입가능한 공간(cavity)을 형성하고 기판(4)의 배면에는 금속판(5)을 접착제(6)로 부착하여 패키지에서 발생하는 열이 방출되도록 하였다.1 is a longitudinal cross-sectional view of a conventional BGA package, which is a cavity in which a semiconductor chip 7 can be inserted after fabricating a PCB substrate 4. Was formed and the metal plate 5 was attached to the back of the substrate 4 with an adhesive 6 to release heat generated from the package.
이후 칩(7)을 상기 기판(4)의 공간에 삽입하여 부착하고, 칩(7)과 기판(4)의 인너리드(inner lead)에 금속와이어(2)를 이용하여 전기적 연결을 행한 후 일정 영역을 에폭시 몰딩 컴파운드(epoxy molding compound)(1)를 이용하여 몰딩을 행하고, 기판(4)에 솔더볼(solder ball)(3)을 부착하여 패키지를 완성하였다.Thereafter, the chip 7 is inserted into the space of the substrate 4 and attached thereto, and the electrical connection is performed by using the metal wire 2 to the inner lead of the chip 7 and the substrate 4, and then fixed. The region was molded using an epoxy molding compound 1, and a solder ball 3 was attached to the substrate 4 to complete the package.
그러나, 상기와 같은 종래의 반도체 패키지는 칩(7)의 배면부에 방열을 위해 부착된 금속판(5)으로 인하여 패키지의 적층이 곤란한 문제점이 있었다.However, the conventional semiconductor package as described above has a problem in that stacking of the package is difficult due to the metal plate 5 attached to the back portion of the chip 7 for heat dissipation.
또한, 상기 금속판(5)의 구조에 따른 열방출 특성이 제한적이며, 패키지를 마더보드에 실장한 후 솔더링(soldering)의 오픈/쇼트 테스트(open/short test)가 힘든문제점이 있었던 바, 이에 대한 보완이 요구되어 왔다.In addition, the heat dissipation characteristics according to the structure of the metal plate 5 is limited, there was a problem that the open / short test of the soldering (opening / short test) after mounting the package on the motherboard, for this Supplementation has been required.
따라서, 본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 고밀도, 고집적화, 고처리속도로 인하여 패키지에 발생되는 열을 방출시키기에 적당한 반도체 패키지 및 그 제조방법 및 그 적층방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made in view of the above problems, and provides a semiconductor package suitable for releasing heat generated in the package due to high density, high integration, and high processing speed, a manufacturing method thereof, and a lamination method thereof. There is this.
또한, 패키지의 적층이 가능하여 반도체 패키지의 실장밀도를 높일 수 있는 반도체 패키지 및 그 제조방법 및 그 적층방법을 제공하는데 그 목적이 있다.It is also an object of the present invention to provide a semiconductor package, a method for manufacturing the same, and a method for laminating the package, which can be stacked to increase the mounting density of the semiconductor package.
도 1은 종래의 비지에이 패키지를 도시한 종단면도.1 is a longitudinal cross-sectional view showing a conventional vijay package.
도 2a 내지 도 2e는 본 발명의 피씨비 기판의 제조공정을 도시한 공정수순도.Figures 2a to 2e is a process flowchart showing the manufacturing process of the PCB substrate of the present invention.
도 3은 본 발명의 피씨비 기판을 도시한 평면도.3 is a plan view showing a PCB substrate of the present invention.
도 4a는 본 발명의 방열금속판을 도시한 평면도.Figure 4a is a plan view showing a heat radiation metal plate of the present invention.
도 4b는 본 발명의 방열금속판을 도시한 종단면도.Figure 4b is a longitudinal sectional view showing a heat radiation metal plate of the present invention.
도 5a는 본 발명의 접착테이프를 도시한 평면도.Figure 5a is a plan view showing an adhesive tape of the present invention.
도 5b는 본 발명의 접착테이프를 도시한 종단면도.Figure 5b is a longitudinal sectional view showing the adhesive tape of the present invention.
도 6은 본 발명의 완성된 서브스트레이트를 도시한 종단면도.6 is a longitudinal sectional view showing a completed substrate of the present invention.
도 7a 내지 도 7c는 본 발명의 패키지의 제조공정을 도시한 공정수순도.7a to 7c is a process flowchart showing a manufacturing process of the package of the present invention.
도 8a는 본 발명의 솔더링이 부착되어 있는 절연막을 도시한 평면도.Fig. 8A is a plan view showing an insulating film to which soldering of the present invention is attached.
도 8b는 본 발명의 솔더링이 부착되어 있는 절연막을 도시한 종단면도.Fig. 8B is a longitudinal sectional view showing an insulating film to which the soldering of the present invention is attached.
도 9는 본 발명의 패키지를 적층하는 것을 도시한 종단면도.9 is a longitudinal sectional view showing the stacking of the package of the present invention.
도 10은 본 발명의 적층된 패키지가 마더보드에 실장된 상태를 도시한 종단면도.Figure 10 is a longitudinal cross-sectional view showing a state in which the laminated package of the present invention mounted on the motherboard.
도 11은 열방출 향상을 위해 방열판을 추가로 삽입하여 패키지를 적층하는 것을 도시한 종단면도.FIG. 11 is a longitudinal sectional view illustrating stacking of packages by further inserting a heat sink to improve heat dissipation; FIG.
도 12는 본 발명의 다른 실시예로서, 솔더볼을 부착한 패키지를 도시한 종단면도.12 is a longitudinal sectional view showing a package with solder balls as another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 구리막 22 : 절연기판21 copper film 22 insulated substrate
23 : 비아홀 25 : 칩삽입공23: via hole 25: chip insertion hole
26a,28a : 홀 29 : 칩26a, 28a: Hole 29: Chip
32 : 봉지재 34 : 솔더링32: encapsulant 34: soldering
37 : 솔더볼 24 : 비아홀 랜드37: solder ball 24: via hole land
26 : 방열금속판 28 : 접착테이프26: heat dissipation metal plate 28: adhesive tape
31 : 와이어 33 : 절연막31: wire 33: insulating film
35 : 금속핀35: metal pin
상기와 같은 목적을 달성하기 위하여 본 발명은 상면에 회로가 형성된 피씨비 기판과, 이 피씨비 기판에 삽입되는 칩과, 이 칩과 상기 피씨비 기판의 인너리드를 전기적으로 연결하는 와이어와, 상기 칩과 상기 와이어를 포함하는 일정면적을 덮는 몰딩부와, 상기 피씨비 기판의 하면에 부착되는 방열금속판과, 상기 피씨비 기판과 상기 방열금속판을 관통하도록 형성되고 그 내벽이 도금처리되는 비아홀과, 상기 비아홀에 삽입되어 외부단자가 되는 금속핀으로 구성되는 것을 특징으로 하는 반도체 패키지가 제공된다.In order to achieve the above object, the present invention provides a PCB substrate having a circuit formed on an upper surface thereof, a chip inserted into the PCB substrate, a wire electrically connecting the chip and the inner lead of the PCB substrate, the chip and the A molding part covering a predetermined area including a wire, a heat dissipation metal plate attached to a lower surface of the PCB, a via hole formed to penetrate the PC substrate and the heat dissipation metal plate, and having an inner wall plated therebetween, and inserted into the via hole. Provided is a semiconductor package comprising a metal pin serving as an external terminal.
상기와 같은 본 발명의 목적을 달성하기 위한 제조방법에 있어서는, 상면에 금속막이 덮여있는 절연기판에 비아홀을 형성하고, 상기 비아홀의 내벽을 상기 금속막과 전기적으로 접속되도록 도금하고, 상기 절연기판에 신호 회로 및 비아홀 랜드를 형성하도록 에칭을 실시하고, 상기 절연기판에 칩이 삽입될 수 있는 칩삽입공을 형성하여 피씨비 기판을 완성하는 단계와, 상기 피씨비 기판의 하면에 접착테이프를 부착하고, 이 접착테이프에 방열금속판을 부착하여 서브스트레이트를 완성하는 단계와, 상기 칩삽입공에 칩을 부착하는 단계와, 상기 칩과 상기 피씨비 기판의 인너리드를 연결하도록 와이어를 본딩하는 단계와, 상기 칩과 상기 와이어를 포함하는 일정영역을 봉지재를 이용하여 몰딩하는 단계로 진행되는 것을 특징으로 하는 반도체 패키지 제조방법이 제공된다.In the manufacturing method for achieving the object of the present invention as described above, a via hole is formed in the insulating substrate is covered with a metal film on the upper surface, the inner wall of the via hole is plated so as to be electrically connected to the metal film, and to the insulating substrate Etching to form a signal circuit and via hole land, forming a chip insertion hole into which the chip can be inserted into the insulating substrate to complete the PCB substrate, and attaching an adhesive tape to the bottom surface of the PCB substrate, Attaching a heat-dissipating metal plate to an adhesive tape to complete the substrate, attaching a chip to the chip insertion hole, bonding a wire to connect the inner lead of the chip and the PCB, and The semiconductor package characterized in that the step of molding a predetermined region including the wire using an encapsulant. A manufacturing method is provided.
상기 방열금속판과 상기 접착테이프에는 상기 비아홀과 동일한 위치에 홀이 형성되는 것을 특징으로 한다.The heat dissipation metal plate and the adhesive tape are characterized in that a hole is formed at the same position as the via hole.
또한, 상기와 같은 본 발명의 목적을 달성하기 위한 패키지의 적층방법에 있어서는, 제1 패키지에 솔더링이 형성된 절연막을 얹는 단계와, 이 절연막에 제2 패키지를 얹는 단계와, 상기 제1, 제2 패키지의 비아홀과 상기 솔더링에 금속핀을 삽입하는 단계와, 통상의 리플로우 공정을 통해 상기 솔더링을 용융시켜 각 패키지 사이에 전기적인 연결을 하는 단계로 수행함을 특징으로 하는 반도체 패키지 적층방법이 제공된다.In addition, in the stacking method of the package for achieving the object of the present invention as described above, the step of placing an insulating film having a soldering formed on the first package, the step of placing a second package on the insulating film, and the first and second A method of stacking semiconductor packages is provided by inserting a metal pin into a via hole of a package and soldering, and melting the soldering through a conventional reflow process to make an electrical connection between the packages.
이하, 본 발명의 반도체 패키지 및 그 제조방법 및 그 적층방법을 첨부한 도면을 참조로 하여 상세히 설명하면 다음과 같다.Hereinafter, the semiconductor package of the present invention, a method of manufacturing the same, and a method of laminating the same will be described in detail with reference to the accompanying drawings.
첨부한 도 2a 내지 도 2e는 본 발명의 피씨비 기판의 제조공정을 도시한 공정수순도이다.2A to 2E are process flowcharts showing the manufacturing process of the PCB substrate of the present invention.
이에 도시된 바와 같이, 본 발명에 의한 피씨비 기판은 상면에 구리(Cu)막(21)이 덮여있는 절연기판(22)에 비아홀(via hole)(23)을 형성하고 상기 비아홀(23)의 내벽을 상기 구리막(21)과 전기적으로 접속되도록 도금하고, 상기 절연기판(22)에 신호 회로 및 비아홀 랜드(via hole land)(24)를 형성하도록 에칭을 실시하고, 상기절연기판(22)에 칩이 삽입될 수 있는 칩삽입공(25)을 형성하는 공정수순으로 제조된다.As shown in the drawing, in the PCB substrate according to the present invention, a via hole 23 is formed in an insulating substrate 22 on which a copper (Cu) film 21 is covered, and an inner wall of the via hole 23 is formed. Is plated so as to be electrically connected to the copper film 21, and is etched to form a signal circuit and via hole land 24 in the insulating substrate 22, and to the insulating substrate 22. It is manufactured by the process sequence of forming the chip insertion hole 25 into which the chip can be inserted.
첨부한 도 3은 상기와 같은 수순에 의해 완성된 피씨비 기판을 도시한 평면도로서, 상기 칩삽입공(25)을 중심으로 다수개의 비아홀(23)과 비아홀 랜드(24)가 사각형상을 이루면서 형성되어 있다.FIG. 3 is a plan view showing the PCB substrate completed by the above procedure, wherein a plurality of via holes 23 and via hole lands 24 are formed around the chip insertion hole 25 to form a quadrangular shape. have.
첨부한 도 4a는 본 발명의 방열금속판을 도시한 평면도이고, 도 4b는 본 발명의 방열금속판을 도시한 종단면도이다.4A is a plan view showing the heat dissipation metal plate of the present invention, and FIG. 4B is a longitudinal sectional view showing the heat dissipation metal plate of the present invention.
또한, 도 5a는 본 발명의 접착테이프를 도시한 평면도이고, 도 5b는 본 발명의 접착테이프를 도시한 종단면도이다.5A is a plan view showing the adhesive tape of the present invention, and FIG. 5B is a longitudinal cross-sectional view showing the adhesive tape of the present invention.
이에 도시한 바와 같이, 상기 접착테이프(28)와 방열금속판(26)은 상기 비아홀(23)이 형성된 위치와 동일한 위치로 다수개의 홀(26a)(28a)이 형성되어 있다.As shown in the drawing, the adhesive tape 28 and the heat dissipation metal plate 26 are formed with a plurality of holes 26a and 28a at the same position as that of the via hole 23.
첨부한 도 6은 본 발명의 서브스트레이트를 도시한 종단면도로서, 본 발명의 서브스트레이트는 상기 피씨비 기판의 하면에 상기 접착테이프(28)를 부착시키고, 이 접착테이프(28)에 상기 방열금속판(26)을 부착시켜서 완성한다.6 is a longitudinal cross-sectional view of the substrate of the present invention, wherein the substrate of the present invention attaches the adhesive tape 28 to the lower surface of the PCB substrate, and the heat-resistant metal plate ( 26) to complete.
상기와 같이 피씨비 기판에 접착테이프(28)와 방열금속판(26)을 부착하여 서브스트레이트를 완성하면, 상기 서브스트레이트는 상기 피씨비 기판의 비아홀(23)이 상기 방열금속판(26)의 홀(26a)와 연통하게 된다.When the substrate is completed by attaching the adhesive tape 28 and the heat dissipation metal plate 26 to the PCB, the via hole 23 of the PC substrate is a hole 26a of the heat dissipation metal plate 26. Communicate with.
첨부한 도 7a 내지 도 7c는 본 발명의 패키지의 제조공정을 도시한 공정수순도로서, 상기와 같이 완성된 서브스트레이트의 칩삽입공(25)에 칩(29)을 부착하고, 상기 칩(29)과 상기 피씨비 기판의 인너리드를 연결하도록 와이어(31)를 본딩하고, 상기 칩(29)과 상기 와이어(31)를 포함하는 일정영역을 봉지재(32)를 이용하여 몰딩하면 본 발명의 반도체 패키지가 완성된다.7A to 7C are process flowcharts illustrating the manufacturing process of the package according to the present invention, wherein the chip 29 is attached to the chip insertion hole 25 of the completed substrate as described above, and the chip 29 ) And the wire 31 is bonded to connect the inner lead of the PCB substrate, and a predetermined region including the chip 29 and the wire 31 is molded using the encapsulant 32. The package is complete.
상기와 같은 구성의 반도체 패키지는 상기 비아홀(23)에 외부단자가 되는 금속핀을 삽입한 후 이 금속핀을 보드에 부착시킴으로써 실장할 수 있다.The semiconductor package having the above-described configuration may be mounted by inserting a metal pin to be an external terminal into the via hole 23 and attaching the metal pin to a board.
상기와 같은 과정을 통해 제조된 반도체 패키지를 적층시키는 과정을 첨부한 도 9를 참조로 하여 설명하면 다음과 같다.A process of stacking the semiconductor packages manufactured through the above process will be described with reference to FIG. 9.
먼저, 제 1패키지를 상기 방열금속판(26)이 위로 오도록하여 놓고 이 방열금속판(26)의 상면에 솔더링(solder ring)이 형성된 절연막을 얹는다.First, the first package is placed so that the heat dissipation metal plate 26 faces upward, and an insulating film on which a solder ring is formed is placed on the top surface of the heat dissipation metal plate 26.
상기 절연막은 도 8a 내지 도 8b에 도시한 바와 같이, 고리(ring) 형상의 솔더링(34)이 상기 비아홀(23)과 동일한 위치에 형성되어 있는 형상의 막으로서, 적층되는 패키지 간의 절연을 위해 삽입되는 것이다.As shown in FIGS. 8A to 8B, a ring-shaped soldering 34 is formed at the same position as the via hole 23 and inserted for insulation between stacked packages. Will be.
이후 상기 절연막(33) 위에 제2 패키지를 제1 패키지와 동일하게 방열금속판(26)이 위로 오도록 하여 얹고, 상기 제1 패키지와 제2 패키지의 비아홀(23)과 상기 솔더링(34)에 외부 단자로 사용할 수 있는 금속핀(35)을 삽입하고, 통상의 리플로우 공정을 통해 상기 솔더링(34)을 용융시켜 각 패키지 사이에 전기적인 연결을 하는 단계로 패키지의 적층을 수행한다.Subsequently, the second package is placed on the insulating layer 33 with the heat dissipation metal plate 26 facing up, similarly to the first package, and external terminals in the via holes 23 and the soldering 34 of the first and second packages. By inserting a metal pin 35 which can be used as, and the soldering 34 through the normal reflow process to make an electrical connection between each package by stacking the package.
첨부한 도 10은 본 발명의 적층된 패키지를 마더보드에 실장한 상태를 도시한 종단면도이다.10 is a longitudinal cross-sectional view illustrating a state in which a laminated package of the present invention is mounted on a motherboard.
이에 도시한 바와 같이, 본 발명의 적층된 패키지는 상기 금속판(35)의 머리부분을 마더보드(40)에 부착시키는 방법으로 실장한다.As shown in the figure, the laminated package of the present invention is mounted by attaching the head of the metal plate 35 to the motherboard 40.
첨부한 도 11은 본 발명의 다른 실시예로서, 패키지의 방열금속판(26)에 절연막(33)을 얹기 전 패키지의 열방출 향상을 위해 별도의 방열금속판(41)을 추가로 삽입하여 패키지를 적층하면 종래의 기술보다 뛰어난 열방출 효과를 기대할 수 있다.11 is a cross-sectional view of another embodiment of the present invention, in which a separate heat-dissipating metal plate 41 is additionally inserted in order to improve heat dissipation of the package before placing the insulating film 33 on the heat-dissipating metal plate 26 of the package. The heat dissipation effect superior to the prior art can be expected.
또한, 도 12에 도시한 바와 같이, 외부단자로 쓰이는 금속핀에 솔더볼(37)을 부착한 형태의 패키지를 사용할 수 있다.In addition, as illustrated in FIG. 12, a package in which a solder ball 37 is attached to a metal pin used as an external terminal may be used.
본 발명에 의해 제작된 반도체 패키지는 적층이 가능하므로 실장밀도를 높일 수 있는 효과가 있다.Since the semiconductor package manufactured by the present invention can be laminated, there is an effect of increasing the mounting density.
또한, 방열판의 부착 및 추가가 용이하므로 고처리속도의 패키지에도 대응할 수 있는 효과가 있다.In addition, since the heat sink is easy to attach and add, there is an effect that can cope with a package of high processing speed.
또한, 패키지의 외부단자인 금속핀이 패키지를 적층한 후에도 그 일단이 외부로 노출되어 있으므로 패키지를 보드에 실장하고나서 실장불량 테스트의 실시가 용이한 효과가 있다.In addition, since one end of the metal pin, which is an external terminal of the package, is exposed to the outside even after the package is stacked, it is easy to perform a bad test after mounting the package on a board.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970072154A KR100271639B1 (en) | 1997-12-23 | 1997-12-23 | Laminated type semiconductor package and fabrication method for semiconductor package and lamination method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970072154A KR100271639B1 (en) | 1997-12-23 | 1997-12-23 | Laminated type semiconductor package and fabrication method for semiconductor package and lamination method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990052644A true KR19990052644A (en) | 1999-07-15 |
| KR100271639B1 KR100271639B1 (en) | 2000-11-15 |
Family
ID=19528236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970072154A KR100271639B1 (en) | 1997-12-23 | 1997-12-23 | Laminated type semiconductor package and fabrication method for semiconductor package and lamination method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100271639B1 (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020028038A (en) * | 2000-10-06 | 2002-04-15 | 마이클 디. 오브라이언 | Stacking structure of semiconductor package and stacking method the same |
| KR20040006945A (en) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | A substrate for a semiconductor chip package, and a method for packaging a semiconductor device by using this substrate |
| KR100435813B1 (en) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | Multi chip package using metal bar and manufacturing method thereof |
| KR100512835B1 (en) * | 2001-06-01 | 2005-09-07 | 가부시끼가이샤 도시바 | Laminated chip semiconductor device |
| KR100585226B1 (en) * | 2004-03-10 | 2006-06-01 | 삼성전자주식회사 | Semiconductor package having heat spreader and stack package using the same |
| KR100631934B1 (en) * | 2000-06-28 | 2006-10-04 | 주식회사 하이닉스반도체 | Stack package |
| KR100675728B1 (en) * | 2000-03-16 | 2007-02-01 | 삼성전자주식회사 | Stack chip package |
| KR100842910B1 (en) * | 2006-06-29 | 2008-07-02 | 주식회사 하이닉스반도체 | Stack package |
| US7429792B2 (en) | 2006-06-29 | 2008-09-30 | Hynix Semiconductor Inc. | Stack package with vertically formed heat sink |
| KR100896883B1 (en) * | 2007-08-16 | 2009-05-14 | 주식회사 동부하이텍 | Semiconductor chip, method of fabricating the same and stacked package having the same |
| KR100909969B1 (en) * | 2007-06-28 | 2009-07-29 | 삼성전자주식회사 | Semiconductor devices and method of fabricating the same, and stacked modules, card and system including the same |
| KR100920039B1 (en) * | 2007-06-21 | 2009-10-07 | 주식회사 하이닉스반도체 | Stacked semiconductor package and method of manufacturing thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101078733B1 (en) | 2009-06-29 | 2011-11-02 | 주식회사 하이닉스반도체 | Semiconductor package |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618959A (en) * | 1984-06-25 | 1986-01-16 | Hitachi Ltd | Semiconductor device |
| JPS61287152A (en) * | 1985-06-13 | 1986-12-17 | Matsushita Electric Works Ltd | Manufacture of chip carrier for electronic element |
-
1997
- 1997-12-23 KR KR1019970072154A patent/KR100271639B1/en not_active IP Right Cessation
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100675728B1 (en) * | 2000-03-16 | 2007-02-01 | 삼성전자주식회사 | Stack chip package |
| KR100631934B1 (en) * | 2000-06-28 | 2006-10-04 | 주식회사 하이닉스반도체 | Stack package |
| KR20020028038A (en) * | 2000-10-06 | 2002-04-15 | 마이클 디. 오브라이언 | Stacking structure of semiconductor package and stacking method the same |
| KR100512835B1 (en) * | 2001-06-01 | 2005-09-07 | 가부시끼가이샤 도시바 | Laminated chip semiconductor device |
| KR100435813B1 (en) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | Multi chip package using metal bar and manufacturing method thereof |
| KR20040006945A (en) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | A substrate for a semiconductor chip package, and a method for packaging a semiconductor device by using this substrate |
| KR100585226B1 (en) * | 2004-03-10 | 2006-06-01 | 삼성전자주식회사 | Semiconductor package having heat spreader and stack package using the same |
| KR100842910B1 (en) * | 2006-06-29 | 2008-07-02 | 주식회사 하이닉스반도체 | Stack package |
| US7429792B2 (en) | 2006-06-29 | 2008-09-30 | Hynix Semiconductor Inc. | Stack package with vertically formed heat sink |
| KR100920039B1 (en) * | 2007-06-21 | 2009-10-07 | 주식회사 하이닉스반도체 | Stacked semiconductor package and method of manufacturing thereof |
| US7858439B2 (en) | 2007-06-21 | 2010-12-28 | Hynix Semiconductor Inc. | Stacked semiconductor package and method for manufacturing the same |
| US8067839B2 (en) | 2007-06-21 | 2011-11-29 | Hynix Semiconductor Inc. | Stacked semiconductor package and method for manufacturing the same |
| KR100909969B1 (en) * | 2007-06-28 | 2009-07-29 | 삼성전자주식회사 | Semiconductor devices and method of fabricating the same, and stacked modules, card and system including the same |
| KR100896883B1 (en) * | 2007-08-16 | 2009-05-14 | 주식회사 동부하이텍 | Semiconductor chip, method of fabricating the same and stacked package having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100271639B1 (en) | 2000-11-15 |
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