KR19990047250A - Insulation Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체장치의 절연막 제거방법에 관한 것으로서 특히, 플라즈마를 이용한 식각장치에서 새로운 식각제인 Ar/O2/CHF3 혼합기체를 사용하여 질화막의 하지막인 산화막에 대한 고선택비를 갖는 식각공정이 가능하도록 하므로써 고밀도의 반도체 집적회로소자 구조에 적합하도록 한 질화막 제거방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for removing an insulating film of a semiconductor device. In particular, an etching process having a high selectivity with respect to an oxide film, which is a base film of a nitride film, is possible by using a new etchant, Ar / O2 / CHF3 mixed gas, in an etching apparatus using plasma. By providing a nitride film removal method that is suitable for a high-density semiconductor integrated circuit device structure.
이를 위하여 본 발명에 따른 반도체장치의 절연막 제거방법은 실리콘 기판 상에 산화막을 형성하는 단계와, 산화막 위에 질화막을 형성하는 단계와, 질화막의 소정 부위를 노출시키는 포토레지스트패턴을 형성하는 단계와, 포토레지스트 패턴으로 보호되지 아니하는 부위의 질화막을 제거하기 위하여 Ar/CHF3/O2의 혼합기체를 사용하는 플라즈마식각방법으로 실시하는 단계로 이루어진다.To this end, an insulating film removal method of a semiconductor device according to the present invention includes the steps of forming an oxide film on a silicon substrate, forming a nitride film on the oxide film, forming a photoresist pattern exposing predetermined portions of the nitride film, and In order to remove the nitride film of the portion that is not protected by the resist pattern, the step is performed by a plasma etching method using a mixed gas of Ar / CHF 3 / O 2.
또한 본 발명은 실리콘기판 위에 캡핑용 산화막으로 상부표면이 보호되는 게이트를 형성한 다음 소스/드레인을 형성하는 단계와, 실리콘기판의 노출된 표면과 잔류한 캡핑용산화막의 상부 표면 및 측면 그리고 게이트의 노출된 측면에 질화막을 형성하는 단계와, 표면이 평탄화된 산화막을 질화막 위에 형성하는 단계와, 평탄화된 산화막의 상부표면에 콘택홀 형성을 위한 오프세트된 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴으로 보호되지 아니하는 부위의 평탄화된 산화막을 제거하는 단계와, 기판의 전면에 플라즈마방식으로 CHF3/O2/Ar 혼합기체를 이용한 식각을 실시하여 기판표면의 일부를 노출시키는 단계로 이루어진다.In another aspect, the present invention is to form a gate to the top surface is protected by a capping oxide film on the silicon substrate and then to form a source / drain, the exposed surface of the silicon substrate and the upper surface and side surfaces of the remaining capping oxide film and the gate Forming a nitride film on the exposed side, forming an oxide film having a planarized surface on the nitride film, forming an offset photoresist pattern for forming a contact hole on the upper surface of the planarized oxide film, and Removing the planarized oxide film on the part which is not protected by the pattern, and exposing a part of the surface of the substrate by performing etching using a CHF 3 / O 2 / Ar mixed gas in a plasma manner on the entire surface of the substrate.
Description
본 발명은 반도체장치의 절연막 제거방법에 관한 것으로서 특히, 플라즈마를 이용한 식각장치에서 새로운 식각제인 Ar/O2/CHF3 혼합기체를 사용하여 질화막의 하지막인 산화막에 대한 고선택비를 갖는 식각공정이 가능하도록 하므로써 고밀도의 반도체 집적회로소자 구조에 적합하도록 한 질화막 제거방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for removing an insulating film of a semiconductor device. In particular, an etching process having a high selectivity with respect to an oxide film, which is a base film of a nitride film, is possible by using a new etchant, Ar / O2 / CHF3 mixed gas, in an etching apparatus using plasma. The present invention relates to a nitride film removing method suitable for a high density semiconductor integrated circuit device structure.
종래에 사용되어진 질화막 식각공정에서는 반응성이온 식각방법(reactive ion etch), 플라즈마 타입(plasma type) 등의 플라즈마 방식으로 진행되어 왔고 최근에는 고밀도플라즈마의 사용이 증가하고 있는 추세이며, 이러한 공정은 반도체기판에 웰(well) 형성공정시의 질화막식각 및 소자분리공정에서의 질화막식각 그리고 최근에는 자기정렬 콘택홀(self-aligned contact)형성공정시 식각저지막으로 사용되는 질화막의 식각 등이 있다.In the conventional nitride film etching process, a reactive ion etching method or a plasma type plasma method has been used. In recent years, the use of high-density plasma has been increasing. Nitride film etching in the well formation process, nitride film etching in the device isolation process, and recently, etching of the nitride film used as the etch stop layer in the self-aligned contact formation process.
질화막의 식각에 사용되는 기체로 기존에 SF6/He 및 CF4/O2가 주로 사용되고 있지만 질화막의 하지막인 산화막과의 고선택비 및 식각균일도를 성취하기 곤란하며, 또한 최근에 개발되어 사용되는 NF3/O2 혼합기체 경우에는 하지막과의 높은 선택비 확보는 가능하지만 NF3 기체사용에 따른 비용상승과 실리콘 선택비 감소 등의 문제가 있다.SF6 / He and CF4 / O2 are mainly used as the gases used for etching the nitride film, but it is difficult to achieve high selectivity and etching uniformity with the oxide film, which is the underlayer of the nitride film. In the case of O2 mixed gas, it is possible to secure a high selectivity with the underlying film, but there are problems such as a cost increase due to the use of NF3 gas and a decrease in silicon selectivity.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 질화막 제거방법을 도시한 공정단면도이다.1A to 1C are cross-sectional views illustrating a method of removing a nitride film of a semiconductor device according to the prior art.
도 1a를 참조하면, 실리콘 기판(1) 상에 층간버퍼용 또는 절연용의 산화막(2)을 증착 또는 열산화 등의 방법으로 형성한 다음 그 위에 질화막(3)을 증착하여 형성한다. 이때 질화막은 웰형성공정에서 질화막 또는 자기정렬되는 콘택홀형성공정의 식각저지막 등의 용도에 사용되는 질화막이다.Referring to FIG. 1A, an oxide film 2 for interlayer buffer or insulation is formed on a silicon substrate 1 by a method such as vapor deposition or thermal oxidation, and then a nitride film 3 is deposited thereon. In this case, the nitride film is a nitride film used for a nitride film or an etch stop film of a contact hole forming process that is self-aligned in a well forming process.
도 1b를 참조하면, 식각할 부위를 디파인하는 포토레지스트 패턴(4)을 질화막(3)의 소정 부위에 형성한다.Referring to FIG. 1B, a photoresist pattern 4 defining a portion to be etched is formed in a predetermined portion of the nitride film 3.
도 1c에 있어서, 포토레지스트 패턴(4)으로 보호되지 아니하는 부위의 질화막(3)을 제거하기 위하여 플라즈마를 이용한 식각장치에서 식각을 실시한다. 그러나 식각 후 제거되는 질화막(3)과 더불어 그 하지층의 실리콘 산화막(2)의 일부도 함께 식각되어지는 문제점이 있다.In FIG. 1C, etching is performed in an etching apparatus using plasma to remove the nitride film 3 in a portion that is not protected by the photoresist pattern 4. However, in addition to the nitride film 3 removed after etching, a part of the silicon oxide film 2 of the underlying layer is also etched together.
이때 식각반응은 반응성이온식각(reactive ion etch), 플라즈마 타입 등의 플라즈마방식을 사용하는 장치에서 진행하며 사용되는 기체는 SF6/He, CF4/O2, NF3/O2 등의 혼합기체를 사용한다.In this case, the etching reaction is performed in a device using a plasma method such as reactive ion etching, a plasma type, and the gas used is a mixture gas such as SF6 / He, CF4 / O2, and NF3 / O2.
이 경우 주요식각반응은 SF6, CF4 및 NF3 에 의하여 일어나고 식각시 아래에 위치한 물질과의 선택비는 산소의 사용비에 의해서 결정된다. 즉 불소의 비가 높을 수록 식각속도가 증가하고 폴리머의 발생이 감소하여 아래 물질과의 선택비가 낮아진다.In this case, the main etching reaction is caused by SF6, CF4 and NF3, and the selectivity with the underlying material during etching is determined by the ratio of oxygen use. That is, the higher the ratio of fluorine, the higher the etching rate and the lower the generation of polymer, the lower the selectivity with the following materials.
사용하는 혼합기체의 유량은 SF6, CF4 의 경우 50 - 200 sccm 범위의 유량을 사용하고 He 와 O2 는 30 - 50 sccm 범위내의 유량을 사용한다. 이러한 두 기체의 유량 및 유량비는 원하는 식각비와 선택비에 의하여 결정되어지며 대략 SF6,CF4 / He,O2 의 비는 1.5 - 4.0 의 값을 적용하며, 고주파전력 범위는 웨이퍼의 크기 및 소자구조에 따라 상이하고 약 500 와트 내지 1000 와트의 수준으로 이용한다.The flow rate of the mixed gas used is in the range of 50-200 sccm for SF6 and CF4 and for the He and O2 in the range of 30-50 sccm. The flow rate and flow rate of these two gases are determined by the desired etch rate and selectivity ratio, and the ratio of SF6, CF4 / He, O2 applies a value of 1.5-4.0, and the high frequency power range is applied to the wafer size and device structure. Depending on the level and is used at a level of about 500 to 1000 watts.
식각완료후 포토레지스트 패턴(4)을 제거하여 원하는 구조를 형성한다.After etching, the photoresist pattern 4 is removed to form a desired structure.
도 2a 내지 도 2f는 종래 기술에 따른 반도체장치의 질화막 제거방법을 도시한 것으로서 특히 자기정렬된 콘택홀 형성시의 질화막 제거방법을 도시한 공정단면도이다.2A to 2F illustrate a method of removing a nitride film of a semiconductor device according to the prior art, and in particular, a process cross-sectional view illustrating a method of removing a nitride film when forming a self-aligned contact hole.
도 2a에 있어서, 실리콘기판(21) 위에 일반적인 방법으로 캡핑용 산화막(23)으로 상부표면이 보호되는 게이트(22)를 형성한다.In FIG. 2A, a gate 22 is formed on the silicon substrate 21, the upper surface of which is protected by the capping oxide film 23 in a general manner.
도 2b에 있어서, 실리콘기판(21)의 노출된 표면과 캡핑용산화막(23)의 상부 표면 및 측면 그리고 게이트(22)의 노출된 측면에 식각저지막으로 이용하기 위한 질화막(24)을 증착하여 형성한다.In FIG. 2B, a nitride film 24 for use as an etch stop layer is deposited on the exposed surface of the silicon substrate 21, the upper surface and side surfaces of the capping oxide film 23, and the exposed side surface of the gate 22. Form.
도 2c에 있어서, 층간절연을 위한 산화막(25)을 증착하여 형성한 다음 평탄화공정을 실시하여 층간절연막(25)의 표면을 평탄하게 한다.In FIG. 2C, an oxide film 25 for interlayer insulation is formed by depositing, followed by a planarization process to planarize the surface of the interlayer insulation film 25.
도 2d에 있어서, 콘택홀형성을 위한 사진공정을 실시하여 평탄화 된 층간절연막(25)의 상부표면에 포토레지스트 패턴(26)을 형성한다.In FIG. 2D, the photoresist pattern 26 is formed on the top surface of the planarized interlayer insulating film 25 by performing a photolithography process for forming a contact hole.
도 2e에 있어서, 질화막(24)을 식각저지막으로 이용한 식각을 실시하여 포토레지스트 패턴(26)으로 보호되지 아니하는 부위의 층간절연막(25)을 제거하는 식각을 실시한다.In FIG. 2E, etching is performed using the nitride film 24 as an etch stop film to remove the interlayer insulating film 25 in a portion not protected by the photoresist pattern 26. In FIG.
도 2f에 있어서, 다시 전면에 에치백을 실시하여 기판(21)의 표면을 노출시켜 기판(21)에 형성된 소자의 활성영역의 일부를 노출시킨다. 그러나 질화막(24) 식각시 산화막과의 식각선택비의 차이때문에 형성된 콘택홀의 프로필은 열악하게 된다.In FIG. 2F, the front surface is again etched to expose the surface of the substrate 21 to expose a portion of the active region of the element formed on the substrate 21. However, when the nitride layer 24 is etched, the contact hole profile formed due to the difference in etching selectivity with the oxide layer is poor.
따라서, 상술한 종래의 질화막 제거방법은 SF6 와 CF4 의 유량비를 이용하여 선택비를 조절하나 택할 수 있는 선택비값에 한계가 있으므로 식각시 하지막인 산화막의 손실을 조정하기 어려운 즉, 하지막에 대한 선택비를 확보하는데 한계가 있다.Therefore, the above-described conventional nitride film removal method adjusts the selectivity by using the flow rate ratio of SF6 and CF4, but there is a limit to the selectable selectivity value. Therefore, it is difficult to control the loss of the oxide film which is the underlying film during etching, that is, There is a limit to securing the selection ratio.
또한 실리콘층의 표면을 노출시키기 위한 경우 기존공정에서는 실리콘과의 선택비가 열악하므로 그 공정을 적용하기 어려운 문제가 있으며, 특히 최근 기술인 자기정렬되는 콘택홀 형성공정의 경우 질화막과 산화막 그리고 실리콘이 모두 노출되므로 종래기술을 적용하기 어려운 문제가 있다.In addition, in the case of exposing the surface of the silicon layer, there is a problem that the process is difficult to apply because the selectivity with silicon is poor in the existing process. Therefore, there is a problem that is difficult to apply the prior art.
따라서, 본 발명의 목적은 플라즈마를 이용한 식각장치에서 새로운 식각제인 Ar/O2/CHF3 혼합기체를 사용하여 질화막의 하지막인 산화막에 대한 고선택비를 갖는 식각공정이 가능하도록 하므로써 고밀도의 반도체 집적회로소자 구조에 적합하도록 한 질화막 제거방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a high-density semiconductor integrated circuit by using a new etching agent Ar / O2 / CHF3 mixed gas in the plasma-based etching apparatus to enable an etching process having a high selectivity with respect to the oxide film, which is a base film of the nitride film. The present invention provides a method for removing a nitride film suitable for device structure.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 절연막 제거방법은 실리콘 기판 상에 산화막을 형성하는 단계와, 산화막 위에 질화막을 형성하는 단계와, 질화막의 소정 부위를 노출시키는 포토레지스트패턴을 형성하는 단계와, 포토레지스트 패턴으로 보호되지 아니하는 부위의 질화막을 제거하기 위하여 Ar/CHF3/O2의 혼합기체를 사용하는 플라즈마식각방법으로 실시하는 단계로 이루어진다.The insulating film removal method of the semiconductor device according to the present invention for achieving the above object comprises the steps of forming an oxide film on a silicon substrate, forming a nitride film on the oxide film, and forming a photoresist pattern exposing a predetermined portion of the nitride film And a plasma etching method using a mixed gas of Ar / CHF 3 / O 2 to remove the nitride film of the portion not protected by the photoresist pattern.
또한 본 발명은 실리콘기판 위에 캡핑용 산화막으로 상부표면이 보호되는 게이트를 형성한 다음 소스/드레인을 형성하는 단계와, 실리콘기판의 노출된 표면과 잔류한 캡핑용산화막의 상부 표면 및 측면 그리고 게이트의 노출된 측면에 질화막을 형성하는 단계와, 표면이 평탄화된 산화막을 질화막 위에 형성하는 단계와, 평탄화된 산화막의 상부표면에 콘택홀 형성을 위한 오프세트된 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴으로 보호되지 아니하는 부위의 평탄화된 산화막을 제거하는 단계와, 기판의 전면에 플라즈마방식으로 CHF3/O2/Ar 혼합기체를 이용한 식각을 실시하여 기판표면의 일부를 노출시키는 단계로 이루어진다.In another aspect, the present invention is to form a gate to the top surface is protected by a capping oxide film on the silicon substrate and then to form a source / drain, the exposed surface of the silicon substrate and the upper surface and side surfaces of the remaining capping oxide film and the gate Forming a nitride film on the exposed side, forming an oxide film having a planarized surface on the nitride film, forming an offset photoresist pattern for forming a contact hole on the upper surface of the planarized oxide film, and Removing the planarized oxide film on the part which is not protected by the pattern, and exposing a part of the surface of the substrate by performing etching using a CHF 3 / O 2 / Ar mixed gas in a plasma manner on the entire surface of the substrate.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 질화막 제거방법을 도시한 것이다.1A to 1C illustrate a method of removing a nitride film of a semiconductor device according to the prior art.
도 2a 내지 도 2f는 종래 기술에 따른 반도체장치의 질화막 제거방법을 도시한 것으로서 특히 자기정렬된 콘택홀 형성시의 질화막 제거방법을 도시한 공정단면도이다.2A to 2F illustrate a method of removing a nitride film of a semiconductor device according to the prior art, and in particular, a process cross-sectional view illustrating a method of removing a nitride film when forming a self-aligned contact hole.
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 질화막 제거방법을 도시한 것이다.3A to 3C illustrate a method of removing a nitride film of a semiconductor device according to the present invention.
도 4a 내지 도 4f는 본 발명에 따른 반도체장치의 질화막 제거방법을 도시한 것으로서 특히 자기정렬된 콘택홀 형성시의 질화막 제거방법을 도시한 공정단면도이다.4A to 4F illustrate a method of removing a nitride film of a semiconductor device according to the present invention. In particular, FIGS. 4A to 4F are cross-sectional views illustrating a method of removing a nitride film when forming a self-aligned contact hole.
본 발명은 장치측면에서 보면 종래의 반응성이온식각방식과 플라즈마방식 그리고 고밀도플라즈마방식 등에서의 적용이 가능하며, 사용기체에 대하여는 종래의 질화막식각방식과 다른 종류의 Ar/CHF3/O2의 혼합기체를 이용하여 하지층에 대한 식각선택비를 향상시키도록 하였다. 또한 전력 및 기체의 사용유량도 종래와 다른 범위의 양을 사용한다.The present invention is applicable from the conventional reactive ion etching method, the plasma method and the high density plasma method from the aspect of the device. For the gas used, the mixed gas of Ar / CHF3 / O2 is different from the conventional nitride film etching method. To improve the etching selectivity of the underlying layer. In addition, the use flow rate of electric power and gas also uses an amount in a range different from the conventional one.
주요 식각용 기체로 CHF3가 사용되며 기체의 유입량을 증가시키므로서 식각에 대한 가공성을 증대시켜 식각부위의 프로필 조정에 직접적으로 연관된다. 이때 산소는 적정한 양의 폴리머 형성 및 이의 조정을 위한 용도로 사용되며 아르곤은 플라즈마의 안정화 및 운반기체로 사용된다.CHF3 is used as the main etching gas and is directly related to the profile adjustment of the etching site by increasing the flow rate of the gas, thereby increasing the processability to etching. At this time, oxygen is used for the formation of the appropriate amount of polymer and its adjustment and argon is used as the stabilization and carrier gas of the plasma.
질화막의 하지막인 산화막에 대한 선택비는 CHF3와 O2 와의 기체비에 의해 결정되어지며 CHF3 기체의 유량비가 증가할 수록 선택비도 증가한다.The selectivity for the oxide film, which is the underlayer of the nitride film, is determined by the gas ratio between CHF3 and O2, and the selectivity increases as the flow rate ratio of CHF3 gas increases.
위와 같은 방법으로 반도체소자 제조공정에서 요구되는 질화막 식각공정과 특히 고집적 소자용 자기정렬콘택홀 형성공정의 질화막 식각에 매우 적합하게 사용될 수 있다.By the above method, it can be used very well for the nitride film etching process required in the semiconductor device manufacturing process and especially the nitride film etching of the self-aligning contact hole forming process for highly integrated devices.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 질화막 제거방법을 도시한 것이다.3A to 3C illustrate a method of removing a nitride film of a semiconductor device according to the present invention.
도 3a를 참조하면, 실리콘 기판(31) 상에 층간절연막으로서의 산화막을 제 1 절연막(32)으로 하여 증착 또는 열산화 등의 방법으로 형성한 다음 그 위에 제 2 절연막(33)으로 질화막(33)을 증착하여 형성한다. 이때 질화막은 웰형성공정에서 질화막 또는 자기정렬되는 콘택홀형성공정의 식각저지막 등의 용도에 사용되는 질화막이다.Referring to FIG. 3A, an oxide film as an interlayer insulating film is formed on the silicon substrate 31 as a first insulating film 32 by a method such as vapor deposition or thermal oxidation, and then a nitride film 33 is formed on the second insulating film 33. It is formed by depositing. In this case, the nitride film is a nitride film used for a nitride film or an etch stop film of a contact hole forming process that is self-aligned in a well forming process.
도 3b를 참조하면, 식각할 부위를 디파인하는 마스크를 이용하는 사진공정을 실시하여 포토레지스트 패턴(34)을 질화막(33)인 제 2 절연막(33)의 소정 부위에 형성한다.Referring to FIG. 3B, the photoresist pattern 34 is formed on a predetermined portion of the second insulating layer 33, which is the nitride layer 33, by performing a photolithography process using a mask for defining a portion to be etched.
도 3c에 있어서, 포토레지스트 패턴(34)으로 보호되지 아니하는 부위의 질화막(33)인 제 3 절연막(33)을 제거하기 위하여 플라즈마를 이용한 식각장치에서 식각을 실시한다. 그러나 종래의 기술에서는 식각 후 제거되는 질화막(33)과 더불어 그 하지층의 실리콘 산화막(32)의 일부도 함께 식각되는 문제점이 있었다.In FIG. 3C, etching is performed in an etching apparatus using plasma to remove the third insulating film 33, which is the nitride film 33 in a portion not protected by the photoresist pattern 34. However, in the related art, in addition to the nitride film 33 removed after etching, a part of the silicon oxide film 32 of the underlying layer is also etched.
이때 식각반응은 반응성이온식각(reactive ion etch), 종래의 플라즈마 또는 고밀도플라즈마방식을 사용하는 장치에서 진행하며 사용되는 기체는 Ar/CHF3/O2의 혼합기체를 사용한다. 질화막(33)인 제 3 절연막(33)의 하지막인 산화막(32)인 제 2 절연막(32)에 대한 선택비는 CHF3와 O2의 기체비에 의해서 결정되며 CHF3의 유량비가 증가할 수록 선택비도 증가한다. CHF3 기체의 적정사용유량 범위는 20 - 60 sccm 의 영역을 사용하고 O2의 경우는 10 - 30 sccm 의 범위를 사용하며 두 기체의 기체비는 1 : 1 에서 3 | 1 의 값의 범위내에서 원하는 선택비를 결정한다. 운반기체인 아르곤 기체의 사용유량은 100 - 200 sccm 을 사용한다. 또한 고주파전력(RF power)의 사용범위는 플라즈마내의 스퍼터링 성분에 대한 적절한 조정을 위해서 종래 보다 낮은 200 - 600 와트의 수준을 채택한다.In this case, the etching reaction is performed in a device using a reactive ion etch, a plasma or a high density plasma method, and the gas used is a mixture of Ar / CHF 3 / O 2. The selectivity with respect to the second insulating film 32 which is the oxide film 32 which is the base film of the 3rd insulating film 33 which is the nitride film 33 is determined by the gas ratio of CHF3 and O2, and as the flow rate ratio of CHF3 increases, Increases. The optimum flow rate of CHF3 gas is in the range of 20-60 sccm and in the case of O2, it is in the range of 10-30 sccm. The gas ratio of the two gases is 1: 1 to 3 | Determine the desired selectivity within the range of ones. Argon gas, which is a carrier gas, is used at a flow rate of 100-200 sccm. In addition, the range of use of high frequency power (RF power) adopts a lower level of 200-600 watts than the conventional one for proper adjustment of the sputtering component in the plasma.
식각완료후 포토레지스트 패턴(34)을 제거하여 원하는 구조를 형성한다.After etching, the photoresist pattern 34 is removed to form a desired structure.
도 4a 내지 도 4f는 본 발명에 따른 반도체장치의 질화막 제거방법을 도시한 것으로서 특히 자기정렬된 콘택홀 형성시의 질화막 제거방법을 도시한 공정단면도이다.4A to 4F illustrate a method of removing a nitride film of a semiconductor device according to the present invention. In particular, FIGS. 4A to 4F are cross-sectional views illustrating a method of removing a nitride film when forming a self-aligned contact hole.
도 4a에 있어서, 실리콘기판(41) 위에 일반적인 방법으로 캡핑용 산화막(43)으로 상부표면이 보호되는 게이트(42)를 형성한 다음 소스/드레인을 형성한다. 이때의 게이트(42)하부면과 실리콘기판(41) 표면 사이에는 게이트절연막(도시안됨)이 형성되어 있다.In FIG. 4A, a gate 42 is formed on the silicon substrate 41 by a capping oxide film 43 in a general manner, and then a source / drain is formed. At this time, a gate insulating film (not shown) is formed between the lower surface of the gate 42 and the surface of the silicon substrate 41.
도 4b에 있어서, 실리콘기판(41)의 노출된 표면과 잔류한 제 1 절연막인 캡핑용산화막(43)의 상부 표면 및 측면 그리고 게이트(42)의 노출된 측면에 식각저지막으로 이용하기 위한 제 2 절연막으로 질화막(44)을 증착하여 형성한다.In FIG. 4B, the etch stop layer is used as an etch stop layer on the exposed surface of the silicon substrate 41 and the upper surface and side surfaces of the capping oxide film 43, which is the remaining first insulating film, and the exposed side surface of the gate 42. 2 is formed by depositing a nitride film 44 with an insulating film.
도 4c에 있어서, 층간절연을 위한 산화막(45)을 제 3 절연막(45)으로 증착하여 형성한 다음 평탄화공정을 실시하여 층간절연막(45)인 제 3 절연막의 표면을 평탄하게 한다. 이는 소자형성후 기판표면의 단차를 없애기 위함이다.In FIG. 4C, an oxide film 45 for interlayer insulation is formed by depositing the third insulating film 45, and then a planarization process is performed to planarize the surface of the third insulating film 45. This is to eliminate the step difference on the substrate surface after device formation.
도 4d에 있어서, 콘택홀형성을 위한 오프세트 마스크를 이용한 사진공정을 실시하여 평탄화된 층간절연막(45)인 제 3 절연막의 상부표면에 포토레지스트 패턴(46)을 형성한다.In FIG. 4D, a photoresist is performed using an offset mask for forming contact holes to form a photoresist pattern 46 on the upper surface of the third insulating film 45, which is a planarized interlayer insulating film 45.
도 4e에 있어서, 제 2 절연막인 질화막(44)을 식각저지막으로 이용한 식각을 실시하여 포토레지스트 패턴(46)으로 보호되지 아니하는 부위의 층간절연막(45)인 제 3 절연막을 제거하는 식각을 실시한다.In FIG. 4E, an etching is performed in which the nitride film 44, which is the second insulating film, is used as an etch stop film, thereby removing the third insulating film 45, which is the interlayer insulating film 45, at the portion not protected by the photoresist pattern 46. Conduct.
도 4f에 있어서, 다시 전면에 플라즈마방식으로 상술한 CHF3/O2/Ar 혼합기체를 이용한 건식식각으로 기판(41)의 표면을 노출시켜 기판(41)에 형성된 소자의 활성영역의 일부를 노출시킨다.In FIG. 4F, the surface of the substrate 41 is exposed again by dry etching using the above-described CHF 3 / O 2 / Ar mixture gas in a plasma manner to expose a portion of the active region of the device formed on the substrate 41.
따라서, 본 발명은 종래의 기술에서 하지층인 산화막에 대한 선택비 확보에 한계가 있었으나 본 발명에서는 기체유량비를 제어하여 다양한 선택비의 확보가 가능하며 그러한 선택비 값에 있어서도 종래에 비하여 높은 수준의 값을 도출해 실리콘산화막의 손실되는 양을 충분히 조절하기 용이하다.Therefore, the present invention has a limitation in securing a selectivity ratio for the oxide layer, which is an underlying layer in the prior art, but in the present invention, it is possible to secure various selectivity by controlling the gas flow rate ratio, and the selectivity value is higher than that in the prior art. It is easy to sufficiently control the amount of silicon oxide film lost by deriving a value.
그리고 하지층이 실리콘인 경우에 종래의 기술에서는 실리콘과의 선택비가 열악하였으나 본 발명에서는 개선되었으며, 특히 최근 기술인 자기정렬형콘택홀 형성공정의 경우 질화막과 산화막 그리고 기판표면의 실리콘이 동시에 노출되기 때문에 고 종횡비(high aspect ratio)가 요구되는 콘택홀 형성시 식각공정이 콘택홀 내부에서 이루어지므로 실리콘과의 선택비가 커야하고 또한 이방성식각이 요구되기 때문에 등방성식각특성을 갖는 종래의 기술보다 프로필의 형상조절에도 유리한 장점이 있다.In the case where the underlying layer is silicon, the selectivity with silicon is poor in the prior art, but it is improved in the present invention. In particular, in the recent self-aligned contact hole forming process, the nitride film, the oxide film, and the silicon on the substrate surface are simultaneously exposed. When forming a contact hole that requires a high aspect ratio, the etching process is performed inside the contact hole, so the selection ratio with silicon must be large and anisotropic etching is required. Therefore, the shape of the profile is controlled more than the conventional technique having the isotropic etching characteristic. There is also an advantageous advantage.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065586A KR19990047250A (en) | 1997-12-03 | 1997-12-03 | Insulation Method of Semiconductor Device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970065586A KR19990047250A (en) | 1997-12-03 | 1997-12-03 | Insulation Method of Semiconductor Device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990047250A true KR19990047250A (en) | 1999-07-05 |
Family
ID=66094604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970065586A KR19990047250A (en) | 1997-12-03 | 1997-12-03 | Insulation Method of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990047250A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438630B1 (en) * | 2000-11-21 | 2004-07-02 | 샤프 가부시키가이샤 | Method of manufacturing semiconductor device |
| KR100902586B1 (en) * | 2007-06-04 | 2009-06-11 | 주식회사 동부하이텍 | Method for removing poly silicon |
-
1997
- 1997-12-03 KR KR1019970065586A patent/KR19990047250A/en not_active Application Discontinuation
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|---|---|---|---|---|
| KR100438630B1 (en) * | 2000-11-21 | 2004-07-02 | 샤프 가부시키가이샤 | Method of manufacturing semiconductor device |
| KR100902586B1 (en) * | 2007-06-04 | 2009-06-11 | 주식회사 동부하이텍 | Method for removing poly silicon |
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