KR19990040754A - 반도체 소자의 금속 배선 형성방법 - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 폴리사이드(Polycide)구조를 가지는 워드라인(Word line) 및 비트라인(Bit line)을 형성하는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
워드라인과 비트라인의 접속부분이 이종 접합으로 연결 되므로 인해 장벽 에너지가 높아져 콘택 저항이 증가되므로 소자의 신호 처리 속도가 감소된다.
3.발명의 해결방법의 요지
본 발명은 반도체 소자의 워드라인으로 사용되는 텅스텐 실리사이드의 실리콘의 농도를 조절하여 콘택 저항을 줄이도록 한다.
4.발명의 중요한 용도
반도체 소자 제조에 적용된다.

Description

반도체 소자의 금속 배선 형성방법
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 폴리사이드(Polycide)구조를 가지는 워드라인(Word line) 및 비트라인(Bit line)을 형성하는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
일반적으로 폴리실리콘 및 텅스텐 실리사이드가 적층되는 폴리사이드 구조는 소자의 고집적화에 따른 신호처리 개선의 측면에서 기존의 폴리실리콘을 대체하여 게이트 및 비트라인으로 사용되고 있다. 텅스텐 폴리사이드 비트라인(W-polycide bit line)과 워드라인(Word line)은 폴리사이드 콘택 구조에서의 콘택 저항은 신호이송속도를 지배하는 주요 인자로 고려되고 있다. 따라서, 신호처리시 지연시간을 감소시키기 위해서는 콘택 저항을 최대한으로 감소시켜야 한다. 종래에는 실리콘 농도가 2.3 내지 2.5인 텅스텐 실리사이드막이 워드라인 텅스텐 폴리사이드의 실리사이드층으로 이용되었다.
종래 반도체 소자의 금속 배선 형성 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(1)상에 제 1 도프트 폴리실리콘막(2) 및 제 1 텅스텐 실리사이드막(3)을 순차적으로 형성하여 워드라인(4)을 형성하고, 그후 층간절연막(5)을 형성한 후 제 1 텅스텐 실리사이드막(3)이 노출 되도록 콘택 홀을 형성한다. 그후 콘택 홀이 형성된 전체 상부면에 제 2 도프트 폴리실리콘막(6) 및 제 2 텅스텐 실리사이드막(7)을 순차적으로 형성하여 비트라인(8)을 형성한다. 이때 발생되는 문제점은 다음과 같다.
첫째, 제 2 도프트 폴리실리콘막(6)과 제 1 텅스텐 실리사이드막(3)의 이종접합에 의해 0.65eV의 장벽 에너지가 형성되므로 제 1 텅스텐 실리사이드막(3)내에 전자의 이동시 터널링 전류가 감소되므로 콘택 저항이 증가된다.
둘째, 콘택 식각시 콘택 홀 하부의 제 1 텅스텐 실리사이드막(3) 표면이 식각 플라즈마에 노출되는 경우 텅스텐과 실리콘의 식각 선택비 차이 및 텅스텐과 실리콘의 식각 플라즈마 가스 사이의 반응성 차이로 인하여 표면구조가 거친 제 1 텅스텐 실리사이드막(3)이 형성되어 콘택이 불량하여 진다.
셋째, 콘택 식각시 식각 플라즈마 가스와의 반응에 의해 제 1텅스텐 실리사이드막 표면에 텅스텐 산화물(WO3) 및 텅스텐 탄소화물(WC)이 형성되므로 콘택 저항이 증가한다. 상기한 콘택 저항의 증가는 전자 이송시(신호) 지연시간이 증가되어 소자의 신뢰성이 저하된다.
따라서, 본 발명은 반도체 소자의 워드라인으로 사용되는 텅스텐 실리사이드의 실리콘의 농도를 조절하여 콘택 저항을 줄이도록 하는 반도체 소자의 금속 배선 형성방법을 제공하는 것이 그 목적이다.
상기한 목적을 달성하기 위한 본 발명은 소정의 하부구조가 형성된 반도체 기판상에 제 1 텅스텐 실리사이드막 및 제 2 텅스텐 실리사이드막이 순차적으로 형성하는 단계와, 전체 상부면에 층간 절연막을 형성한 후 제 2 텅스텐 실리사이드막이 노출 되도록 콘택 홀을 형성하는 단계와, 콘택 홀이 형성된 전체 상부면에 도프트 폴리실리콘막 및 제 3 텅스텐 실리사이드막이 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 및 11 ; 반도체 기판 2 및 12 ; 제 1 도프트 폴리실리콘막
3 및 13 ; 제 1 텅스텐 실리사이드막
5 및 15 ; 층간 절연막 14 및 7 ; 제 2 텅스텐 실리사이드막
6 및 16 ; 제 2 도프트 폴리실리콘막
17 ; 제 3 텅스텐 실리사이드막 4 및 18 ; 워드라인
8 및 19 ; 비트라인
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(11) 상에 폴리사이드 구조의 제 1 도프트 폴리실리콘막(12) 및 제 1 텅스텐 실리사이드막(13) 및 제 2 텅스텐 실리사이드막(14)을 순차적으로 형성하여 워드라인(18)을 형성한다. 이때 제 1 도프트 폴리실리콘막(12)은 500 내지 700℃ 의 온도에서 화학적 기상증착 방법으로 SiH4가스 및 PH3가스를 이용하여 형성한다. SiH4: PH3의 혼합비는 1.1 내지 1.5 : 1.5 내지 1.8로 한다.
또한, 제 1 텅스텐 실리사이드막(13)은 SiH2Cl2및 WF6의 혼합비를 8 내지 10 : 1.5 내지 2 로 조절하여 실리콘의 조성비가 2.3 내지 2.5가 되도록 형성하고, 두께는 100 내지 300Å이 되도록 형성한다.
제 2 텅스텐 실리사이드막(14)은 SiH2Cl2및 WF6의 혼합비를 9 내지 11 : 0.8 내지 1.2 로 조절하여 실리콘의 조성비를 2.6 내지 2.9가 되도록 형성하고, 두께는 500 내지 700Å이 되도록 형성한다.
그후 전체 상부면에 층간절연막(15)을 형성한 후 제 2 텅스텐 실리사이드막(14)이 노출되도록 콘택 홀을 형성한다. 그후 콘택 홀이 형성된 전체 상부면에 제 2 도프트 폴리실리콘막(16) 및 제 3 텅스텐 실리사이드막(17)을 형성하여 비트라인(19)을 형성한 후 600 내지 900℃의 온도에서 열공정을 실시한다. 이때 제 2 도프트 폴리실리콘막(16)은 500 내지 700℃ 의 온도에서 화학적 기상증착 방법으로 SiH4가스 및 PH3가스를 이용하여 500 내지 700Å의 두께로 형성한다. SiH4: PH3의 혼합비는 1.1 내지 1.5 : 1.5 내지 1.8 이다. 또한, 제 3 텅스텐 실리사이드막(17)은 350 내지 400℃에서 SiH4및 WF6을 이용하여 900 내지 1300Å의 두께로 형성하며, SiH4대 WF6의 혼합비는 90 내지 100 : 1 내지 4이다.
상술한 바와같이 폴리사이드 구조의 워드라인 형성시 최초 텅스텐 실리사이드막의 실리콘 농도를 증가 시키게 되면 콘택에서 발생되는 장벽 에너지가 감소되어 텅스텐 실리사이드막 내 전자의 이동시 터널링 전류(Tunneling current)가 증가되고, 불필요한 화합물 발생이 방지되어 콘택 저항이 감소된다. 따라서, 콘택 저항의 감소는 소자 구동시 작동 전압의 감소 및 신호 이송속도가 증가되는 효과를 가져온다.

Claims (8)

  1. 소정의 하부구조가 형성된 반도체 기판상에 제 1 텅스텐 실리사이드막 및 제 2 텅스텐 실리사이드막이 순차적으로 형성하는 단계와,
    전체 상부면에 층간 절연막을 형성한 후 제 2 텅스텐 실리사이드막이 노출 되도록 콘택 홀을 형성하는 단계와,
    콘택 홀이 형성된 전체 상부면에 도프트 폴리실리콘막 및 제 3 텅스텐 실리사이드막이 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 텅스텐 실리사이드막은 실리콘의 조성비가 2.3 내지 2.5가 되도록 형성하고, 두께는 100 내지 300Å이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제 1 항에 있어서,
    상기 제 2 텅스텐 실리사이드막은 실리콘 조성비가 2.6 내지 2.9가 되도록 형성하고, 두께는 500 내지 700Å이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제 1 항에 있어서,
    상기 도프트 폴리실리콘막은 500 내지 700℃ 의 온도에서 화학적 기상증착 방법으로 SiH4가스 및 PH3가스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제 3 텅스텐 실리사이드막은 350 내지 400℃에서 SiH4및 WF6을 이용하여 형성하며, SiH4대 WF6의 혼합비는 90 내지 100 : 1 내지 4 인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제 1 또는 4 항에 있어서,
    상기 도프트 폴리실리콘막은 500 내지 700Å 의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제 1 또는 5 항에 있어서,
    상기 제 3 텅스텐 실리사이드막은 900 내지 1300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  8. 제 1 항에 있어서,
    상기 제 3 텅스텐 실리사이드막 형성 후 600 내지 900℃의 온도에서 열공정과정을 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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* Cited by examiner, † Cited by third party
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KR100518220B1 (ko) * 1999-12-22 2005-10-04 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR100650759B1 (ko) * 2005-06-30 2006-11-27 주식회사 하이닉스반도체 텅스텐실리사이드 박막 형성방법

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