KR100548588B1 - 반도체소자의 배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 배선 형성방법에 관한 것으로, 종래에 배선재료로 텅스텐을 사용할 경우 텅스텐의 산화나 증발로 인해 배선의 저항이 증가하여 신뢰성이 저하되고, 텅스텐 산화막의 두께로 인한 단차가 발생하여 후속 사진식각공정의 적용이 어려운 문제점이 있었다. 따라서, 본 발명은 반도체기판 상의 절연막 상부에 텅스텐막을 증착한 후, 사진식각공정을 통해 상기 텅스텐막을 패터닝하는 공정과; 상기 텅스텐막 상에 선택적으로 알루미늄막을 증착하는 공정과; 상기 알루미늄막을 산화시켜 알루미늄산화막을 형성하는 공정을 구비하여 이루어지는 반도체소자의 배선 형성방법을 통해 배선재료인 텅스텐막의 상부에 알루미늄막의 산화를 통한 얇은 알루미늄산화막을 형성함으로써, 산소가 텅스텐막까지 확산하는 것을 차단하여 배선의 산화를 방지하고, 아울러 배선의 단차를 최소화하여 후속 사진식각공정 적용의 어려움을 해소할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 배선 형성방법에 관한 것으로, 특히 디램(DRAM)의 워드라인이나 비트라인 물질로 사용되는 텅스텐의 산화를 방지하기에 적당하도록 한 반도체소자의 배선 형성방법에 관한 것이다.
디램의 단위셀은 도1에 도시한 바와같이 1개의 트랜지스터(Q)와 1개의 커패시터(C)로 구성되며, 그 트랜지스터(Q)의 게이트와 드레인에 각각 접속된 워드라인(W/L)과 비트라인(B/L)이 외부와 신호를 전달하는 주변회로와 접속된다.
일반적으로, 커패시터(C)가 반도체기판의 상부에 형성되는 스택형 디램을 제조하는 전체공정중에 상기 워드라인(W/L)과 비트라인(B/L)을 형성하는 공정은 커패시터(C)를 형성하는 공정의 앞에 수행된다. 이때, 커패시터(C)를 형성하는 공정은 전체공정중에 가장 높은 온도에서 수행된다.
따라서, 상기 워드라인(W/L)과 비트라인(B/L)은 신호의 전달을 원활히 하기 위하여 저항이 낮고, 고온에서 견딜 수 있는 물질을 사용하여야 한다.
상기한 바와같은 이유로 다결정 실리콘에 인(phosporus)을 첨가하여 전기적 전도성을 갖도록 한 물질이 사용되었으나, 제품의 집적도가 증가함에 따라 선폭이 점차 감소하여 워드라인(W/L)과 비트라인(B/L)의 저항이 증가하게 되고, 따라서 소자의 동작속도가 느려지는 문제점이 있었다.
상기한 바와같은 문제점을 개선하기 위하여 도핑된 폴리실리콘의 상부에 WSix, TiSix 등과 같은 금속 실리사이드(silicide)를 형성한 폴리사이드(polycide)의 구조를 워드라인(W/L)과 비트라인(B/L) 물질로 사용하였다.
그러나, 선폭이 0.2㎛급의 제품에서는 상기 폴리사이드 구조의 워드라인(W/L)과 비트라인(B/L)도 저항이 증가함에 따라 이를 대체하여 종래 반도체소자의 배선으로 텅스텐을 사용하게 되었다.
이와같이 워드라인(W/L)과 비트라인(B/L)에 텅스텐을 사용할 경우에 텅스텐의 상부에 저압 화학기상증착법(LPCVD)을 통해 산화막이나 질화막을 증착하게 되면 도2a 및 도2b에 도시한 바와같이 절연막(1)상에 형성된 텅스텐(2)이 산화되어 부도체인 텅스텐 산화막(3)을 형성하거나, 수분과 산소의 화합물을 형성함으로써 휘발성물질이 되어 증발해 버리는 문제점이 있었다. 이를 아래의 화학식1,2에 나타내었다.
한편, 도3은 오거 일렉트로 스코프(auger-electro-scope : AES)를 사용하여 상기 텅스텐 산화막(3)의 구성성분을 측정한 그래프도로서, 텅스텐(W)과 산소(O)를 포함하고 있음을 알 수 있다.
또한, 상기의 문제점을 방지하기 위해 상기 텅스텐의 상부에 플라즈마 화학기상 증착법(PECVD)을 통해 산화막이나 질화막을 증착하게 되면, 플라즈마 화학기상 증착장치의 특성상 균일하게 얇은 두께의 막을 재현할 수 없는 문제점이 있었다.
상기한 바와같이 종래 반도체소자의 배선재료로 텅스텐을 사용할 경우 텅스텐의 산화나 증발로 인해 배선의 저항이 증가하여 신뢰성이 저하되고, 텅스텐 산화막의 두께로 인한 단차가 발생하여 후속 사진식각공정의 적용이 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 배선재료인 텅스텐의 산화를 차단하여 배선의 저항을 감소시키고, 단차발생을 최소화할 수 있는 반도체소자의 배선 형성방법을 제공하는데 있다.
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 배선 형성방법의 바람직한 일 실시예는 1개의 트랜지스터와 1개의 커패시터로 이루어지는 디램의 제조방법에 있어서, 반도체기판 상의 절연막 상부에 텅스텐막을 증착한 후, 사진식각공정을 통해 상기 텅스텐막을 패터닝하는 공정과; 상기 텅스텐막 표면 상에 디메틸 알루미늄 하이드라이드(dimethyl aluminum hydride : DMAH) 또는 디메틸 에틸 아민 알란(dimethyl ethyl amine alane : DMEAA)과 같은 금속전구체(metal precursor)를 사용하는 화학기상증착법으로 알루미늄막을 선택적으로 형성하는 공정과; 상기 알루미늄막을 산화시켜 알루미늄산화막을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
이하, 상기한 바와같은 본 발명의 일 실시예에 따른 반도체소자의 배선 형성방법을 도4a 내지 도4d에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도4a에 도시한 바와같이 반도체기판(미도시) 상의 절연막(11) 상부에 텅스텐막(12)을 증착한다. 이때, 상기 절연막(11)과 텅스텐막(12)의 사이에 배리어층으로서 TiN 또는 TiW막을 증착하여 절연막(11)과 텅스텐막(12)의 접착특성을 향상시킬 수도 있다.
그리고, 도4b에 도시한 바와같이 사진식각공정을 통해 상기 텅스텐막(12)을 패터닝한다. 이때, 통상적으로 사진식각공정은 상기 텅스텐막(12)의 상부에 감광막을 도포한 후, 노광 및 현상하여 형성되는 감광막 패턴을 적용하여 노출된 텅스텐막(12)을 식각하는 단계로 이루어진다.
그리고, 도4c에 도시한 바와같이 패터닝된 텅스텐막(12) 상에 선택적으로 알루미늄막(13)을 증착한다. 이때, 알루미늄막(13)은 디메틸 알루미늄 하이드라이드(dimethyl aluminum hydride : DMAH) 또는 디메틸 에틸 아민 알란(dimethyl ethyl amine alane : DMEAA)등과 같은 금속전구체(metal precursor)를 사용하는 화학기상 증착법에 의해 전도성을 띄는 물질의 상부에만 선택적으로 증착시킬 수 있는 특성이 있다.
한편, 상기 알루미늄막(13)을 텅스텐막(12) 상에 선택적으로 증착시키기 위한 화학기상 증착법은 압력 0.5 Torr ∼ 10 Torr, 증착온도 150℃∼300℃의 공정조건에서 실시되는 것이 바람직하다.
그리고, 도4d에 도시한 바와같이 상기 알루미늄막(13)을 산화시켜 알루미늄산화막(14)을 형성한다. 이때, 알루미늄산화막(14)은 알루미늄막(13)의 표면에 50Å정도로 막구조가 치밀하게 형성되어 더 이상의 산소가 침투하는 것을 차단하는 탁월한 내산화 특성이 있다.
상기한 바와같이 본 발명에 의한 반도체소자의 배선 형성방법은 배선재료인 텅스텐막의 상부에 알루미늄막의 산화를 통한 얇은 알루미늄산화막을 형성함으로써, 산소가 텅스텐막까지 확산하는 것을 차단하여 배선의 산화를 방지하고, 아울러 배선의 단차를 최소화하여 후속 사진식각공정 적용의 어려움을 해소할 수 있는 효과가 있다.
도1은 일반적인 디램의 단위셀을 보인 회로도.
도2는 종래 배선재료인 텅스텐의 산화를 보인 예시도.
도3은 오거 일렉트로 스코프를 사용하여 도2의 텅스텐 산화막의 구성성분을 보인 그래프도.
도4는 본 발명의 일 실시예를 보인 수순단면도.
*도면의 주요 부분에 대한 부호의 설명*
11:절연막 12:텅스텐막
13:알루미늄막 14:알루미늄산화막
Claims (3)
1개의 트랜지스터와 1개의 커패시터로 이루어지는 디램의 제조방법에 있어서,
반도체기판 상의 절연막 상부에 텅스텐막을 증착한 후, 사진식각공정을 통해 상기 텅스텐막을 패터닝하는 공정과;
상기 텅스텐막 표면 상에 디메틸 알루미늄 하이드라이드(dimethyl aluminum hydride : DMAH) 또는 디메틸 에틸 아민 알란(dimethyl ethyl amine alane : DMEAA)과 같은 금속전구체(metal precursor)를 사용하는 화학기상증착법으로 알루미늄막을 선택적으로 형성하는 공정과;
상기 알루미늄막을 산화시켜 알루미늄산화막을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 배선 형성방법.
제 1 항에 있어서, 상기 절연막과 텅스텐막의 사이에 배리어층으로서 TiN 또는 TiW막을 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
제 1 항에 있어서, 상기 알루미늄막을 압력 0.5 Torr ∼ 10 Torr와 증착온도 150℃∼300℃의 공정조건에서 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20101224 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |