KR19990033624A - Contact Forming Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 컨택 형성 방법에 관한 것으로서, 더 구체적으로는 상감기법을 위한 컨택 형성 방법에 관한 것으로서, 반도체 기판상에 제 1 층간 절연막을 형성하는 단계와; 상기 제 1 층간 절연막 상부에 식각 저지층을 증착하는 단계와; 상기 식각 저지층에 패턴을 형성하는 단계와; 상기 패턴을 포함하여 반도체 기판상에 제 2 층간 절연막을 증착하는 단계와; 상기 제 2 층간 절연막상에 감광막을 형성하여 사진 공정을 통해 제 2 층간 절연막에 배선을 위한 패턴을 형성하고, 상기 식각 저지층을 이용하여 상기 제 2 층간 절연막 하부에 콘택홀을 형성하는 단계와; 상기 배선 및 콘택 패턴 영역에 도전층을 증착하는 단계를 포함한다.The present invention relates to a contact forming method, and more particularly to a contact forming method for the damascene method, the method comprising: forming a first interlayer insulating film on a semiconductor substrate; Depositing an etch stop layer on the first interlayer insulating film; Forming a pattern on the etch stop layer; Depositing a second interlayer insulating film on the semiconductor substrate including the pattern; Forming a photoresist film on the second interlayer insulating film to form a pattern for wiring in the second interlayer insulating film through a photolithography process, and forming a contact hole under the second interlayer insulating film using the etch stop layer; And depositing a conductive layer on the wiring and contact pattern regions.
Description
본 발명은 반도체 제조 방법에 관한 것으로서, 더 구체적으로는 다층 배선을 위한 상감 기법(damascene)에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor manufacturing method, and more particularly, to a damascene for multilayer wiring.
상감 기법은 미술공예에서 금은을 상감하는 것으로서 배선용 그루브(grove)에 금속을 매몰하여 형성된 그루브 배선(grove wiring)을 말한다. 상감 기법은 반도체 배선 기술 분야에서 매우 중요시되어 왔던 이유는 Cu 배선이 향후 배선의 중요한 역할을 맡아 수행할 것으로 주목했기 때문이다. 이는 Cu가 저항성이 낮을 뿐만 아니라 배선으로서의 신뢰성이 높은 것으로 알려져 있기 때문이지만, 식각(etching)이 어려워 Al 배선을 미리 만든 다음 화학 기상 증착법(chemical vapor deposition : CVD), 스퍼터링 및 역류 방법(sputtering + reflow)을 통하여 도전층을 매몰해왔다. 그런 다음 표면에 남은 Cu를 화학 기계적 연마(chemical mechanical polishing : CMP)를 통해 제거함으로써 그루브 배선을 형성하였다. 상감 기법을 이용한 배선에 이용되는 도전층으로는 국소 배선용인 W를 시작으로 Cu, Al등으로 발전되어 왔으며, CVD기술과 CMP의 기술이 최근 급 성장함에 따라 다시 W를 사용하고 있다.The damascene technique is inlaid with gold and silver in art and refers to grove wiring formed by burying metal in a wiring grove. The inlay technique has been very important in the field of semiconductor wiring technology because it is noted that Cu wiring will play an important role in wiring in the future. This is because Cu is known to have low resistivity and high reliability as wiring, but since etching is difficult, Al wiring is made in advance, followed by chemical vapor deposition (CVD), sputtering and reflowing (sputtering + reflow). ) And the conductive layer was buried. Then, the grooves were formed by removing Cu remaining on the surface through chemical mechanical polishing (CMP). The conductive layer used for the wiring using the damascene technique has been developed to Cu, Al, etc. starting with W for local wiring, and W is used again as the technology of CVD and CMP has recently grown rapidly.
최근 들어 반도체 집적화되어감에 따라 패턴의 사이즈가 작아지고 있으며, 반도체 디바이스의 특성상의 손해를 최소화하기 위하여 수직 스케일링(vertical scaling)은 이루어지지 않고 있다. 만일 도전층에 패턴을 형성하는 경우, 높은 반사율 때문에 사진 감광막(photo resist)의 패턴이 어려우며, 높은 두께를 식각할 경우 후속 공정인 평탄화 공정이 어려워지는 문제점들을 상감 기법을 이용하여 해결할 수 있다.In recent years, the size of a pattern is decreasing as semiconductors are integrated, and vertical scaling has not been performed in order to minimize damages in the characteristics of semiconductor devices. If the pattern is formed on the conductive layer, the photoresist pattern is difficult due to the high reflectance, and when the high thickness is etched, the problem that the planarization process, which is a subsequent process, becomes difficult is solved using the inlay technique.
도 1a내지 도 1e는 반도체 장치의 제조 방법을 순차적으로 보여주는 공정도이다.1A to 1E are process diagrams sequentially illustrating a method of manufacturing a semiconductor device.
도 1a를 참조하면, 반도체 기판상(10)에 제 1 층간 절연막(11)을 형성하며, 도시되지 않았지만 상기 층간 절연막 하부(11)와 반도체 기판(10)사이에는 적어도 두 개 이상의 도전층과 트랜지스터가 형성될 활성 영역과 소자 분리를 위한 필드 산화막이 형성되어 있다. 다음 도 1b에 있어서, 상기 제 1 층간 절연막(11) 상부에 제 2 층간 절연막(12)을 형성한 뒤 도 1c에서와 같이 제 2 층간 절연막(12)에 패터닝하여 배선을 형성한다. 계속해서 도 1d를 참조하면, 상기 패턴을 포함하여 제 2 층간 절연막(12) 상부에 사진 감광막(13)을 도포하고, 이를 마스크로 하여 콘택을 형성한다. 상기 콘택은 제 1 층간 절연막(11) 하부의 기판(10)에 까지 도달한다. 이어서, 도 1e에서와 같이 상기 배선 영역과 콘택홀에 도전층을 채운 뒤, 표면에 드러난 도전층(14)을 전면 식각이나 평탄화 공정을 통해 제 2 층간 절연막(12)이 노출될 때까지 도전층(14)을 제거한다. 그 결과 배선이 제 2 층간 절연막(12)을 사이로 상호 분리된다.Referring to FIG. 1A, a first interlayer insulating film 11 is formed on a semiconductor substrate 10. Although not shown, at least two conductive layers and transistors are formed between the lower portion of the interlayer insulating film 11 and the semiconductor substrate 10. The active region to be formed is formed with a field oxide film for device isolation. Next, in FIG. 1B, a second interlayer insulating layer 12 is formed on the first interlayer insulating layer 11 and then patterned on the second interlayer insulating layer 12 to form wiring as shown in FIG. 1C. Subsequently, referring to FIG. 1D, the photosensitive photosensitive film 13 is coated on the second interlayer insulating film 12 including the pattern, and a contact is formed using the photosensitive film 13 as a mask. The contact reaches the substrate 10 under the first interlayer insulating layer 11. Subsequently, as shown in FIG. 1E, the conductive layer is filled in the wiring region and the contact hole, and then the conductive layer 14 exposed on the surface is exposed until the second interlayer insulating layer 12 is exposed through etching or planarization. Remove (14). As a result, the wirings are separated from each other between the second interlayer insulating films 12.
다음으로, 제 2 층간 절연막(12)을 제 1 층간 절연막(11) 상부에 증착한 뒤, 도 1c와 같이 배선을 먼저 형성하고, 그 후 콘택을 형성시키는 것과는 반대로,도2a와 같이 콘택홀을 먼저 형성한 후에 배선을 형성한다. 상기 콘택홀은 제 2 층간 절연막12상에 사진 감광막을 증착한 뒤, 이를 마스크로 이용함으로써 형성되며, 배선 영역은 또 다른 감광막을 마스크로 이용됨으로써 콘택 영역 상부에 형성된다. 그런 후 도 1e와 같이, 배선과 콘택 영역에 도전층을 채운 후 CMP 단계를 거쳐 이를 평탄화시켜 배선간을 상호 분리한다.Next, after the second interlayer insulating film 12 is deposited on the first interlayer insulating film 11, a wiring is first formed as shown in FIG. 1C, and then a contact hole is formed as shown in FIG. 2A. After forming first, wiring is formed. The contact hole is formed by depositing a photosensitive film on the second interlayer insulating film 12 and using it as a mask, and the wiring area is formed on the contact area by using another photosensitive film as a mask. Thereafter, as shown in FIG. 1E, the conductive layer is filled in the wiring and the contact region, and then planarized through the CMP step to separate the wirings from each other.
그러나, 상술한 바와 같이 상감 기법을 이용하면, 첫째 콘택 형성후 배선을 형성하는 경우 이미 형성된 콘택 영역이 그루브 패턴을 위한 식각 공정에서 콘택 개구의 양 모서리가 둥글게 식각되어 노출되는 콘택홀 영역이 증가하게 된다. 이를 위해 콘택의 사이즈를 줄이는 것은 디바이스가 고집적화되어 감에 따라 더욱 어려워지는 문제점이 발생하게 된다. 이와 반대로 그루브 패턴 형성후 콘택홀을 형성할 때, 감광막은 종횡비(aspect ration)가 ″1″인 그루브 패턴안에서 가능하지만 깊이가 깊고 크기가 작은 그루브 패턴안에서는 이를 마스크로 하여 컨택홀 형성하기가 어려워지는 문제점이 발생하게 된다.However, using the inlay technique as described above, in the case of forming the wiring after the first contact is formed, the contact hole region is exposed by round etching of both edges of the contact opening in the etching process for the groove pattern. do. For this purpose, reducing the size of the contact becomes more difficult as the device becomes more integrated. On the contrary, when forming the contact hole after forming the groove pattern, the photoresist film is possible in a groove pattern having an aspect ratio of ″ 1 ″, but it is difficult to form a contact hole as a mask in a deep and small groove pattern. Problems will arise.
따라서, 본 발명의 목적은 상감 배선을 위한 그루브 패턴 형성시 콘택홀 패턴의 과식각을 막는 것과 동시에, 이중 상감 배선용 그루브 패턴 깊이를 보다 정확하게 조절할 수 있도록 하기 위함이다.Accordingly, an object of the present invention is to prevent over-etching of the contact hole pattern when forming the groove pattern for the inlay wiring, and to adjust the depth of the groove pattern for the double inlay wiring more accurately.
도 1a내지 도 1e는 종래 기술에 따른 컨택 형성 방법을 순차적으로 보여주는 공정도;1A to 1E are process diagrams sequentially showing a contact forming method according to the prior art;
도 2a내지 도 2b는 종래 기술에 따른 컨택 형성 방법을 순차적으로 보여주는 공정도;2A to 2B are process diagrams sequentially showing a contact forming method according to the prior art;
도 3a내지 도 3e는 본 발명의 실시예에 따른 컨택 형성 방법을 순차적으로 보여주는 공정도:3A through 3E are flowcharts sequentially illustrating a method for forming a contact according to an embodiment of the present invention:
*도면의 주요부분에 대한 부호 설명* Explanation of symbols on main parts of the drawings
20 : 반도체 기판 21 : 제 1 층간 절연막20 semiconductor substrate 21 first interlayer insulating film
22 : 식각 저지층 24 : 제 2 층간 절연막22 etch stop layer 24 second interlayer insulating film
(구성)(Configuration)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 반도체 기판상에 제 1 층간 절연막을 형성하는 단계와; 상기 제 1 층간 절연막 상부에 식각 저지층을 증착하는 단계와; 상기 식각 저지층에 패턴을 형성하는 단계와; 상기 패턴을 포함하여 반도체 기판상에 제 2 층간 절연막을 증착하는 단계와; 상기 제 2 층간 절연막상에 감광막을 형성하여 사진 공정을 통해 제 2 층간 절연막에 배선을 위한 패턴을 형성하고, 상기 식각 저지층을 이용하여 상기 제 2 층간 절연막 하부에 컨택 홀을 형성하는 단계와; 상기 배선 및 콘택 패턴 영역에 도전층을 증착하는 단계를 포함한다.According to one aspect for achieving the above object, a step of forming a first interlayer insulating film on a semiconductor substrate; Depositing an etch stop layer on the first interlayer insulating film; Forming a pattern on the etch stop layer; Depositing a second interlayer insulating film on the semiconductor substrate including the pattern; Forming a photoresist film on the second interlayer insulating film to form a pattern for wiring in the second interlayer insulating film through a photolithography process, and forming a contact hole under the second interlayer insulating film using the etch stop layer; And depositing a conductive layer on the wiring and contact pattern regions.
상기 제 1 층간 절연막 및 제 2 층간 절연막은 산화막이다.The first interlayer insulating film and the second interlayer insulating film are oxide films.
상기 식각 저지층은 Al2O3,실리콘 질화막, 실리콘 산화 질화막, 그리고 폴리 실리콘중 하나 이상으로 형성된다.The etch stop layer is formed of at least one of Al 2 O 3, silicon nitride, silicon oxynitride, and polysilicon.
상기 식각 저지층은 상기 제 1 층간 절연막과 제 2 층간 절연막과의 식각 선택비가 5:1이상이다.The etch stop layer has an etching selectivity of 5: 1 or more between the first interlayer insulating film and the second interlayer insulating film.
상기 배선 및 콘택 영역에 증착되는 도전층은 W, TiN, WN, Al, 그리고 Cu중 하나 이상으로 형성된다.The conductive layer deposited on the wiring and contact regions is formed of at least one of W, TiN, WN, Al, and Cu.
또, 상기 배선 및 콘택 영역에 형성된 도전층을 상기 제 2 층간 절연막이 노출될 때까지 연마하여 평탄화하는 단계를 포함한다.The method may further include polishing and planarizing the conductive layer formed on the wiring and contact regions until the second interlayer insulating layer is exposed.
상기 도전층의 평탄화는 화학기계적 연마로 형성된다.The planarization of the conductive layer is formed by chemical mechanical polishing.
(실시예)(Example)
이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 3a내지 도 3e에 의거하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 3A to 3E.
도 3e를 참조하면, 콘택홀이 형성될 영역에 대해 식각 저지층에 패턴을 형성한 뒤, 그루브 패턴을 형성하고 식각 저지층을 이용하여 콘택홀을 형성한다. 상기 식각 저지층으로 인해 콘택홀이 과식각되는 것을 막을 수 있다.Referring to FIG. 3E, after the pattern is formed in the etch stop layer for the region where the contact hole is to be formed, a groove pattern is formed and the contact hole is formed using the etch stop layer. The etch stop layer may prevent the contact hole from being overetched.
도 3a 내지 도 3e는 배선 형성 방법을 순차적으로 보여주는 공정도이다.3A to 3E are flowcharts sequentially illustrating a method of forming a wiring.
먼저, 도 3a를 참조하면, 반도체 기판(20)상에 제 1 층간 절연막(21), 식각 저지층(22)을 순차적으로 형성한다. 이때 상기 식각 저지층(22)은 폴리 실리콘, 실리콘 질화막, 실리콘 산화 질화막중 하나 이상으로 형성된다.First, referring to FIG. 3A, the first interlayer insulating layer 21 and the etch stop layer 22 are sequentially formed on the semiconductor substrate 20. In this case, the etch stop layer 22 is formed of at least one of polysilicon, silicon nitride, and silicon oxynitride.
다음, 도 2b에 도시된 바와 같이, 상기 식각 저지층(22)상에 사진 감광막 패턴(23)을 형성하고, 이를 마스크로 사용하여 상기 제 1 층간 절연막(21)이 노출되도록 식각 저지층(22)을 식각하여 패터닝한다.Next, as shown in FIG. 2B, a photosensitive photoresist pattern 23 is formed on the etch stop layer 22, and the etch stop layer 22 is exposed to expose the first interlayer insulating layer 21 using the photoresist pattern 23 as a mask. ) By etching.
그리고 도 2c를 참조하면, 사진 감광막(23)을 제거한 후 식각 저지층(23) 상부에 제 2 층간 절연막(24)을 형성한다. 상기 제 2 층간 절연막(24)의 두께는 4000Å범위 내에서 형성되고, 상기 제 1 층간 절연막(21)과 제 2 층간 절연막(24)은 산화막인 것을 특징으로 한다.Referring to FIG. 2C, after removing the photosensitive photosensitive film 23, a second interlayer insulating film 24 is formed on the etch stop layer 23. The thickness of the second interlayer insulating film 24 is formed in the range of 4000 kPa, and the first interlayer insulating film 21 and the second interlayer insulating film 24 are oxide films.
도 3d를 참조하면, 상기 패턴을 포함하여 상기 제 2 층간 절연막(24)상에 사진 감광막(25)을 증착한 뒤, 이에 패턴을 형성하고 상기 사진 감광막 패턴(25)을 마스크로 하여 제 2 층간 절연막(24)을 식각함으로써 상감 배선을 위한 그루브 패턴을 형성한다. 그런 후, 상기 식각 저지층(22)을 사용하여 상기 그루브 패턴 하부에 콘택홀을 형성한다. 배선이 형성되는 그루브 패턴의 폭은 5000Å범위 내에서 형성되어야 한다.Referring to FIG. 3D, after the photosensitive film 25 is deposited on the second interlayer insulating film 24 including the pattern, a pattern is formed thereon and the second interlayer is formed using the photosensitive film pattern 25 as a mask. By etching the insulating film 24, a groove pattern for damascene wiring is formed. Thereafter, a contact hole is formed under the groove pattern using the etch stop layer 22. The width of the groove pattern in which the wiring is formed should be formed within the range of 5000 mW.
마지막으로, 도 2e에 도시된 바와 같이, 상기 그루브 패턴과 콘택홀 영역에 도전층(26)을 매몰하고, 표면으로 드러난 도전층(26)은 CMP기술을 이용하여 평탄화시킨다. 이때 상기 평탄화는 CMP 기술을 사용하여 제 2 층간 절연막(24)이 노출될 때까지 이를 연마함으로써 그루브 패턴에 형성되는 배선들을 상호 분리한다.Finally, as shown in FIG. 2E, the conductive layer 26 is buried in the groove pattern and the contact hole region, and the conductive layer 26 exposed to the surface is planarized using the CMP technique. At this time, the planarization uses the CMP technique to polish the wirings formed in the groove pattern by polishing them until the second interlayer insulating film 24 is exposed.
상기 식각 저지층(22)은 상기 제 1 층간 절연막(21)과 제 2 층간 절연막(24)과의 선택비가 5 : 1 이상으로서 높은 식각 선택비로 인해 컨택홀이 과식각되는 것을 방지할 수 있다. 이는 종래 사진 감광막을 식각 저지층으로 이용할 때 선택비의 유지가 어려워지고, 콘택홀의 오픈 영역이 커지는 것을 막을 수 있다. 그루브 패턴과 컨택홀에 증착되는 상기 도전층은 W, TiN, WN, Al, 그리고 Cu중 어느 하나 이상으로 형성된다.The etch stop layer 22 may prevent the contact hole from being over-etched due to the high etch selectivity because the selectivity between the first interlayer insulating film 21 and the second interlayer insulating film 24 is 5: 1 or more. This makes it difficult to maintain the selectivity when the conventional photosensitive film is used as the etch stop layer, and can prevent the open area of the contact hole from growing. The conductive layer deposited in the groove pattern and the contact hole is formed of at least one of W, TiN, WN, Al, and Cu.
상기 식각 저지층은 제 1 층간 절연막(21), 제 2 층간 절연막(24)과의 식각 선택비가 5 : 1 이상으로 제 1 층간 절연막(21)과 제 2 층간 절연막(24)이 식각되는 비율은 서로 상이하다. 즉, 그루브 패턴 형성시에 제 2 층간 절연막(24)이 식가될 때, 제 2 층간 절연막(24)에 대한 식각 선택 비율(etch selectivity ration)이 서로 상이하다. 그리고 컨택 형성시 제 2 층간 절연막(24)의 식각율보다 그루브 패턴 형성을 위한 제 1 층간 절연막(21)의 식각율이 더 높은 것을 특징으로 한다. 이는 사진 감광막을 식각저지층으로 사용할 경우보다 그루브 패턴 형성시에 콘택이 과식각되는 것을 막을 수 있다. 상기에서와 같은 방법으로 콘택홀을 보호하면서, 그루브 패턴을 형성한 뒤, 이에 도전 물질로 채우고 평탄화 공정을 거쳐 배선간을 상호 분리시킨다. 아울러 그루브 패턴 형성시에 반복되는 선택 라인들에 의해 구동되는 것을 특징으로 한다.The etch stop layer has an etching selectivity between the first interlayer insulating film 21 and the second interlayer insulating film 24 of 5: 1 or more, and the ratio of the first interlayer insulating film 21 and the second interlayer insulating film 24 to be etched is Different from each other. That is, when the second interlayer insulating film 24 is etched at the time of forming the groove pattern, the etch selectivity ratio with respect to the second interlayer insulating film 24 is different from each other. The etching rate of the first interlayer insulating layer 21 for forming the groove pattern is higher than that of the second interlayer insulating layer 24 when forming the contact. This may prevent the contact from being etched when forming the groove pattern than when using the photosensitive film as an etch stop layer. While protecting the contact hole in the same manner as described above, a groove pattern is formed, and then filled with a conductive material and separated from each other through a planarization process. In addition, it is characterized in that it is driven by the selection lines are repeated when forming the groove pattern.
도 3d를 참조하면, 사진 감광막을 식각 저지층으로 이용할 경우 선택비 유지가 어려우며 깊이 식각할수록 종래 이러한 문제는 더욱 커지게 된다. 또한 사진 감광막을 콘택홀의 식각 저지층으로 이용할 경우에 있어서, 건식식각등이 오픈된 비율에 의하여 한정 받기 때문에 효과적이지 못하다. 이는 디바이스가 고집적화되어감에 따라 상감 기법에서 그루브 패턴 형성할 때 일정한 깊이로 한정되고, 이를 제어되어야만 한다. 그리고 이를 위해서는 층간 절연막 사이에 식각 저지층을 구성함으로써 이를 해결할 수 있을 뿐만 아니라 상감 기법을 도입함에 있어 또 다른 문제인 콘택홀의 과식각과 사진 감광막이 두께가 걸림돌이 되고 있다. 이는 식각 저지층을 층간 절연막 상부에 형성시킴으로서 콘택홀의 과식각과 콘택홀 깊이의 조절이 더욱 용이해진다.Referring to FIG. 3D, when the photoresist film is used as an etch stop layer, it is difficult to maintain the selectivity, and as the depth is etched, such a problem becomes larger. In addition, when the photosensitive film is used as an etch stop layer of the contact hole, it is not effective because the dry etching is limited by the open ratio. This is limited to a certain depth when forming the groove pattern in the damascene technique as the device becomes highly integrated and must be controlled. To this end, an etch stop layer is formed between the interlayer insulating films, and the thickness of the contact hole and the photoresist film, which is another problem in introducing the damascene technique, are becoming obstacles. This makes it easier to control the over-etching of the contact hole and the depth of the contact hole by forming the etch stop layer on the interlayer insulating film.
따라서, 본 발명은 상감기법을 위한 컨택 형성시에 컨택영역이 과식각되는 것을 막고, 컨택홀의 깊이도 조절이 가능한 효과가 있다.Therefore, the present invention prevents the over-etching of the contact area when forming a contact for the damascene method, and has an effect of controlling the depth of the contact hole.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970055035A KR19990033624A (en) | 1997-10-25 | 1997-10-25 | Contact Forming Method of Semiconductor Device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970055035A KR19990033624A (en) | 1997-10-25 | 1997-10-25 | Contact Forming Method of Semiconductor Device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990033624A true KR19990033624A (en) | 1999-05-15 |
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ID=66048521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970055035A KR19990033624A (en) | 1997-10-25 | 1997-10-25 | Contact Forming Method of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990033624A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818439B1 (en) * | 2006-12-28 | 2008-04-01 | 동부일렉트로닉스 주식회사 | Method for manufacturing contact of semiconductor device |
| KR101352397B1 (en) * | 2013-09-04 | 2014-01-22 | (주)컨시더씨 | Interior bicycle exercise device |
| KR200480802Y1 (en) | 2015-11-13 | 2016-07-07 | 주식회사 이화에스엠피 | Bicycle training device |
-
1997
- 1997-10-25 KR KR1019970055035A patent/KR19990033624A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100818439B1 (en) * | 2006-12-28 | 2008-04-01 | 동부일렉트로닉스 주식회사 | Method for manufacturing contact of semiconductor device |
| KR101352397B1 (en) * | 2013-09-04 | 2014-01-22 | (주)컨시더씨 | Interior bicycle exercise device |
| KR200480802Y1 (en) | 2015-11-13 | 2016-07-07 | 주식회사 이화에스엠피 | Bicycle training device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |