KR100327581B1 - Method for metal line of a semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 제1금속배선에 접속되는 비아콘택 플러그가 구비되는 하부 산화막 상부에 절연막을 형성하고 상기 비아 콘택플러그에 접속되는 제2금속배선 영역으로 예정된 부분을 노출시키는 절연막 패턴을 형성한 다음, 상기 절연막 패턴 사이를 매립하는 알루미늄을 전체표면상부에 형성하고 상기 알루미늄 상부에 텅스텐을 형성한 다음, 상기 텅스텐을 평탄화식각하고 상기 텅스텐 상부에 제2금속배선 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로 하여 상기 텅스텐을 SF6플라즈마로 식각하고 상기 감광막패턴을 마스크로하여 상기 알루미늄을 Cl2+ BCl3플라즈마로 식각한 다음, 전체표면상부에 상부산화막을 형성하고 후속공정으로 평탄화식각하는 공정으로 다층 금속배선 형성공정을 용이하게 실시할 수 있도록 하여 반도체소자의 수율, 생산성 및 특성과 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, wherein an insulating film is formed on an upper portion of a lower oxide film including a via contact plug connected to a first metal wiring, and a portion intended as a second metal wiring region connected to the via contact plug. Forming an insulating film pattern exposing the insulating film, and forming aluminum filling the gap between the insulating film patterns on the entire surface, forming tungsten on the aluminum, and then flattening the tungsten and forming a second metal wiring mask on the tungsten. After forming a photoresist pattern by using an exposure and development process using the photoresist layer, the tungsten was etched with SF 6 plasma using the photoresist pattern as a mask, and the aluminum was etched with Cl 2 + BCl 3 plasma using the photoresist pattern as a mask. The upper oxide film is formed on the entire surface and planarized etching It is a technology to improve the yield, productivity, characteristics and reliability of the semiconductor device and thereby high integration of the semiconductor device by making it possible to easily perform a multi-layer metal wiring forming process.
Description
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 다마신(damascene)방법과 자체 보정 텅스텐 하드 마스크(self algined tungsten hard mask)를 적용하여 반도체소자의 생산성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, and in particular, by applying a damascene method and a self algined tungsten hard mask to improve the productivity and yield of the semiconductor device and thereby the semiconductor device. It relates to a technology that enables high integration.
반도체 칩(chip)의 집적도가 높아질수록 금속 배선의 선폭(linewidth)이나 금속 배선간의 간격(space)은 작아지는 반면 금속 배선의 높이는 커진다.As the degree of integration of the semiconductor chip increases, the line width of the metal wires or the space between the metal wires decreases while the height of the metal wires increases.
즉 '금속배선의 높이/금속배선의 선폭' 또는 '금속배선의 높이/금속배선 간의 간격'으로 정의되는 에스펙트비(aspect ratio)가 높아지게 되는데, 이 에스펙트비가 높은 금속 배선을 기존의 공법을 이용하여 패턴닝(patterning)함으로써 형성한다.In other words, the aspect ratio defined as 'height of metal wiring / line width of metal wiring' or 'height of metal wiring / gap between metal wiring' becomes high. It is formed by patterning by using.
도 1 의(a)∼(g)는 종래기술의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도로서, 알루미늄을 금속배선 물질로 사용한 경우를 도시한다.1A to 1G are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to a first embodiment of the prior art, and show a case in which aluminum is used as a metal wiring material.
도 1의 (a)에 도시된 바와 같이, 반도체기판 상부에 소자분리막, 워드라인, 비트라인 및 캐패시터가 형성된 하부절연층을 형성하고 이를 통하여 반도체기판 및그 상부에 형성된 구조물에 제1금속배선을 형성한다.As shown in FIG. 1A, a lower insulating layer on which a device isolation layer, a word line, a bit line, and a capacitor are formed is formed on an upper portion of the semiconductor substrate, thereby forming a first metal wiring on the semiconductor substrate and a structure formed thereon. do.
그리고, 상기 제1금속배선 상부에 하부 산화막(11)을 평탄화시키고 상기 하부산화막(11)을 통하여 상기 제1금속배선에 접속되는 비아 콘택플러그(13)를 형성한다.The lower oxide layer 11 is planarized on the first metal interconnection, and a via contact plug 13 connected to the first metal interconnection is formed through the lower oxide layer 11.
여기서, 상기 비아 콘택플러그(13)는 전체표면상부에 콘택플러그용 도전체를 형성하고 이를 화학기계연마(chemical mechanical polishing, 이하에서 CMP 라 함)하여 형성한다.Here, the via contact plug 13 is formed by forming a contact plug conductor on the entire surface and chemical mechanical polishing (hereinafter referred to as CMP).
도 1의 (b)에 도시된 바와 같이, 설계에 의해 요구되어지는 금속 배선의 높이(t)만큼 알루미늄박막(15)을 증착 시킨다.As shown in FIG. 1B, the aluminum thin film 15 is deposited by the height t of the metal wiring required by the design.
일반적으로 반도체 칩의 집적도가 높아질수록 증착된 금속 층의 두께(t)는 커진다.In general, the higher the degree of integration of a semiconductor chip, the larger the thickness t of the deposited metal layer.
도 1의 (c)에 도시된 바와 같이, 상기 알루미늄박막(15)상부에 제2금속배선을 형성할 수 있는 감광막패턴(17)을 형성한다.As shown in FIG. 1C, a photosensitive film pattern 17 may be formed on the aluminum thin film 15 to form a second metal wiring.
이때, 상기 감광막패턴(17)은 높이는 Sat(Sa: Cl2+ BCl3플라즈마에서 알루미늄의 감광막에 대한 식각비(selectivity))이므로 금속 배선의 높이가 커질수록 패턴닝된 감광막의 높이도 커지게 된다.At this time, the photoresist pattern 17 is S a t the height (S a: Cl 2 + etch ratio (selectivity) of the photosensitive film of the aluminum in the BCl 3 plasma) Since the height of the turning the larger the height of the metal wire pattern the photoresist also It becomes bigger.
도 1의 (d)와 (e)에 도시된 바와 같이, 상기 감광막패턴(17)을 마스크로하여 상기 알루미늄박막(15)을 건식식각하되, Cl2+ BCl3플라즈마(plasma)를 이용하여 실시함으로써 제2금속배선을 알루미늄박막(15)으로 형성한다.As shown in (d) and (e) of FIG. 1, the aluminum thin film 15 is dry-etched using the photoresist pattern 17 as a mask, but is performed using a Cl 2 + BCl 3 plasma. As a result, the second metal wiring is formed of the aluminum thin film 15.
여기서, 상기 식각공정시 제거되지않은 감광막패턴(17)은 후속 공정으로 제거할 수 있다.Here, the photoresist pattern 17 which is not removed during the etching process may be removed by a subsequent process.
도 1의 (f)에 도시된 바와 같이, 상기 제2금속배선(15)을 포함한 전체표면상부에 상부 산화막(19)을 일정두께 형성하고 상기 상부 산화막(19)의 상부를 평탄화식각하여 후속공정을 용이하게 한다.As shown in (f) of FIG. 1, an upper oxide film 19 is formed on the entire surface including the second metal wiring 15 at a predetermined thickness, and the upper part of the upper oxide film 19 is flattened and etched. To facilitate.
그러나, 상기한 바와같은 종래기술의 제1실시예는 다음과 같은 몇 가지 문제점이 있다.However, the first embodiment of the prior art as described above has some problems as follows.
첫째, 금속 배선의 집적도가 높아질수록 감광막의 높이(Sat)는 높아지는 반면 패턴닝된 감광막의 선폭(linewidth)은 줄어든다. 일반적으로, 감광막의 높이가 클수록, 또는 선폭이 작을수록 패턴닝이 어려워지므로 상기 공정 방식에서는 감광막 패턴닝의 한계에 빨리 봉착하게 된다.First, as the degree of integration of the metal wiring increases, the height S a t of the photoresist film increases, while the linewidth of the patterned photoresist film decreases. In general, the larger the height of the photoresist film or the smaller the line width, the more difficult the patterning becomes, and thus the process method quickly encounters limitations of the photoresist patterning.
둘째, Cl2+ BCl3플라즈마를 이용하여 금속 배선을 패턴닝 할 때, 패턴닝되는 금속 배선간의 간격이 넓은 지역에 비해 금속 배선 간의 간격이 좁은 지역의 알루미늄 식각이 더디게 아루어지는 식각율(etch rate), 마이크로-로딩(etch rate micro-loading)현상이 발생한다. 또한, 금속 배선 간의 간격이 좁은 지역의 금속 배선은 비교적 직각 형태로 패턴닝이 이루어지는 반면 금속 배선 간의 간격이 넓은 지역의 금속 배선은 일정한 기울기(slope)를 갖는 선폭 마이크로-로딩 현상도 동시에 발생한다.(도 1의 (d)참조)이러한 식각율 마이크로-로딩 현상 때문에 패턴닝이 완료된 금속 배선 간의 간격이 넓은 지역에서는 하부 산화막의 손실이 심하게 발생한다. 또한 선폭 마이크로-로딩 현상으로 인하여 간격이 좁은 지역의 금속 배선에 비해 간격이 넓은 지역의 금속 배선의 선폭이 넓게 패턴닝되는 문제점이 발생한다.(도 1의 (e)참조) 그리고, 상기 마이크로-로딩 현상은 금속 배선의 두께(t)및 감광막의 높이(Sat)가 클수록 더 심해지는 경향을 띈다.Second, when patterning metal wires using Cl 2 + BCl 3 plasma, the etch rate is slower than that of the patterned metal wires. ), Etch rate micro-loading phenomenon occurs. In addition, while the metal wiring in the region where the spacing between the metal wirings is narrow is patterned in a relatively right angle, the metal wiring in the region where the spacing between the metal wiring is wide also occurs at the same time as the line width micro-loading phenomenon having a constant slope. Due to such an etching rate micro-loading phenomenon, the loss of the lower oxide film occurs severely in the region where the patterning is completed. In addition, due to the line width micro-loading phenomenon, there is a problem in that the line width of the metal wiring in the wide spaced region is wider than the metal wiring in the narrow spaced region (see (e) of FIG. 1). loading phenomenon is the larger the height (S t a) of the thickness of the metal wiring (t) and the photosensitive film stands out more severe tendency.
셋째, 금속 배선의 높이가 높을수록 패턴닝된 금속 배선의 측벽(sidewall)이 플라즈마에 노출되는 시간이 길어지게 되며, 이 경우 측벽이 활성화된 플라즈마에 의해 훼손될 가능성이 높아진다.Third, the higher the height of the metal interconnection, the longer the time the sidewall of the patterned metal interconnection is exposed to the plasma, in which case the possibility of the sidewall being damaged by the activated plasma increases.
넷째, 금속 배선의 에스펙트비(aspect ratio)가 높을 경우 금속 배선 간의 간격이 좁은 지역을 산화막이 완전히 채우지 못해 공백(void)가 발생할 확률이 높아진다.(도 1의 (f)참조). 비록 최근의 공정에서는 고밀도 플라즈마(HDP : high density plasma)를 사용하여 이러한 문제점을 해결하고 있지만, 집적도가 높아질수록 이러한 문제점이 발생할 확률은 여전히 존재한다.Fourth, when the aspect ratio of the metal wiring is high, the oxide film does not completely fill a region where the gap between the metal wiring is narrow, thereby increasing the probability of voids (see FIG. 1 (f)). Although a recent process solves this problem by using a high density plasma (HDP), the probability of such a problem still exists as the degree of integration increases.
다섯째, 증착된 상부 산화막의 최상부 표면 형태(surface topology)는 하부의 금속 배선 및 하부 산화막이 만드는 바닥 표면 형태를 반영한다. 금속 배선의 에스펙트비가 높을 경우 상부 산화막의 최상부의 형태는 심한 굴곡이 발생하며, 이러한 문제점을 극복하기 위해서는 산화막을 두껍게 증착한 후 화학적-기계적-연마(CMP)를 많이 하여야만 한다. 이 경우 웨이퍼(wafer)부위 별 불균일성의 문제점이 발생할 뿐 아니라 공정 비용이 많이 소요된다.Fifth, the top surface topology of the deposited top oxide film reflects the bottom surface shape made by the bottom metal wiring and the bottom oxide film. When the aspect ratio of the metal wiring is high, the top of the upper oxide film is severely bent, and to overcome this problem, the oxide film must be thickly deposited and then subjected to chemical-mechanical-polishing (CMP). In this case, as well as the problem of non-uniformity of each wafer (wafer) occurs, the process cost is high.
도 2의 (a)∼(h)는 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도로서, 다마신(damascene)공정을 이용하여 실시한 것이다.2A to 2H are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the prior art, and are performed by using a damascene process.
도 2의 (a)에 도시된 바와 같이, 반도체기판 상부에 소자분리막, 워드라인, 비트라인 및 캐패시터가 형성된 하부절연층을 형성하고 이를 통하여 반도체기판 및 그 상부에 형성된 구조물에 제1금속배선을 형성한다.As shown in FIG. 2A, a lower insulating layer on which a device isolation layer, a word line, a bit line, and a capacitor are formed is formed on the semiconductor substrate, and the first metal wiring is formed on the semiconductor substrate and the structure formed thereon. Form.
그리고, 상기 제1금속배선 상부에 하부 산화막(21)을 평탄화시키고 상기 하부산화막(21)을 통하여 상기 제1금속배선에 접속되는 비아 콘택플러그(23)를 형성한다.The lower oxide layer 21 is planarized on the first metal interconnection, and a via contact plug 23 connected to the first metal interconnection is formed through the lower oxide layer 21.
여기서, 상기 비아 콘택플러그(23)는 전체표면상부에 콘택플러그용 도전체를 형성하고 이를 화학기계연마(chemical mechanical polishing, 이하에서 CMP 라 함)하여 형성한다.Here, the via contact plug 23 is formed by forming a contact plug conductor on the entire surface and chemical mechanical polishing (hereinafter referred to as CMP).
도 2의 (b)에 도시된 바와 같이, 설계에 의해 요구되어지는 금속 배선의 높이(t)만큼 산화막(25)을 증착 시킨다.As shown in FIG. 2B, the oxide film 25 is deposited by the height t of the metal wiring required by the design.
도 2의 (c)에 도시된 바와 같이, 감광막(photo-resist)을 증착 시킨후 제2금속배선 마스크(도시안됨)를 이용한 노광 및 현상공정으로 패턴닝하여 감광막패턴(27)을 형성한다.As shown in FIG. 2C, after the photo-resist is deposited, the photoresist pattern 27 is formed by patterning the photo-resist using an exposure and development process using a second metal wiring mask (not shown).
이때, 상기 감광막패턴(27)은 Sat(Sb: CFx플라즈마(plasma)에서 산화막의 감광막에 대한 식각비(selectivity))보다 큰 높이로 형성해야 한다.In this case, the photoresist pattern 27 should be formed at a height greater than an etching ratio of the oxide film to the photoresist in S a t (S b : CF x plasma).
그리고, 상기 감광막패턴(27)은 일반적인 제2금속배선 마스크와 상이 반대인 마스크를 사용한 노광 및 현상공정으로 형성하거나, 상기 감광막패턴(27)을 네가티브형 감광막으로 형성한 것이다.The photoresist pattern 27 is formed by an exposure and development process using a mask opposite to a general second metal wiring mask, or the photoresist pattern 27 is formed as a negative photoresist.
도 2의 (d)와(e)에 도시된 바와 같이, 상기 감광막패턴(27)을 마스크로하여 상기 CFx플라즈마(plasma)를 이용하여 상기 산화막(25)을 식각하여 상기 비아 콘택플러그(23)가 노출된 산화막(25)패턴을 형성한다.As shown in FIGS. 2D and 2E, the oxide contact layer 25 is etched using the CF x plasma using the photoresist pattern 27 as a mask to etch the via contact plug 23. ) To form an oxide film 25 pattern.
도 2의 (f)에 도시된 바와 같이, 상기 비아 콘택 플러그(23)에 접속되도록 전체표면상부에 화학기상증착(chemical vapor deposition, 이하에서 CVD 라 함)방법으로 구리(29)를 증착시킨다.As shown in FIG. 2 (f), copper 29 is deposited on the entire surface by chemical vapor deposition (hereinafter referred to as CVD) so as to be connected to the via contact plug 23.
도 2의 (g)에 도시된 바와 같이, 상기 구리(29)를 평탄화식각한다. 이때, 상기 평탄화식각공정은 상기 산화막(25)패턴을 식각장벽으로 하여 화학기계연마 (chemical mechanical polishing, 이하에서 CMP 라 함)방법에 의해 실시하거나, 에치백(etch back)공정으로 실시함으로써 상기 구리(29)로 제2금속배선을 형성한다.As shown in FIG. 2G, the copper 29 is planarized. In this case, the planarization etching process may be performed by chemical mechanical polishing (hereinafter referred to as CMP) method using the oxide layer 25 as an etch barrier, or may be performed by an etch back process. A second metal wiring is formed by (29).
도 2의 (h)에 도시된 바와 같이, 평탄화된 전체표면상부에 상부 산화막(30)을 증착한다.As shown in FIG. 2 (h), an upper oxide film 30 is deposited on the planarized entire surface.
상기한 바와같이 다마신 방법을 이용한 반도체소자의 금속배선 형성방법은 다음과 같은 문제점이 있다.As described above, the metal wiring forming method of the semiconductor device using the damascene method has the following problems.
먼저, 금속 배선의 집적도가 높아질수록 감광막의 높이(Sat)는 높아지는 반면 패턴닝된 감광막의 선폭(linewidth)은 줄어들어 알루미늄 식각 방식과 마찬가지로 감광막 패턴닝의 한계에 봉착하게 되었다.First, it was the higher the density of the metal wiring height of the photosensitive film (a S t) is the line width (linewidth) of increased while patterning the photosensitive film, like aluminum etching scheme by reducing the sealing limits of the photoresist patterning.
둘째, CFx플라즈마를 이용하여 산화막의 패턴닝공정시 패턴닝되는 산화막간의 간격이 넓은 지역에 비해 좁은 지역의 식각이 더디게 아루어지는 마이크로-로딩(etch rate micro-loading)현상이 발생한다.Second, in the patterning process of the oxide layer using CF x plasma, etch rate micro-loading phenomenon occurs in which the etching of the narrow region is slower than the region of the patterned oxide layer which is wider.
이로인하여, 패턴닝이 완료된 금속배선 간의 간격이 넓은 지역에서는 텅스텐 플러그 주변의 산화막이 깊게 파이는 현상이 발생할 수 있다.As a result, the oxide film around the tungsten plug may be deeply drilled in the region where the patterning is completed.
그리고, 상기 마이크로-로딩 현상은 금속 배선의 두께(t)및 감광막은 높이(Sat)가 클수록 더 심해지는 경향이 있다.In addition, the micro-loading phenomenon tends to be more severe as the thickness t of the metal wiring and the photoresist film have a height S a t.
셋째, 기존의 알루미늄 식각 방식에서는 사용되지 않던 공정 방식에 따른 장비의 추가 투자가 요구된다.Third, additional investment of equipment according to the process method that is not used in the conventional aluminum etching method is required.
넷째, CMP 방식에 의한 평탄화식각공정시 유발되는 폐기물이 중금속 오염의 소지가 있어 환경에 좋지않은 영향을 미치는 문제가 있다.Fourth, there is a problem that the waste caused by the planarization etching process by the CMP method has a heavy metal contamination, which adversely affects the environment.
상기한 바와같이 종래기술에 따른 반도체소자의 금속배선 형성방법은, 알루미늄 식각 방식이나 새로운 다마신(Damascene)공정 방식 모두가 금속 배선의 집적도가 높아짐에 따른 패턴닝의 한계에 봉착하는 문제와, 식각 과정에서 발생하는 마이크로-로딩 현상의 문제점은 피할 수 없어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.As described above, in the method of forming a metal wiring of a semiconductor device according to the prior art, both the aluminum etching method and the new damascene process method encounter problems of patterning due to the increased integration of metal wiring, and The problem of the micro-loading phenomenon occurring in the process is inevitable, and thus there is a problem in that high integration of the semiconductor device is difficult.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 다마신 방법을 이용하되, 알루미늄과 산화막의 적층구조로 금속배선을 형성하고 후속공정으로 패터닝하여 제2금속배선을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.The present invention uses a damascene method to solve the above problems of the prior art, by forming a metal wiring in a laminated structure of aluminum and oxide film and patterned in a subsequent process to form a second metal wiring to achieve high integration of the semiconductor device It is an object of the present invention to provide a method for forming metal wirings in a semiconductor device.
도 1 의(a)∼(g)는 종래기술의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.1A to 1G are cross-sectional views showing a method for forming metal wirings of a semiconductor device according to a first embodiment of the prior art.
도 2 의(a)∼(h)는 종래기술의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.2 (a) to 2 (h) are cross-sectional views showing a method for forming metal wirings of a semiconductor device according to a second embodiment of the prior art.
도 3 의(a)∼(k)는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.3A to 3K are cross-sectional views illustrating a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.
도 4 는 오정렬시 SF6플라즈마를 이용한 식각공정의 원리를 도시한 단면도.4 is a cross-sectional view illustrating a principle of an etching process using SF 6 plasma during misalignment.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11,21,31 : 하부산화막 13,23,33 : 비아콘택플러그11,21,31: Bottom oxide film 13,23,33: Via contact plug
15,39 : 알루미늄 17,27 : 감광막패턴15,39 aluminum 17,27 photoresist pattern
19,30,45 : 상부산화막 25,35 : 산화막19,30,45: upper oxide film 25,35: oxide film
29 : 구리 37 : 제1감광막패턴29 copper 37 first photosensitive film pattern
41 : 텅스텐 43 : 제2감광막패턴41: tungsten 43: second photosensitive film pattern
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은, 제1금속배선에 접속되는 비아콘택 플러그가 구비되는 하부 산화막 상부에 절연막을 형성하는 단계와, 비아 콘택플러그에 접속되는 제2금속배선 영역으로 예정된 부분을 노출시키는 절연막 패턴을 형성하는 단계와, 절연막 패턴 사이를 매립하는 알루미늄을 전체표면상부에 형성하는 단계와, 알루미늄 상부에 텅스텐을 형성하는 단계와, 텅스텐을 평탄화식각하는 단계와, 텅스텐 상부에 제2금속배선 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 단계와, 감광막패턴을 마스크로 하여 상기 텅스텐을 SF6플라즈마로 식각하는 단계와, 감광막패턴을 마스크로하여 상기 알루미늄을 Cl2+ BCl3플라즈마로 식각하는 단계와, 전체표면상부에 상부산화막을 형성하고 후속공정으로 평탄화식각하는 공정을 포함하는 것과, 절연막 패턴 상측에 형성되는 감광막패턴이 오정렬(misalignment)되어도 이를 식각 과정에서 자체-보정-텅스텐-하드-마스크(self-aligned-tungsten-hard-mask)기법으로 자동 보정하는 것과, 자체-보정-텅스텐-하드-마스크 기법은 SF6가스에 의한 감광막패턴과 노출된 텅스텐의 식각량을 결정하는 것을 특징으로한다.In order to achieve the above object, a method of forming a metal wiring of a semiconductor device according to the present invention includes forming an insulating film on an upper portion of a lower oxide film having a via contact plug connected to a first metal wiring, and forming a insulating film on the via contact plug. Forming an insulating film pattern exposing a predetermined portion to the second metal wiring region, forming aluminum filling the insulating film pattern on the entire surface, forming tungsten on the aluminum, and flattening etching the tungsten. And forming a photoresist pattern on the tungsten by exposure and development using a second metal wiring mask, etching the tungsten with SF 6 plasma using the photoresist pattern as a mask, and using the photoresist pattern as a mask. and etching the aluminum with Cl 2 + BCl 3 plasma, form a top oxide film on the entire upper surface And a planarization etch in a subsequent process, and even if the photoresist pattern formed on the insulating film pattern is misaligned, it is self-aligned-tungsten-hard-mask during the etching process. Automatic correction and self-calibration-tungsten-hard-mask technique are characterized by determining the etch amount of the photoresist pattern and the exposed tungsten by SF 6 gas.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3 의(a)∼(k)는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.3A to 3K are cross-sectional views illustrating a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.
도 3의 (a)에 도시된 바와 같이, 반도체기판 상부에 소자분리막, 워드라인, 비트라인 및 캐패시터가 형성된 하부절연층을 형성하고 이를 통하여 반도체기판 및 그 상부에 형성된 구조물에 제1금속배선을 형성한다.As shown in FIG. 3A, a lower insulating layer on which a device isolation layer, a word line, a bit line, and a capacitor are formed is formed on the semiconductor substrate, and the first metal wiring is formed on the semiconductor substrate and the structure formed thereon. Form.
그리고, 상기 제1금속배선 상부에 하부 산화막(31)을 평탄화시키고 상기 하부산화막(31)을 통하여 상기 제1금속배선에 접속되는 비아 콘택플러그(33)를 형성한다.The lower oxide layer 31 is planarized on the first metal interconnection, and a via contact plug 33 is formed to be connected to the first metal interconnection through the lower oxide layer 31.
여기서, 상기 비아 콘택플러그(33)는 전체표면상부에 콘택플러그용 도전체를 형성하고 이를 화학기계연마(chemical mechanical polishing, 이하에서 CMP 라 함)하여 형성한다.Here, the via contact plug 33 is formed by forming a contact plug conductor on the entire surface and chemical mechanical polishing (hereinafter referred to as CMP).
도 3의 (b)에 도시된 바와 같이, 전체표면상부에 산화막(35)을 일정두께 증착시킨다.As shown in Fig. 3B, an oxide film 35 is deposited to a predetermined thickness on the entire surface.
이때, 상기 산화막(35)의 두께(ro< t)는 산화막의 패턴닝이 완료된 후에 기존의 알루미늄 증착 방식을 이용하여 알루미늄을 채울 때 공백(void)이 유발되지않고 매립될 수 있는 정도로 한다.At this time, the thickness (r o <t) of the oxide film 35 is such that the void is not caused when filling the aluminum by using a conventional aluminum deposition method after the patterning of the oxide film is completed is enough to be buried.
도 3의 (c)에 도시된 바와 같이, 두께 ro산화막을 식각할 수 있을 정도의두께로 감광막(photo-resist)증착 시킨 후에 패턴닝하여 제1감광막패턴(37)을 형성한다.As it is shown in (c) of Figure 3, to form a photosensitive film (photo-resist) after depositing the patterning the first photoresist pattern 37 to a thickness enough to etch the oxide film thickness r o.
여기서, 상기 ro의 두께의 산화막(35)을 식각하는데 필요한 감광막의 최소 두께는 Sbro(Sb: CFx플라즈마(plasma)에서 산화막의 감광막에 대한 식각비)로서, 도 2 의 감광막패턴(27)두께인 Sbt 보다 작기 때문에 감광막의 패턴닝이 상대적으로 용이하다.Here, the minimum thickness required to etch the oxide film 35 of the thickness of said r o photosensitive film is S b r o: an (S b CF x plasma (etching ratios for the photoresist layer of the oxide film in the plasma)), 2 photosensitive film of Since the pattern 27 is smaller than S b t, patterning of the photoresist film is relatively easy.
이때, 상기 제1감광막패턴(37)은 일반적인 제2금속배선 마스크와 상이 반대인 마스크를 사용한 노광 및 현상공정으로 형성하거나, 상기 제1감광막패턴(37)을 네가티브형 감광막으로 형성한 것이다.In this case, the first photoresist layer pattern 37 may be formed by an exposure and development process using a mask opposite to that of a general second metal wiring mask, or the first photoresist layer pattern 37 may be formed as a negative photoresist layer.
도 3의 (d)에 도시된 바와 같이, 상기 제1감광막패턴(37)을 마스크로하여 상기 산화막(35)을 식각하여 산화막(35)패턴을 형성하되, CFx플라즈마를 이용하여 실시한다.As shown in FIG. 3 (d), the oxide film 35 is etched using the first photoresist pattern 37 as a mask to form an oxide film 35, using CF x plasma.
이때, 상기 산확막(35)의 두께 ro(< t)및 제1감광막패턴(37)의 두께 Sbro(< Sbt)는 종래기술의 제1,2실시예와 같이 종래의 공정 방식에 사용된 감광막패턴(17,27)에 비해 작기 때문에 마이크로-로딩 현상이 개선된다.In this case, the thickness r o (<t) of the diffusion film 35 and the thickness S b r o (<S b t) of the first photoresist pattern 37 are similar to those of the first and second embodiments of the prior art. The micro-loading phenomenon is improved because it is smaller than the photoresist patterns 17 and 27 used in the process method.
도 3의 (e)에 도시된 바와 같이, 상기 제1감광막패턴(37)을 제거하고, 상기 도 1에서 사용한 알루미늄 증착 방식을 이용하여 알루미늄(39)을 전체표면상부에 증착한다. 이때 상기 알루미늄(39)의 두께는 패턴닝된 상기 산화막(35)패턴의 높은부위에서의 두께 t - ro가 되도록 조절한다.As shown in FIG. 3E, the first photoresist layer pattern 37 is removed, and aluminum 39 is deposited on the entire surface by using the aluminum deposition method used in FIG. 1. In this case, the thickness of the aluminum 39 is adjusted to be the thickness t − r o at the high portion of the patterned oxide film 35.
이와 같이 하면 패턴닝된 산화막의 낮은 부위에 증착된 알루미늄(39)의 두께는 t - ro와 t 사이의 값을 갖게 되며, 하부의 패턴닝된 산화막의 표면 형태(surface topology)때문에 알루미늄(39)상부에서 일정한 표면형태를 갖게된다.In this way, the thickness of the aluminum 39 deposited on the lower portion of the patterned oxide film has a value between t − r o and t, and is because of the surface topology of the lower patterned oxide film. It has a certain surface shape on the top.
그 상부에 기존의 공정 방식에서 채용한 CVD 방식으로 텅스텐(41)을 층작시키되, 증착된 텅스텐(41)의 상부에는 표면형태(surface topology)가 거의 존재하지 않을 정도로 증착 시킨다.The tungsten 41 is laminated on the upper part of the deposited tungsten 41 by the CVD method employed in the conventional process method, and the upper part of the deposited tungsten 41 is deposited to such an extent that a surface topology is hardly present.
그 다음 도 3의 (f)에 도시된 바와 같이, 기존의 공정 방식에서 채용하는 CMP 방법으로 평탄화식각한다.Then, as shown in FIG. 3 (f), the planarization etching is performed by the CMP method employed in the existing process method.
이어서 도 3의 (g)에 도시된 바와 같이, 전체표면상부에 감광막을 두께 Sa(t - ro)(Sa: Cl2+ BCl3플라즈마에서 알루미늄의 감광막에 대한 식각비)만큼 증착 시킨 후 패턴닝하여 제2감광막패턴(43)을 형성한다.Subsequently, as shown in (g) of FIG. 3, a photoresist was deposited on the entire surface by a thickness S a (t − r o ) (S a : etch ratio of aluminum to the photoresist in a plasma of S a : Cl 2 + BCl 3 ). After patterning, a second photoresist pattern 43 is formed.
이때, 금속 배선의 집적도가 높을 경우에 잇어서, 패턴닝된 하부 산화막(31)과 제2감광막패턴(43)사이에 오정렬(misalignment)이 발생할 수 있다.At this time, when the degree of integration of the metal wiring is high, misalignment may occur between the patterned lower oxide layer 31 and the second photoresist pattern 43.
도 3의 (h)에 도시된 바와 같이, SF6플라즈마를 이용하여 상기 제2감광막패턴(43)을 마스크로하여 상기 텅스텐(41)을 일부 식각한다.As shown in FIG. 3H, the tungsten 41 is partially etched using the second photoresist pattern 43 as a mask using SF 6 plasma.
이때, 두께가 Sa(t - ro)인 상기 감광막패턴(37)의 일부가 식각되며, 특히 상기 감광막패턴(37)의 가장자리에서 감광막의 손실이 심하게 발생한다.At this time, a portion of the photoresist pattern 37 having a thickness S a (t − r o ) is etched, and particularly, a loss of the photoresist occurs at an edge of the photoresist pattern 37.
여기서, 상기(g)와 같이 패턴닝된 하부 산화막(31)과 제2감광막패턴(43)사이에 오정렬(misalignment)이 발생하여도 후속공정으로 패턴닝되는 알루미늄(39)층의 하부가 상기 비아 콘택플러그(33)와 일치하여 접속되도록 위해서 SF6플라즈마를 이용한 식각량을 잘 조절하여야 하는데 그 기준은 하기 도 4에 명확하게 명시하였다.Here, even if misalignment occurs between the lower oxide layer 31 and the second photoresist pattern 43 patterned as in (g), the lower portion of the layer of aluminum 39 patterned in a subsequent process is formed in the via. In order to be connected in line with the contact plug 33, the etching amount using the SF 6 plasma should be well controlled. The criterion is clearly shown in FIG.
도 3의 (i)에 도시된 바와 같이, Cl2+ BCl3플라즈마를 이용하여 상기 제2감광막패턴 또는 텅스텐(41)층에 의해 보호되지 않는 알루미늄(39)층을 식각한다.As shown in (i) of FIG. 3, an aluminum 39 layer not protected by the second photoresist pattern or tungsten 41 layer is etched using Cl 2 + BCl 3 plasma.
상기 도 3의(h)에서와 같이 SF6플라즈마에 의한 식각공정세 도 4 의 기준에 준하여 식각을 진행하면, Cl2+ BCl3플라즈마를 이용한 식각에서 각 부위의 알루미늄(39)이 차별적으로 식각이 되어 상기 산화막(35)노출시 패턴닝된 제2금속배선의 하부는 상기 산화막(35)패턴 사이를 매립하게 된다. 즉, 오정렬이 자동으로 극복하는 식각이 이루어진다.Etching process by SF 6 plasma as shown in FIG. 3 (h) When etching is performed according to the criteria of FIG. 4, aluminum 39 at each part is differentially etched in etching using Cl 2 + BCl 3 plasma. As a result, when the oxide layer 35 is exposed, the lower portion of the patterned second metal wiring is buried between the oxide layer patterns 35. That is, etching is performed to automatically overcome the misalignment.
도 3의 (j)에 도시된 바와 같이, 패턴닝이 완료된 제2금속배선 위에 상부 산화막(45)을 증착 시킨다. 이때, 상기 제2금속배선 간의 간격이 좁은 부위에서 매립하여야 하는 산화막(35)패턴 사이의 깊이가 ro만큼 작고 또한 경사가 존재하기 때문에 간극 매립(gap filling)이 상대적으로 용이해진다.As shown in FIG. 3 (j), the upper oxide film 45 is deposited on the patterned second metal wiring. At this time, the gap filling is relatively easy because the depth between the patterns of the oxide layer 35 to be buried in the narrow space between the second metal wires is as small as r o and the inclination exists.
도 3의 (k)에 도시된 바와 같이, 상기 상부 산화막(45)을 CMP 하여 상부 산화막(45)을 평탄화 시킨다.As shown in FIG. 3 (k), the upper oxide film 45 is planarized by CMP.
도 4는, 새 공정 방식에서 SF6플라즈마를 이용한 감광막패턴(43)및 텅스텐하드-마스크(hard-mask )(41)의 식각량, 즉 SF6플라즈마를 이용하여 식각을 실시하면 감광막패턴(43)에 의해 보호되지 않는 텅스텐 하드-마스크(hard-mask )(41)의 일부가 식각되며 동시에 패턴닝된 감광막(43)의 손실이 발생하는 것을 나타낸다.(도 3의 (h)참조). 그리고, Cl2+ BCl3플라즈마에 의한 식각이 완료되어 바닥의 산화막이 드러났을 때 도 3(i)에서 패턴닝된 금속 배선의 하부가 도 3(d)에서 패턴닝된 산화막 골의 상부와 일치하기 위해서는 다음의 조건이 만족되어져야 한다.4 shows that the etching amount of the photoresist pattern 43 and the tungsten hard-mask 41 using SF 6 plasma, that is, the etching of the SF 6 plasma, is etched using the SF 6 plasma in a new process method. A portion of the tungsten hard-mask 41, which is not protected by), is etched and at the same time a loss of the patterned photoresist film 43 occurs (see FIG. 3 (h)). When the etching by the Cl 2 + BCl 3 plasma is completed and the oxide film on the bottom is exposed, the lower portion of the metal wiring patterned in FIG. 3 (i) coincides with the upper portion of the patterned oxide valley in FIG. 3 (d). In order to do this, the following conditions must be met:
(t -ro)/SAl twa/SW+(t-ro-twa-δ)/SAl tPR/SPR+tWB/SW+(t-ro-tWB)/SAl- 제1식(t -r o ) / S Al t wa / S W + (tr o -t wa -δ) / S Al t PR / S PR + t WB / S W + (tr o -t WB ) / S Al -Formula 1
단, SAl: Cl2+ BCl3플라즈마에 의한 알루미늄 층의 식각율(etch rate),However, the etching rate of the aluminum layer by S Al : Cl 2 + BCl 3 plasma,
SW: Cl2+ BCl3플라즈마에 의한 텅스텐 층의 식각율,S W : etching rate of tungsten layer by Cl 2 + BCl 3 plasma,
SPR: Cl2+ BCl3플라즈마에 의한 감광막 층의 식각율,S PR : etching rate of the photoresist layer by Cl 2 + BCl 3 plasma,
t , ro ,tWA ,δ , tpr ,tWB: 도 4 참조t, r o, t WA, δ, t pr, t WB : see FIG. 4
위 식의 변수들 중에 SAlSWSPR은 Cl2+ BCl3플라즈마 활성 조건에 의해 결정된다. 산화막 위의 알루미늄 두께 t -ro는 금속 배선의 두께에 대한 설계 조건에 의해 결정되며, B 지점의 감광막의 두께 tPR은 및 SF6플라즈마에 의한 식각량에 의해 결정된다. A, B지점에서의 텅스텐 층의 두께는 감광막 패턴닝시 발생하는 오정렬(misalignment)의 함수로서 이의 정확한 조절이 불가능하지만, 오정렬의 공정 한계(process margin)가 결정되면 SF6플라즈마에 의한 식각량 즉 δ 를 조절함으로써이 두 변수의 통제가 가능하다. 따라서 도 3의 (b) ∼ 도 3의 (h)에 기술된 공정을 잘 조절함으로써 제 1식의 조건을 만족 시킬 수 있다.Among the variables of the above equation, S Al S W S PR is determined by Cl 2 + BCl 3 plasma active conditions. The aluminum thickness t -r o on the oxide film is determined by the design conditions for the thickness of the metal wiring, and the thickness t PR of the photosensitive film at the point B is determined by the etching amount by the SF 6 plasma. The thickness of the tungsten layer at points A and B is a function of misalignment during photoresist patterning, and its thickness cannot be precisely controlled. However, when the process margin of the misalignment is determined, the amount of etching by the SF 6 plasma, By adjusting δ it is possible to control these two variables. Therefore, the conditions of the first formula can be satisfied by well adjusting the processes described in FIGS. 3B to 3H.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 감광막의 도포 두께를 감소시킬 수 있어 패터닝공정을 용이하게 실시할 수 있고, 마이크로-로딩(Micro-loading)현상을 감소시켜 식각공정을 용이하게 실시할 수 있으며, 플라즈마에 노출되는 시간을 감소시켜 막질의 손상을 최소화시키고, 상부산화막 증착 두께와 CMP 두께 감소로 인한 비용 절감 등의 효과를 제공하여 반도체소자의 생산성, 수율 및 특성과 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, the method for forming metal wirings of the semiconductor device according to the present invention can reduce the coating thickness of the photoresist film so that the patterning process can be easily performed, and the micro-loading phenomenon can be reduced for etching. The process can be easily carried out, and the time to be exposed to the plasma can be reduced to minimize the damage of the film quality, and the cost reduction due to the reduction of the upper oxide film deposition thickness and the CMP thickness can be provided, thereby improving the productivity, yield and characteristics of the semiconductor device. And there is an effect to improve the reliability.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362520A (en) * | 1989-07-31 | 1991-03-18 | Hitachi Ltd | Plasma cleaning process |
-
1999
- 1999-06-29 KR KR1019990025523A patent/KR100327581B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362520A (en) * | 1989-07-31 | 1991-03-18 | Hitachi Ltd | Plasma cleaning process |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004804A (en) | 2001-01-15 |
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