KR19990024779A - 불휘발성 메모리 장치 및 그 제조방법 - Google Patents

불휘발성 메모리 장치 및 그 제조방법 Download PDF

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남승우
이정형
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윤종용
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Abstract

불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 불휘발성 메모리 장치는 반도체 기판의 제1 영역에 형성되며, 플로팅 게이트 전극과 상기 플로팅 게이트 전극의 상부에 질화막을 포함하는 층간 절연막을 개재하여 적층된 컨트롤 게이트 전극으로 구성된 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이; 상기 반도체 기판의 제2 영역에 형성되며, 상기 플로팅 게이트 전극 또는 컨트롤 게이트 전극 중의 어느 하나로 이루어진 단일 게이트 전극으로 구성된 모스 트랜지스터를 갖는 주변 회로부; 및 상기 반도체 기판의 제3 영역에 형성되며, 다결정실리콘막으로 구성된 저항 패턴을 구비하며, 상기 저항 패턴의 상부 및 측벽에 상기 층간 절연막을 구성하는 질화막이 피복된다. 주변 회로부의 모스 트랜지스터가 형성되는 실리콘 기판이 제조 공정 중에 손상되거나 오염되는 것을 방지하고, 저항 패턴이 물리적으로 변형되는 것을 방지할 수 있다.

Description

불휘발성 메모리 장치 및 그 제조 방법
본 발명은 불휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 두 개의 게이트 전극층을 갖는 메모리 셀 트랜지스터와 한 개의 게이트 전극층을 갖는 주변 회로부의 모스(metal oxide semiconductor; 이하 MOS라 한다) 트랜지스터 및 저항 패턴을 동일한 반도체 기판의 상부에 형성하는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다. 플래쉬 메모리 장치는 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 ㎲에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.
플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은 반도체 기판의 상부에 F-N 터널링을 위한 터널 산화막을 개재하여 형성된 플로팅 게이트(floating gate) 전극과, 상기 플로팅 게이트 전극의 상부에 층간 절연막을 개재하여 형성된 컨트롤 게이트(control gate) 전극의 스택형 게이트 구조로 형성된다. 상기 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트 전극과 기판에 적절한 전압을 인가하여 플로팅 게이트 전극에 전자를 집어넣거나 빼냄으로써 이루어진다.
상기한 구조의 메모리 셀에서는 가능한한 컨트롤 게이트 전극에 인가한 전압을 플로팅 게이트 전극에 많이 유도하기 위하여 플로팅 게이트 전극과 컨트롤 게이트 전극 사이에서 높은 커플링 계수(coupling ratio)를 구비하도록 하고 있다. 커플링 계수를 높이기 위해서는 플로팅 게이트 전극과 컨트롤 게이트 전극 사이를 절연시키고 있는 층간 절연막의 정전용량(capacity)을 증가시켜야 하므로, 상기 층간 절연막의 두께를 보다 얇게 형성하여야 한다. 그러나, 다결정실리콘막으로 이루어진 플로팅 게이트 전극의 상부에 얇은 산화막을 형성하는 것은 현실적으로 매우 어려울 뿐만 아니라 누설 전류가 증가한다는 문제가 있다.
따라서, 일반적인 플래쉬 메모리 셀 트랜지스터에서는 산화막보다 유전 상수가 큰 산화막과 질화막의 복합막인 ONO (oxide-nitride-oxide)막을 채용하고 있다. 그러나, 게이트 절연막으로 열 산화막을 사용하면서 단층 게이트 전극 구조를 채용하고 있는 주변 회로부의 MOS 트랜지스터에서는 메모리 셀 트랜지스터의 플로팅 게이트 전극이나 컨트롤 게이트 전극 중의 어느 한 전극을 이용하여 게이트 전극을 형성하기 때문에, 제조 공정 중에서 주변 회로부 영역의 ONO막을 반드시 제거하여야 한다.
한편, 워드라인(word line)으로 사용하고 있는 메모리 셀 트랜지스터의 컨트롤 게이트 전극은 낮은 비저항 값을 갖기 위하여 다결정실리콘막의 상부에 금속 화합물막, 예컨대 텅스텐 실리사이드(WSix)막을 적층하는 폴리사이드(polycide) 구조를 채용하고 있기 때문에, 주변 회로부의 MOS 트랜지스터를 구동하기 위한 전압 발생 회로에 사용하고 있는 저항 패턴은 메모리 셀 트랜지스터의 플로팅 게이트 전극과 동일한 도전막으로 구성하여야 한다. 또한, 주변 회로부 영역의 ONO막을 제거하는 공정으로 인하여 필연적으로 노출되는 MOS 트랜지스터의 채널 영역으로 사용되는 실리콘 기판을 공정 중의 오염이나 감광제(photoresist)를 제거하는 플라즈마 방식의 에상 장치에 의한 손상으로 부터 보호해 줄 수 있는 공정이 필수적이다.
상기한 요건들을 만족할 수 있는 플래쉬 메모리 장치의 제조 방법이 미합중국 특허공보 제5,188,976호에 개시되어 있다.
도 1a 내지 도 1d는 상기한 종래 방법의 일 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 메모리 셀 트랜지스터의 플로팅 게이트 전극을 주변 회로 트랜지스터의 게이트 전극 및 저항 패턴으로 사용하는 경우를 예시한다.
도 1a를 참조하면, p형 실리콘 기판(100)에 메모리 셀 트랜지스터 영역과 주변 회로부의 PMOS 트랜지스터 영역을 한정하여 n형 웰(200)을 통상의 사진 공정, 이온주입 공정 및 확산 공정으로 형성한 후, 사진 공정을 통해 이중-웰 구조를 갖는 메모리 셀 트랜지스터 영역을 오픈시킨다. 이어서, 이온주입 공정 및 확산 공정을 통해 상기 메모리 셀 트랜지스터 영역에 p형 웰(300)을 형성한 후, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정 또는 변형된 LOCOS 공정에 의해 각 소자들을 분리하기 위한 필드 산화막(10)을 형성한다. 계속해서, 상기 결과물의 상부에 메모리 셀 트랜지스터의 게이트 절연막으로 사용되는 터널 산화막(15)을 열산화 방법에 의해 90∼100Å의 두께로 성장시키고, 주변 회로부 영역에는 두꺼운 게이트 산화막(20)을 형성한다. 이어서, 상기 결과물의 상부에 메모리 셀 트랜지스터의 플로팅 게이트 전극으로 사용될 제1 다결정실리콘막(25)을 화학 기상 증착(chemical vapor deposition; 이하 CVD라 한다) 방법으로 형성하고, 이를 고농도의 n형 불순물로 도핑시킨다. 다음에, 상기 제1 다결정실리콘막(25)의 상부에 감광제(400)을 도포하고 사진 공정을 통해 메모리 셀 트랜지스터 영역의 필드 산화막(10)의 일부분을 오픈한 후, 노출된 제1 다결정실리콘막(25)을 이방성 건식 식각 방법으로 식각해 낸다.
도 1b를 참조하면, 상기 감광제(400)를 제거한 후, 메모리 셀 트랜지스터의 플로팅 게이트 전극과 컨트롤 게이트 전극을 절연시키면서 정전용량을 증가시키기 위한 층간 절연막으로서 ONO막을 기판의 전면에 형성한다. 여기서, 참조 부호 30은 제1 산화막, 31은 질화막, 그리고 32는 제2 산화막을 각각 나타낸다.
이어서, 상기 ONO막(30,31,32)의 상부에 메모리 셀 트랜지스터의 컨트롤 게이트 전극으로 사용될 제2 다결정실리콘막(60)을 CVD 방법으로 증착하고, 이를 고농도의 n형 불순물로 도핑시킨다. 이때, 주변 회로 영역 및 저항 패턴 영역은 제2 다결정실리콘막(60), ONO막(32,31,30) 및 제1 다결정실리콘막(25)으로 피복되어 있다.
도 1c를 참조하면, 사진 공정을 통해 메모리 셀 트랜지스터 영역만을 감광제(450)로 피복한 후, 노출된 주변 회로 영역 및 저항 패턴 영역의 제2 다결정실리콘막(60) 및 ONO막(32,31,30)을 연속적으로 건식 식각한다. 이때, 상기 ONO막과 제2 다결정실리콘막(60) 또는 제1 다결정실리콘막(25) 사이에 선택적인 식각이 가능하므로, 주변 회로 영역 및 저항 패턴 영역의 제1 다결정실리콘막(25)은 상기 ONO막을 식각할 때 거의 손상되지 않고 남아있게 된다.
도 1d를 참조하면, 상기 감광제(450)를 제거한 후, 메모리 셀 트랜지스터의 스택형 게이트 전극을 형성하기 위하여 주변 회로 영역 및 저항 패턴 영역만을 감광제(도시하지 않음)로 피복한다. 이어서, 메모리 셀 트랜지스터 영역의 제2 다결정실리콘막(60), ONO막(32,31,30) 및 제1 다결정실리콘막(25)을 차례로 식각함으로써, 플로팅 게이트 전극(25)과 컨트롤 게이트 전극(60)으로 이루어진 메모리 셀 트랜지스터의 스택형 게이트 전극을 형성한다.
다음에, 사진 공정을 통해 메모리 셀 트랜지스터의 전 영역과 주변 회로 영역의 MOS 트랜지스터의 게이트 전극이 형성되어질 영역, 그리고 저항 패턴이 형성되어질 영역만을 감광제(460)로 피복한 후, 노출된 제1 다결정실리콘막(25)을 이방성 건식 식각 방법으로 식각함으로써 주변회로 트랜지스터의 게이트 전극 및 저항 패턴을 형성한다. 여기서, 주변 회로 영역의 게이트 산화막(20)은 제1 다결정실리콘막(25)에 대해 높은 식각 선택비를 갖기 때문에, 상기 제1 다결정실리콘막(25)을 식각할 때 충분한 식각완충(buffer) 역할을 할 수 있다. 따라서, 실리콘 기판(100)의 표면에 아무런 손상이나 오염없이 플래쉬 메모리 장치를 제조할 수 있다.
그러나, 상술한 종래 방법의 일 실시예에 의하면, 서로 다른 문턱 전압을 갖는 여러 가지 형태의 주변회로 트랜지스터를 형성하기 위하여 트랜지스터의 채널 영역에 문턱 전압을 조절하기 위한 불순물을 이온주입하여야 하는데, 이 경우 상기 불순물을 제1 다결정실리콘막(25)을 관통할 수 있을 정도의 고에너지로 이온주입하여야 한다. 따라서, 상기 주변회로 트랜지스터의 게이트 전극이 이온주입 공정으로 손상받게 된다.
도 2a 내지 도 2f는 상기한 종래 방법의 다른 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 메모리 셀 트랜지스터의 컨트롤 게이트 전극을 주변 회로 트랜지스터의 게이트 전극으로 사용하교 플로팅 게이트 전극을 저항 패턴으로 형성하는 경우를 예시한다.
도 2a를 참조하면, 상기 도 1a를 참조하여 설명한 공정들을 동일하게 진행하여 ONO막(30,31,32)을 형성한 후, 사진 공정을 통해 메모리 셀 트랜지스터 영역의 전면과 저항 패턴이 형성되어질 영역만을 감광제(410)로 피복한 후, ONO막과 제1 다결정실리콘막(25), 그리고 제1 다결정실리콘막(25)과 게이트 산화막(20) 사이의 높은 식각 선택비를 이용하여 상기 ONO막(32,31,30) 및 제1 다결정실리콘막(25)을 건식 식각함으로써 게이트 산화막(20)을 남긴다. 이어서, 습식 식각 공정으로 상기 게이트 산화막(20)을 제거하여 실리콘 기판의 표면(110)을 손상없이 노출시킨다. 상기한 공정의 결과로 제1 다결정실리콘막(25)으로 이루어진 저항 패턴(50a,50b)이 형성된다. 이때, 상기 저항 패턴(50a,50b)의 측벽은 다결정실리콘이 노출되어 있다.
도 2b를 참조하면, 상기 감광제(410)를 제거한 후, 주변 회로부 영역에 문턱 전압이 (+)인 증대형(enhancement type) 트랜지스터를 형성하기 위하여 상기 트랜지스터의 채널 영역(500)을 사진 공정을 통해 감광제(420)로 노출시킨다. 이어서, 상기 노출된 채널 영역(500)에 p형 불순물(510), 예컨대 보론(B)을 이온주입한다. 이때, 실리콘 기판(100)과 메모리 셀 트랜지스터 영역의 ONO막(30,31,32)은 상기 감광제(420)와 직접 접촉하고 있다.
도 2c를 참조하면, 상기 감광제(420)를 제거한 후, 주변 회로부 영역에 문턱 전압이 (-)인 공핍형(depletion type) 트랜지스터를 형성하기 위하여 상기 트랜지스터의 채널 영역(550)을 사진 공정을 통해 감광제(430)로 노출시킨다. 이어서, 상기 노출된 채널 영역(550)에 n형 불순물, 예컨대 인(P) 또는 비소(As)를 이온주입한다. 이때, 실리콘 기판(100)과 메모리 셀 트랜지스터 영역의 ONO막(30,31,32)은 상기 감광제(430)와 직접 접촉하고 있다. 또한, 주변 회로부 영역은 상기 감광제(430)를 제거하기 위해 플라즈마 에싱 장비로 감광제(430)를 태울 때, 상기 주변 회로 영역의 실리콘 기판(100)이 상기 플라즈마에 노출되어 손상을 받게 된다.
도 2d를 참조하면, 세정 공정으로 상기 실리콘 기판(100)의 표면에 형성된 자연 산화막을 제거한 후, 결과물의 전면에 주변회로 MOS 트랜지스터의 게이트 절연막으로 사용되어질 열 산화막(55)을 성장시킨다. 이때, 상기 ONO막(30,31,32)으로 피복되어 있는 메모리 셀 트랜지스터 영역과 저항 패턴(500)의 상부에는 질화막에 의해 산화막이 거의 성장하지 않게 된다. 그러나, 다결정실리콘막이 노출된 저항 패턴의 측면에는 상기 게이트 산화막(55)이 성장하게 될 뿐만 아니라, 저항 패턴의 하부 영역에서도 측면 방향으로 산화가 진행된다. 그 결과, 저항 패턴 A의 구조가 변형되어진다.
도 2e를 참조하면, 상기 결과물의 전면에 메모리 셀 트랜지스터의 컨트롤 게이트 전극 및 주변회로 MOS 트랜지스터의 게이트 전극으로 사용될 제2 다결정실리콘막(60)을 CVD 방법으로 증착하고 이를 고농도의 n형 불순물로 도핑시킨다. 이어서, 사진 공정으로 메모리 셀 트랜지스터의 컨트롤 게이트 전극 영역과 주변 회로부 영역 및 저항 패턴 영역의 전면을 감광제(440)로 피복한다. 다음에, 도시하지는 않았으나, 노출된 메모리 셀 트랜지스터 영역의 제2 다결정실리콘막(60), ONO막(32,31,30) 및 제1 다결정실리콘막(25)을 차례로 식각함으로써, 플로팅 게이트 전극(25)과 컨트롤 게이트 전극(60)으로 이루어진 메모리 셀 트랜지스터의 스택형 게이트를 형성한다.
도 2i를 참조하면, 주변회로 MOS 트랜지스터의 게이트 전극을 형성하기 위하여 사진 공정을 통해 메모리 셀 트랜지스터 영역의 전면과 상기 MOS 트랜지스터의 게이트 전극 영역만을 감광제(도시하지 않음)로 피복한다. 이어서, 노출된 제2 다결정실리콘막(60)을 이방성 식각함으로써, 주변회로 MOS 트랜지스터의 게이트 전극을 형성한다. 이때, 저항 패턴의 상부에 존재하는 제2 다결정실리콘막(60)이 함께 제거된다. 상기 제2 다결정실리콘막(60)을 식각할 때 게이트 산화막(55)이 충분한 식각완충 역할을 하기 때문에, 실리콘 기판(100)의 표면에 아무런 손상이나 오염이 발생하지 않는다.
이어서, 상기 MOS 트랜지스터의 게이트 전극(60)을 이온주입 마스크로 이용하여 고농도의 불순물(70)을 실리콘 기판(100) 내로 이온주입하고 이를 확산시킴으로써, MOS 트랜지스터의 소오스 및 드레인 영역을 형성한다. 이때, 상기 소오스/드레인 영역(70)의 접합 구조를 LDD(lightly doped drain)로 형성하기 위하여 게이트 전극(60)의 측벽에 산화막 스페이서(65)를 형성할 수 있다.
도 3은 상술한 종래 방법에 의해 제조된 플래쉬 메모리 장치에서 저항 패턴 A를 확대 도시한 단면도이다.
도 3에 도시된 바와 같이, 상술한 종래 방법에 의하면 MOS 트랜지스터의 게이트 산화막(55)을 성장시킬 때 저항 패턴(50)의 측벽에서 다결정실리콘이 노출되기 때문에, 상기 게이트 산화막(55)은 저항 패턴(50)을 감싸면서 성장하게 된다. 이때, 저항 패턴(50)의 하부에서도 산화가 진행되므로 게이트 산화막(55)을 성장시킨 후의 저항 패턴(50)의 구조는 U자 형태로 변형된다. 또한, 상기한 결과물의 상부에 제2 다결정실리콘막(60)을 증착하고 도 2i에서 설명한 바와 같이 상기 제2 다결정실리콘막(60)을 이방성 식각하면, 스트링거(stringer)라고 칭해지는 불필요한 막(65)이 상기 저항 패턴(50)의 측벽을 따라 남게 된다. 그 결과, 저항 값이 웨이퍼 내에서 심한 편차를 갖고 분포하게 되므로, 동작 전압이 불안정하게 된다.
또한, 도 2b 및 도 2c의 공정에서 설명한 바와 같이 MOS 트랜지스터의 문턱 전압을 조절하기 위해 실리콘 기판(100) 내에 불순물을 이온주입할 때, 상기 실리콘 기판(100)이 감광제와 직접 접촉할 뿐만 아니라 감광제를 제거하기 위한 플라즈마에 의해 손상받게 된다. 따라서, 상기 실리콘 기판(100)은 제3의 불순물로 오염되어 기판 농도가 변하게 되고, 심할 경우 도 4에 도시된 바와 같이 기판 전압에 따라 MOS 트랜지스터의 문턱 전압이 심하게 상승하여 특성 열화가 초래된다.
따라서, 본 발명의 목적은 두 개의 게이트 전극층을 갖는 메모리 셀 트랜지스터와 한 개의 게이트 전극층을 갖는 주변 회로부의 MOS 트랜지스터 및 저항 패턴이 동일한 반도체 기판의 상부에 형성하는 불휘발성 메모리 장치에 있어서, 제조 공정 중에 상기 MOS 트랜지스터가 형성되는 실리콘 기판이 손상되거나 오염되는 것을 방지하고, 상기 저항 패턴이 물리적으로 변형되는 것을 방지할 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 또다른 목적은 상기한 불휘발성 메모리 장치를 제조하는데 특히 적합한 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 방법의 일 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 종래 방법의 다른 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 도 2의 종래 방법에 의해 제조된 플래쉬 메모리 장치에서 저항 패턴 영역을 확대 도시한 단면도이다.
도 4는 기판 전압에 따른 모스 트랜지스터의 문턱 전압의 변화를 도시한 그래프이다.
도 5는 본 발명에 의한 플래쉬 메모리 장치의 단면도이다.
도 6 내지 도 12는 본 발명의 바람직한 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
100 : p형 반도체 기판 200 : n형 웰
300 : p형 웰 10 : 필드 산화막
15 : 터널 산화막 20 : 제1 게이트 절연막
25 : 플로팅 게이트 전극 30 : 제1 산화막
31 : 질화막 32 : 제2 산화막
55 : 제2 게이트 절연막 60 : 컨트롤 게이트 전극
50a, 50b : 저항 패턴 500, 550 : 채널 영역
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 제1 영역에 형성되며, 플로팅 게이트 전극과 상기 플로팅 게이트 전극의 상부에 질화막을 포함하는 층간 절연막을 개재하여 적층된 컨트롤 게이트 전극으로 구성된 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이; 상기 반도체 기판의 제2 영역에 형성되며, 상기 플로팅 게이트 전극 또는 컨트롤 게이트 전극 중의 어느 하나로 이루어진 단일 게이트 전극으로 구성된 모스 트랜지스터를 갖는 주변 회로부; 및 상기 반도체 기판의 제3 영역에 형성되며, 다결정실리콘막으로 구성된 저항 패턴을 구비하며, 상기 저항 패턴의 상부 및 측벽에 상기 층간 절연막을 구성하는 질화막이 피복된 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 저항 패턴은 상기 플로팅 게이트 전극을 구성하는 다결정실리콘막으로 형성되고, 상기 층간 절연막은 제1 산화막/질화막/제2 산화막의 복합막으로 형성된다.
바람직하게는, 상기 주변 회로부의 모스 트랜지스터는 적어도 두가지의 서로 다른 문턱 전압을 갖는다.
상기 다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트 전극과 컨트롤 게이트 전극으로 구성된 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이가 형성되는 제1 영역, 단일 게이트 전극으로 구성된 모스 트랜지스터를 갖는 주변 회로부가 형성되는 제2 영역, 및 저항 패턴이 형성되는 제3 영역을 구비하는 불휘발성 메모리 장치의 제조 방법에 있어서, 액티브 영역 및 필드 영역이 구분되어진 반도체 기판의 상기 제1 영역에 메모리 셀 트랜지스터의 터널 산화막을 형성하는 단계; 상기 결과물의 전면에 제1 도전층을 형성하는 단계; 상기 제2 영역의 제1 도전층을 제거하여 상기 제3 영역에 제1 도전층으로 이루어진 저항 패턴을 형성하는 단계; 상기 결과물의 전면에 질화막을 포함하는 층간 절연막을 형성하는 단계; 상기 제2 영역의 층간 절연막을 제거하는 단계; 상기 결과물의 전면에 상기 모스 트랜지스터의 게이트 절연막 및 제2 도전층을 차례로 형성하는 단계; 상기 제1 영역의 일부분을 오픈한 후 노출된 제2 도전층, 층간 절연막 및 제1 도전층을 차례로 식각함으로써, 상기 메모리 셀 트랜지스터의 플로팅 게이트 전극과 컨트롤 게이트 전극을 형성하는 단계; 및 상기 제2 영역의 일부분 및 상기 제3 영역의 전면을 오픈한 후 노출된 제2 도전층을 제거함으로써, 상기 제2 도전층으로 이루어진 모스 트랜지스터의 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
상기 메모리 셀 트랜지스터의 터널 산화막을 형성하는 단계는, 반도체 기판의 전면에 제1 게이트 절연막을 형성하는 단계; 및 상기 제1 영역의 제1 게이트 절연막을 제거하고 상기 제1 게이트 절연막의 두께보다 얇은 두께로 터널 산화막을 형성하는 단계로 이루어진다.
바람직하게는, 상기 제2 영역의 제1 도전층을 제거하는 단계에서, 상기 제1 및 제3 영역의 필드 영역 상부의 제1 도전층을 함께 제거한다.
상기 층간 절연막을 형성하는 단계는, 열산화 방법으로 상기 제1 도전층의 상부에 제1 산화막을 형성하는 단계; 및 상기 제1 산화막의 상부에 질화막을 증착하는 단계를 포함한다.
상기 제2 영역의 층간 절연막을 제거하는 단계 전에, 상기 제2 영역의 모스 트랜지스터가 적어도 두가지 이상의 서로 다른 문턱 전압을 갖도록 상기 제2 영역의 소정 부위에 서로 다른 도전형의 불순물을 이온주입하는 단계를 더 구비한다. 또한, 상기 제2 영역의 층간 절연막을 제거하는 단계 전에, 상기 질화막의 상부에 상기 층간 절연막으로 사용될 열 산화막을 형성하는 단계를 더 구비한다.
바람직하게는, 상기 제1 도전층은 불순물이 도핑된 다결정실리콘막으로 형성하고, 상기 제2 도전층은 불순물이 도핑된 다결정실리콘막과 금속 실리사이드막을 적층하여 형성한다.
상기 모스 트랜지스터의 게이트 전극 및 저항 패턴을 형성하는 단계 후에, 상기 모스 트랜지스터의 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 제1 도전형 또는 제2 도전형의 불순물을 이온주입함으로써 상기 모스 트랜지스터의 소오스/드레인 영역을 형성하는 단계를 더 구비한다.
본 발명은 메모리 셀 트랜지스터 영역과 주변 회로부 영역을 ONO막의 질화막으로 보호하면서 공정을 진행한다. 따라서, 최소한 두가지 이상의 서로 다른 문턱 전압을 갖도록 MOS 트랜지스터의 채널 영역에 이온주입 공정을 실시할 때 상기 주변 회로부의 MOS 트랜지스터가 형성되는 실리콘 기판이 제조 공정 중에 감광제와 직접 접촉하는 것을 방지하고, 상기 감광제를 제거하기 위한 에싱 공정에서의 물리적 손상이나 오염으로 부터 MOS 트랜지스터의 채널 영역을 보호할 수 있다.
또한, 다결정실리콘막으로 형성하는 저항 패턴을 ONO막의 질화막으로 보호하여 상기 저항 패턴이 물리적으로 변형되는 것을 방지함으로써 저항값의 산포를 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 5는 본 발명에 의한 플래쉬 메모리 장치의 단면도이다.
도 5를 참조하면, 필드 산화막(10)에 의해 액티브 영역과 필드 영역으로 구분되어진 p형 실리콘 기판(100)의 제1 영역에 플로팅 게이트 전극(25)과 컨트롤 게이트 전극(60)으로 구성된 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이가 형성된다. 상기 플로팅 게이트 전극(25)과 기판(100)의 사이에는 메모리 셀 트랜지스터의 게이트 절연막으로 사용되는 터널 산화막(15)이 형성되고, 상기 플로팅 게이트 전극(25)과 컨트롤 게이트 전극(60)의 사이에는 층간 절연막(30,31,32)이 형성된다. 바람직하게는, 상기 층간 절연막은 플로팅 게이트 전극(25)과 컨트롤 게이트 전극(60) 사이의 커플링 계수(coupling ratio)를 높이기 위하여 정전용량을 증가시킬 수 있는 제1 산화막(30), 질화막(31) 및 제2 산화막(32)의 복합막(이하 ONO막이라 한다)으로 형성한다.
상기 기판(100)의 제2 영역에는, 상기 컨트롤 게이트 전극(60)을 구성하는 다결정실리콘막으로 이루어진 단일 게이트 전극(60a)으로 구성된 MOS 트랜지스터를 갖는 주변 회로부가 형성된다. 상기 게이트 전극(60a)의 측벽에는 LDD 접합 구조를 만들기 위한 산화막 스페이서(65)가 형성되고, 상기 게이트 전극(60a) 양측의 기판 표면에는 상기 산화막 스페이서(65)에 자기정렬되는 소오스/드레인 영역(70)이 형성된다. 상기 MOS 트랜지스터는 문턱 전압이 (+)인 증대형 트랜지스터와, 문턱 전압이 (-)인 공핍형 트랜지스터를 포함한다. 상기 증대형 트랜지스터의 채널 영역(500)은 p형 불순물로 이온주입되고, 상기 공핍형 트랜지스터의 채널 영역(550)은 n형 불순물로 이온주입된다.
상기 기판(100)의 제3 영역에는 상기 플로팅 게이트 전극(25)을 구성하는 다결정실리콘막으로 이루어진 저항 패턴(50a, 50b)이 형성된다. 상기 저항 패턴(50a, 50b)의 상부 및 측벽에는 상기 ONO막을 구성하는 제1 산화막(30), 질화막(31) 및 제2 산화막(32)이 차례로 피복되어 있다. 이와 같이 상기 저항 패턴(50a, 50b)의 상부 및 측벽에 질화막(31)이 피복되어 있으므로, 습식 식각 및 열산화막 성장 등의 제조 공정들로 인하여 상기 저항 패턴(50a, 50b)이 물리적으로 변형되는 것을 방지할 수 있다.
도 6 내지 도 12는 본 발명의 바람직한 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 터널 산화막(15), 제1 도전층(25) 및 저항 패턴(50a, 50b)을 형성하는 단계를 도시한다. p형 실리콘 기판(100)에 메모리 셀 트랜지스터 영역과 주변 회로부의 PMOS 트랜지스터 영역을 한정하여 n형 웰(200)을 통상의 사진 공정, 이온주입 공정 및 확산 공정으로 형성한 후, 사진 공정을 통해 이중-웰 구조를 갖는 메모리 셀 트랜지스터 영역을 오픈시킨다. 이어서, 이온주입 공정 및 확산 공정을 통해 상기 메모리 셀 트랜지스터 영역에 p형 웰(300)을 형성한 후, 통상의 소자분리 공정, 예컨대 LOCOS 공정 또는 변형된 LOCOS 공정에 의해 각 소자들을 분리하기 위한 필드 산화막(10)을 형성한다.
이어서, 상기 기판(100)의 전면에 제1 게이트 절연막(20)을 150∼200Å 두께로 성장시킨 후, 사진 공정을 통해 메모리 셀 트랜지스터 영역을 오픈시킨다. 이어서, 노출된 제1 게이트 절연막(20)을 습식 식각 방법으로 제거한 후, 메모리 셀 트랜지스터의 게이트 절연막으로 사용되는 터널 산화막(15)을 열산화 방법에 의해 90∼100Å의 두께로 얇게 성장시킨다. 다음에, 상기 결과물의 전면에 메모리 셀 트랜지스터의 플로팅 게이트 전극으로 사용될 제1 도전층(25)으로, 예컨대 다결정실리콘막을 화학 기상 증착(CVD) 방법으로 1000∼2000Å의 두께로 증착하고 이를 고농도의 n형 불순물로 도핑시킨다.
이어서, 상기 제1 도전층(25)의 상부에 감광제(600)를 도포하고 사진 공정을 통해 메모리 셀 트랜지스터 영역의 필드 산화막(10)의 일부분 및 저항 패턴 영역을 오픈시킨 후, 노출된 제1 도전층(25)을 이방성 건식 식각 방법으로 식각해 낸다. 상기한 공정의 결과로 제1 도전층(25)으로 이루어진 저항 패턴(50a, 50b)이 형성된다. 여기서, 상기 식각 공정시 주변 회로부 영역은 상기 제1 게이트 절연막(20)이 완충막의 역할을 하여 실리콘 기판(100)의 표면을 보호한다.
도 7은 p형 불순물(80)을 이온주입하는 단계를 도시한다. 상기 감광제(600)를 제거한 후, 주변 회로부 영역에 남아있는 제1 게이트 절연막(20)을 습식 식각 방법으로 제거한다. 이어서, 메모리 셀 트랜지스터의 플로팅 게이트 전극과 컨트롤 게이트 전극을 절연시키면서 정전용량을 증가시키기 위한 층간 절연막으로서 제1 산화막(30)을 열산화 방법으로 60∼80Å 정도의 두께로 성장시킨 후, 그 위에 질화막(31)을 100∼150Å 정도의 두께로 증착한다. 즉, ONO막의 ON막까지 형성한다. 이때, 상기 저항 패턴(50a, 50b)의 상부 및 측벽이 상기 질화막(31)으로 피복된다.
다음에, 주변 회로부 영역에 문턱 전압이 (+)인 증대형 트랜지스터를 형성하기 위하여 상기 트랜지스터의 채널 영역(500)을 사진 공정을 통해 감광제(610)로 노출시킨다. 이어서, 상기 노출된 채널 영역(500)에 p형 불순물(80), 예컨대 보론(B)을 이온주입한다. 이때, 실리콘 기판(100)은 상기 질화막(31)으로 피복되어 있으므로 상기 감광제(610)와 직접 접촉되지 않는다.
도 8은 n형 불순물(82)을 이온주입하는 단계를 도시한다. 상기 감광제(610)를 제거한 후, 주변 회로부 영역에 문턱 전압이 (-)인 공핍형 트랜지스터를 형성하기 위하여 상기 트랜지스터의 채널 영역(550)을 사진 공정을 통해 감광제(620)로 노출시킨다. 이어서, 상기 노출된 채널 영역(550)에 n형 불순물(82), 예컨대 인(P) 또는 비소(As)를 이온주입한다. 이때, 실리콘 기판(100)은 상기 질화막(31)으로 피복되어 있으므로 상기 감광제(610)와 직접 접촉되지 않으며, 상기 감광제를 플라즈마 에싱 장비로 제거할 때 물리적인 손상을 받지 않는다.
도 9는 제2 산화막(32)을 형성하는 단계를 도시한다. 상술한 바와 같이 주변 회로부 영역에 문턱 전압 조절을 위한 이온주입 공정을 실시한 후, 상기 감광제(610)를 제거한다. 이어서, 세정 공정으로 노출된 질화막(31) 표면의 오염 물질을 제거한 후, 상기 질화막(31)의 상부에 ONO막의 상부 산화막 (제2 산화막)(32)을 열산화 방법으로 성장시킨다. 이때, 상기 제2 산화막(32)은 열 산화막에 비해 구조적으로 치밀하지 못한 질화막에서 발생할 수 있는 핀홀(pin-hole)을 막기 위한 것으로 ONO막의 절연 특성을 좌우한다. 따라서, 상기 제2 산화막(32)은 실리콘의 표면에서 1500∼2000Å 정도의 두께로 성장될 수 있도록 습식 산화법에 의해 성장시키는데, 기판 전면이 질화막(31)으로 피복되어 있으므로 상기 제2 산화막(32)은 30∼50Å 정도의 두께로 성장하게 된다.
이어서, 주변회로 MOS 트랜지스터의 게이트 절연막을 형성하기 위하여 사진 공정을 통해 주변 회로부 영역만을 오픈시키는 감광제(630)를 형성한 후, 건식 식각법으로 노출된 제2 산화막(32) 및 질화막(31)을 차례로 식각하고 남아있는 제1 산화막(30)을 습식 식각법으로 제거함으로써 실리콘 기판의 표면(110)을 손상없이 노출시킨다. 이때, 질화막(31)과 산화막(32,30) 사이에는 식각 선택비가 크지 않기 때문에, 상기와 같이 제1 산화막(30)을 남기기 위해서는 시간 조정으로 식각한다.
도 10은 메모리 셀 트랜지스터의 게이트 전극을 형성하는 단계를 도시한다. 상기 결과물의 전면에 주변회로 MOS 트랜지스터의 제2 게이트 절연막(55)을 열산화법으로 250∼300Å 정도의 두께로 성장시킨 후, 그 상부에 메모리 셀 트랜지스터의 컨트롤 게이트 전극 및 주변회로 MOS 트랜지스터의 게이트 전극으로 사용될 제2 도전층(60)을 CVD 방법으로 1000∼2000Å 정도의 두께로 증착하고 이를 고농도의 n형 불순물로 도핑시킨다. 이어서, 사진 공정으로 메모리 셀 트랜지스터의 컨트롤 게이트 전극 영역과 주변 회로부 영역 및 저항 패턴 영역의 전면을 감광제(640)로 피복한 후, 노출된 메모리 셀 트랜지스터 영역의 제2 도전층(60), ONO막(32,31,30) 및 제1 도전층(25)을 건식 식각 방법으로 차례로 식각한다. 상기한 공정의 결과로, 플로팅 게이트 전극(25)과 컨트롤 게이트 전극(60)으로 이루어진 메모리 셀 트랜지스터의 스택형 게이트 전극이 형성된다. 이때, 저항 패턴(50a, 50b)의 측벽은 질화막(31)으로 피복되어 있으므로 상기한 열산화 공정 및 식각 공정 등에 의해 물리적으로 변형되지 않는다.
도 11은 주변회로 MOS 트랜지스터의 게이트 전극(60a)을 형성하는 단계를 도시한다. 상기와 같이 메모리 셀 트랜지스터의 스택형 게이트 전극을 형성한 후, 메모리 셀 트랜지스터 영역의 전면과 상기 MOS 트랜지스터의 게이트 전극 영역만을 감광제(650)로 피복한다. 이어서, 노출된 제2 도전층(60)을 이방성 식각함으로써, 주변회로 MOS 트랜지스터의 게이트 전극(60a)을 형성한다. 이때, 저항 패턴(50a, 50b)의 상부에 존재하는 제2 도전층(60)이 함께 제거된다. 상기 제2 도전층(60)을 식각할 때 제2 게이트 산화막(55)이 충분한 식각완충 역할을 하기 때문에, 실리콘 기판(100)의 표면에 아무런 손상이나 오염이 발생하지 않는다.
도 12는 소오스/드레인 영역(70)을 형성하는 단계를 도시한다. 상기와 같이 주변회로 MOS 트랜지스터의 게이트 전극(60a)을 형성한 후, 상기 MOS 트랜지스터의 게이트 전극(60a)을 이온주입 마스크로 이용하여 고농도의 불순물을 실리콘 기판(100) 내로 이온주입하고 이를 확산시킴으로써, MOS 트랜지스터의 소오스 및 드레인 영역(70)을 형성한다. 이때, 상기 소오스/드레인 영역(70)의 접합 구조를 LDD로 형성하기 위하여 게이트 전극(60a)의 측벽에 산화막 스페이서(65)를 형성할 수 있다.
이어서, 도시하지는 않았으나, 상기 결과물의 전면에 평탄화막을 형성한 후, 상기 평탄화막을 식각하여 금속 배선과의 접속을 위한 콘택홀을 형성하고 금속 배선막을 형성한다. 다음에, 상기 결과물의 전면에 보호막(passivation layer)을 피복함으로써 플래쉬 메모리 장치를 완성한다.
상술한 바와 같이 본 발명에 따른 플래쉬 메모리 장치의 제조 방법에 의하면, 메모리 셀 트랜지스터 영역과 주변 회로부 영역을 ONO막의 질화막으로 보호하면서 공정을 진행한다. 따라서, 최소한 두가지 이상의 서로 다른 문턱 전압을 갖도록 MOS 트랜지스터의 채널 영역에 이온주입 공정을 실시할 때 상기 주변 회로부의 MOS 트랜지스터가 형성되는 실리콘 기판이 제조 공정 중에 감광제와 직접 접촉하는 것을 방지하고, 상기 감광제를 제거하기 위한 에싱 공정에서의 물리적 손상이나 오염으로 부터 MOS 트랜지스터의 채널 영역을 보호할 수 있다.
또한, 다결정실리콘막으로 형성하는 저항 패턴을 ONO막의 질화막으로 보호하여 상기 저항 패턴이 물리적으로 변형되는 것을 방지함으로써 저항값의 산포를 줄일 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 반도체 기판의 제1 영역에 형성되며, 플로팅 게이트 전극과 상기 플로팅 게이트 전극의 상부에 질화막을 포함하는 층간 절연막을 개재하여 적층된 컨트롤 게이트 전극으로 구성된 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이;
    상기 반도체 기판의 제2 영역에 형성되며, 상기 플로팅 게이트 전극 또는 컨트롤 게이트 전극 중의 어느 하나로 이루어진 단일 게이트 전극으로 구성된 모스 트랜지스터를 갖는 주변 회로부; 및
    상기 반도체 기판의 제3 영역에 형성되며, 다결정실리콘막으로 구성된 저항 패턴을 구비하며,
    상기 저항 패턴의 상부 및 측벽에 상기 층간 절연막을 구성하는 질화막이 피복된 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 저항 패턴은 상기 플로팅 게이트 전극을 구성하는 다결정실리콘막으로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 층간 절연막은 제1 산화막/질화막/제2 산화막의 복합막으로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서, 상기 저항 패턴의 상부 및 측벽에 상기 제1 산화막, 질화막 및 제2 산화막이 차례로 피복된 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서, 상기 주변 회로부의 모스 트랜지스터는 적어도 두가지의 서로 다른 문턱 전압을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 플로팅 게이트 전극과 컨트롤 게이트 전극으로 구성된 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이가 형성되는 제1 영역, 단일 게이트 전극으로 구성된 모스 트랜지스터를 갖는 주변 회로부가 형성되는 제2 영역, 및 저항 패턴이 형성되는 제3 영역을 구비하는 불휘발성 메모리 장치의 제조 방법에 있어서,
    액티브 영역 및 필드 영역이 구분되어진 반도체 기판의 상기 제1 영역에 메모리 셀 트랜지스터의 터널 산화막을 형성하는 단계;
    상기 결과물의 전면에 제1 도전층을 형성하는 단계;
    상기 제2 영역의 제1 도전층을 제거하여, 상기 제3 영역에 제1 도전층으로 이루어진 저항 패턴을 형성하는 단계;
    상기 결과물의 전면에 질화막을 포함하는 층간 절연막을 형성하는 단계;
    상기 제2 영역의 층간 절연막을 제거하는 단계;
    상기 결과물의 전면에 상기 모스 트랜지스터의 게이트 절연막 및 제2 도전층을 차례로 형성하는 단계;
    상기 제1 영역의 일부분을 오픈한 후 노출된 제2 도전층, 층간 절연막 및 제1 도전층을 차례로 식각함으로써, 상기 메모리 셀 트랜지스터의 플로팅 게이트 전극과 컨트롤 게이트 전극을 형성하는 단계; 및
    상기 제2 영역의 일부분 및 상기 제3 영역의 전면을 오픈한 후 노출된 제2 도전층을 제거함으로써, 상기 제2 도전층으로 이루어진 모스 트랜지스터의 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 메모리 셀 트랜지스터의 터널 산화막을 형성하는 단계는,
    반도체 기판의 전면에 제1 게이트 절연막을 형성하는 단계; 및
    상기 제1 영역의 제1 게이트 절연막을 제거하고 상기 제1 게이트 절연막의 두께보다 얇은 두께로 터널 산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 제 6 항에 있어서, 상기 제2 영역의 제1 도전층을 제거하는 단계에서, 상기 제1 및 제3 영역의 필드 영역 상부의 제1 도전층을 함께 제거하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제 6 항에 있어서, 상기 층간 절연막을 형성하는 단계는,
    열산화 방법으로 상기 제1 도전층의 상부에 제1 산화막을 형성하는 단계; 및
    상기 제1 산화막의 상부에 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제 6 항에 있어서, 상기 제2 영역의 층간 절연막을 제거하는 단계 전에, 상기 제2 영역의 모스 트랜지스터가 적어도 두가지 이상의 서로 다른 문턱 전압을 갖도록 상기 제2 영역의 소정 부위에 서로 다른 도전형의 불순물을 이온주입하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제 6 항에 있어서, 상기 제2 영역의 층간 절연막을 제거하는 단계 전에, 상기 질화막의 상부에 상기 층간 절연막으로 사용될 열 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제 6 항에 있어서, 상기 제1 도전층은 불순물이 도핑된 다결정실리콘막으로 형성하고, 상기 제2 도전층은 불순물이 도핑된 다결정실리콘막과 금속 실리사이드막을 적층하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제 6 항에 있어서, 상기 모스 트랜지스터의 게이트 전극 및 저항 패턴을 형성하는 단계 후에, 상기 모스 트랜지스터의 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 제1 도전형 또는 제2 도전형의 불순물을 이온주입함으로써 상기 모스 트랜지스터의 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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US7306552B2 (en) 2004-12-03 2007-12-11 Samsung Electronics Co., Ltd. Semiconductor device having load resistor and method of fabricating the same
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