KR100318034B1 - 반구형 그레인을 갖는 반도체 장치의 제조 방법 - Google Patents

Abstract

화학 기상 증착용 장치 내의 반응부 내에는 원료 개스(ingredient gas)가 공급된다. 이어서 반응부 내의 원료 개스의 흐름 방향 상류측에서의 온도가 그 하류측에서의 온도보다 높은 상태에서 웨이퍼상에 실리콘막이 증착된다.

Description

반구형 그레인을 갖는 반도체 장치의 제조 방법{PROCESS FOR PRODUCING A SEMICONDUCTOR DEVICE HAVING HEMISPHERICAL GRAINS(HSG)}

본 발명은 캐패시터의 전극에 적합한 HSG(hemispherical grains)를 갖는 반도체 장치의 제조 방법에 관한 것으로, 특히 크기의 변화가 억제되고 있는 HSG를 갖는 반도체 장치의 제조 방법에 관한 것이다.

최근, 예를 들어 DRAM 등의 반도체 메모리와 같은 반도체 장치에서는 보다 높은 고집적화가 요구되고 있다. 이러한 요구에 부응하기 위해 각각의 메모리셀에 필요한 면적이 현저하게 감소되고 있다. 예를들어, 1M DRAM 이나 4M DRAM의 경우에는 최소 설계폭이 0.8μm가 되는 디자인룰이 채택되고 있고, 16M DRAM의 경우에는 0.6μm 이하가 되는 디자인룰이 채택되고 있다. 한편, 메모리셀의 면적이 감소되는 경우에는 메모리셀에 축적될 수 있는 충전양 역시 감소된다. 따라서, 집적도가 높아짐에 따라 메모리셀에 필요한 전하량을 확보하는 것이 더욱 곤란해진다.

이러한 이유로 트렌치형 또는 적층형 캐패시터(trenched or stackedcapacitor)를 갖는 메모리셀이 제안되어, 메모리셀에 필요한 전하량을 확보할 수 있도록 실용화되어 있다.

적층형 캐패시터를 갖는 메모리셀의 소프트 에러에 대한 내성은 트렌치형 캐패시터를 갖는 메모리셀의 내성 보다 크다. 적층형 캐패시터를 갖는 메모리셀은 트렌치형 캐패시터를 갖는 메모리셀 보다 실리콘 기판에 보다 적은 손실을 제공하는 구조를 갖고 있기 때문에 적층형 캐패시터를 갖는 메모리셀이 차세대의 메모리셀로서 기대되고 있다.

트렌치형 캐패시터를 적층형 트렌치 구조(stack-type trenched structure)로 함으로써 트렌치의 α선 내성을 높이는 것도 검토되고 있다. 따라서 적층형 메모리셀은 차세대 기술로서 유망하다.

64M DRAM 이상의 캐패시턴스를 갖는 DRAM에 적용될 수 있는 적층형 캐패시터로서는 반구형 그레인(HSG) 기술을 이용하는 캐패시터가 제안되고 있다. HSG 기술에서는 여러 반구형 그레인 또는 버섯형 그레인(mush-like grains)들이 캐패시터의 축적전극(accumulating electrodes) 표면에 형성되므로 이 축적 전극(accumulating electrode)의 표면적이 실질적으로 확대된다. 따라서 큰 용량이 보장될 수 있다.

예를들어 일본 특개평 3-272165호에는 반구형 그레인을 갖는 축적 전극을 생산하는 방법이 개시되어 있다. 종래의 기술에서 반구형 그레인은 실리콘막이 비정질 상태에서 다결정 상태로 천이되는 온도에서 LPCVD 에 의해 실리콘막을 성장시키는 단계에서 형성된다. 이 실리콘막을 적층형 캐패시터의 하부 전극에 적용함으로써, 이 전극의 표면적이 현저하게 확대되어 축적된 전하량이 증가하게 된다.

일본 특개평 3-263370호에는 표면의 요철 상태(rough state)는 불명확하지만 LPCVD 에 의한 실리콘막 성장 단계에서 실리콘막이 비정질 상태로부터 다결정 상태로 천이하는 온도에서 전극의 표면적이 증가하는 것이 개시되어 있다.

그 이후 발표된 와타나베 등의 논문 "Device application and structure observation for hemispherical grained Si" Jounal of Applied Physics, Vol. 71 No7, pp. 3538 ~ 3543, 1992로부터 이 반구형 또는 버섯형 그레인의 성장 메카니즘이 명확해졌다.

이 논문에 따르면 Si 표면의 요철(roughness)을 형성하고 있는 그레인은 CVD에 의한 실리콘막을 성장시키는 단계에서 형성되는 것이 아니라 다음과 같이 형성된다. 실리콘막의 성장 직후의 어닐링 단계에서 결정 핵(crystal nuclei)이 열적으로 형성되고, 이어서 Si 표면 상에서 이동하는 실리콘 원자가 상기 결정핵에 의해 포획됨에 따라 Si 표면의 요철을 이루는 그레인이 형성된다.

상기 공보와 논문에는 전극의 표면에 요철을 형성하기 위해서는 비정질 실리콘이 다결정 실리콘으로 천이되는 매우 좁은 온도 범위내로 온도를 제어하는 것이 중요하다는 것이 개시되어 있다.

전극의 표면이 요철을 갖는 적층형 캐패시터를 제조하기 위한 종래의 방법을 설명한다. MOSFET과 같은 반도체 소자를 갖는 반도체 기판상에는 먼저 층간 절연막이 형성된다. 이 층간 절연막의 소정의 위치에는 콘택트 홀이 형성되고 이 콘택트 홀을 통해 반도체 소자에 최종적으로 전기 접속되는 실리콘막이 증착된다. 이어서 이 실리콘막이 패턴화되어 하부 전극을 형성한다. 이때 하부 전극의 표면상에는 상기한 종래 기술에 의해 요철이 형성된다. 그후, 용량성 절연막과 상부 전극이 계속해서 형성됨으로써 적층형 캐패시터가 얻어진다.

상술한 바와 같이 요철을 형성하는 반구형 또는 버섯형 그레인은 증착된 실리콘막이 비정질 상태로부터 다결정 상태로 천이되는 매우 좁은 천이 온도 범위내에서 형성될 수 있다고 알려져 있다.

그러나, 일본 특개평 3-272165호에 설명되어 있는, 화로 내부의 온도가 비정질 실리콘이 다결정 실리콘으로 천이되는 온도로 정확하게 설정되고 이어서 LPCVD 장치를 사용하여 동시에 여러 웨이퍼의 표면에 요철이 형성되도록 시도한 경우에는 디바이스의 특성이 화로에 들어있는 웨이퍼의 각각의 위치에 따라 변화되는 문제가 있다.

통상의 로심관(normal furnace tube)을 갖는 배치식(batch process) LPCVD 장치가 실리콘막의 증착에 사용되는 경우 원료 개스 흐름의 하류측에서의 온도는 화로 내부의 실리콘막 두께의 균일성을 개선하기 위해 원료 개스 흐름의 상류측에서의 온도보다 일반적으로 높다.

그 이유는 배치식 막증착 장치에서는 성막 원료 개스(film-forming ingredient gas)는 화로 내에 유입될 때 막의 형성을 위해 소비되고, 그 결과 원료 개스의 농도가 개스 흐름의 하류측에서 낮아지기 때문이다. 즉, 반응로 내부의 온도가 균일해진다면 원료 개스의 농도에 차이가 있기 때문에 개스 흐름의 상류측에서의 막두께는 하류측에서의 막두께 보다 커진다. 따라서, 원료 개스의 농도가 낮아지기 쉬운 개스 흐름의 하류측에서의 온도를 높임으로써 하류측에서의 막 형성효율이 개선되어 막두께를 균일하게 한다.

그러나, 동시에 여러장의 웨이퍼 표면에 요철을 형성하는 처리에서는 원료 개스 흐름의 하류측에서의 온도가 상류측에서의 온도보다 다소 높은 값으로 설정되는 경우, 막두께의 균일성은 개선되지만 요철의 균일성이 현저하게 저하된다.

화로 내의 온도가 균일해지고 상기한 바와 같은 방법으로 상당히 많은 수의 웨이퍼에 HSG를 형성하는데 LPCVD 장치가 사용되는 경우에는 그레인의 크기, 밀도, 및 형상이 화로 내부의 웨이퍼의 각각의 위치에 따라 변화된다. 웨이퍼의 표면 형상의 차이는 웨이퍼들이 LPCVD 장치로 처리되는 경우, 캐패시터에 축적되는 전하량이 화로 내부의 웨이퍼의 각각의 위치에 따라 변화되도록 한다. 더욱이 원료 개스 흐름의 하류측에서의 온도가 그 상류측에서의 온도보다 높을 때 막두께의 균일성은 개선되지만 형성된 요철의 상태는 저하된다. 간단히 말하면, 반도체 디바이스를 제조하는 종래의 기술에서는 실리콘막의 표면 상에 화로 내부에 있는 웨이퍼의 위치에 상관없이 균일한 형상을 갖는 요철을 형성하는 것이 곤란하다.

본 발명의 목적은 적층형 캐패시터의 하부 전극으로의 사용을 위해 HSG들이 형성되어 있는 다수의 실리콘막이 동시에 제조되는 경우에도, CVD 장치 내부의 웨이퍼의 위치에 상관없이 매 웨이퍼에 균일한 HSG들을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.

본 발명에 따른 HSG들을 갖는 반도체 장치를 제공하기 위한 방법은, 화학 기상 증착용 장치 내에 배치되는 반응부 내에 원료 개스를 공급하는 단계와; 상기 반응부 내의 원료 개스 흐름의 상류 방향에서의 온도가 하류 방향에서의 온도 보다 높은 상태하에서 웨이퍼 상에 실리콘막을 증착하는 단계를 포함하고 있다.

본 발명에서는 원료 개스 흐름의 상류측에서의 온도가 그 하류측에서의 온도보다 높은 상태하에서 웨이퍼 상에 실리콘막이 증착된다. 따라서 다수의 웨이퍼가 반응부 내에 존재하는 경우에도 균일한 HSG들이 각각의 웨이퍼의 실리콘막에 형성될 수 있다.

도 1은 본 발명의 제1 실시예에 따른 HSG(hemispherical grains)를 갖는 반도체 장치를 제조하기 위한 공정에 사용되는 종형 LPCVD 장치를 나타내는 개략도.

도 2a는 종형 LPCVD 장치를 나타내는 개략도이고, 도 2b는 제2 실리콘막의 온도 분포와 형상을 나타내는 개략도.

도 3a는 종형 LPCVD 장치를 나타내는 개략도이고, 도 3b는 제2 실리콘막의 온도 분포와 형상을 나타내는 개략도.

도 4a는 종형 LPCVD 장치를 나타내는 개략도이고, 도 4b는 제2 실리콘막의 온도 분포와 형상을 나타내는 개략도.

도 5는 본 발명의 제2 실시예에 따른 HSG를 갖는 반도체 장치를 제조하기 위한 공정에 사용되는 종형 LPCVD 장치를 나타내는 개략도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 종형 LPCVD 장치

2 : 반응부

3 : 웨이퍼 탑재 보트(wafer-laying boat)

4 : 웨이퍼

5 : 히터

6 : 드라이 펌프

7 : 개스 방출 파이프

8 : 설치대

9 : 웨이퍼 운반 로보트

10 : 카세트

이하, 본 발명에 따른 실시예를 첨부 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 제1 실시예에 따른 HSG들을 갖는 반도체 장치를 제조하기 위한 공정에 사용되는 종형 LPCVD 장치를 나타내는 개략도이다. 제1 실시예에 사용된 종형 LPCVD 장치(1)에는 실리콘막의 증착이 수행되는 종형 반응부(2)가 설치되어 있다. 반응부(2) 아래에는 설치대(setting stand;8)가 배치되어 있고, 이 설치대(8) 상에는 웨이퍼 탑재 보트(3)가 배치되어 있으며, 이 보트(3)상에 웨이퍼(4)가 놓여진다. 반응부(2) 주위에는 히터(5)가 위치하고 있다. 상기 반응부(2)에는 개스 유입구(gas introducing opening)가 설치되어 있어 반응성 개스(SiH₄, N₂/O₂)가 웨이퍼(4)의 하부 지점으로부터 반응부(2) 내로 유입될 수 있다. 반응부(2)는 하부에 개스 방출 파이프(7)도 구비하고 있다. 이 개스 방출 파이프(7)에 드라이 펌프(6)가 접속된다. 반응성 개스중에서도 SiH₄개스는 실리콘막을 위한 원료 개스이다.

상기한 바와 같은 구조를 갖는 종형 LPCVD 장치(1)에서 웨이퍼(4)가 놓여지는 보트(3)는 설치대(8)에 의해 그 바닥으로부터 반응부의 내부에 삽입된다. 반응부(2)는 드라이 펌프(6)에 의해 배기되고 이어서 반응부(2) 내에 반응성 개스가 개스 유입구를 통해 공급된다. 이때 반응부(2)는 히터(5)로 가열된다. 성막이 끝난 후에 웨이퍼(4)가 놓여지는 보트(3)는 설치대(8)에 의해 반응부(2)로부터 꺼내어진다.

처리될 다수의 웨이퍼가 수용되는 카세트(10)가 종형 LPCVD 장치(1) 외부에 배치되고, 카세트(10)와 종형 LPCVD 장치(1) 간에 웨이퍼(4)를 운반하기 위해 웨이퍼 운반 로보트(9)가 사용된다. 웨이퍼(4)는 웨이퍼 운반 로보트(9)에 의해 보트(3)상에 놓여진다.

먼저 제1 실시예의 완료로 나타나는 경과를 설명한다.

본 발명자는 반구형 또는 버섯형 그레인의 형성을 조사하였다 [이후, HSG 또는 HSG들이라함].

비정질 실리콘이 다결정 실리콘으로 천이되는 온도에서 종형 LPCVD 장치(1)를 사용하여 웨이퍼(4)에 인이 도핑된 제1 다결정 실리콘막 상에 제2 실리콘막을 형성하였다. 즉, 이 상태는 일본 특개평 3-272165호에 개시된 처리에서와 동일하다. 이때 반응부(2) 내부의 온도는 590℃이고, 이 온도는 내부 열전쌍(inner thermocouple)의 측정에 따른 것이다. 반면에 반응부(2) 외부의 온도는 외부 열전쌍의 측정에 따른 550℃였다. 반응부(2) 내부의 온도 분포에 있어서의 에러는 ±1℃이었다. 원료 개스인 실란 개스(SiH₄)의 흐름은 500sccm이고, 이 개스를 도입하기 위한 압력은 1Torr이다. 따라서 제1 실리콘막 상에 증착된 제2 실리콘막의 두께는 1000Å이다. 웨이퍼(4)는 14분 동안 어닐처리된다.

이어서, 열질화 처리(thermal nitriding process), 질화막 CVD-성장 처리 및 질화막 산화 처리를 이용하여 제2 실리콘막 상에 용량성 절연막을 형성하고, 다음에 상부 전극이 되는 제3 다결정 실리콘막을 용량성 절연막 상에 증착시켰다.

용량성 절연막을 형성하기 위한 공정에서의 어닐링 처리시, 제2 실리콘막 아래에 인이 도핑되어 있는 제1 다결정 실리콘막으로부터 제2 실리콘막 안으로 도펀트가 열적으로 확산됨으로써, 제2 실리콘막안으로 도펀트가 확산된다.

제2 실리콘막의 증착 전에, 웨이퍼(4)가 놓여져 있는 보트(3)는 가열 반응부(2)내로 끌어올려져 그 상태를 40분간 유지하게 되므로 웨이퍼 주변의 온도가 안정된다. 이러한 온도의 안정은 웨이퍼(4)의 온도가 반응부(2) 내의 온도와 실질적으로 동일해지도록 한다.

제2 실리콘막이 형성된 이후 웨이퍼(4)를 관측한 바, 웨이퍼(4)의 표면 상에 HSG들이 형성되었음이 입증되었다. 따라서, 제2 실리콘막을 적층형 캐패시터의 하부 전극에 적용함으로써 전극의 표면 면적이 커져 축적된 전하의 양 역시 증가한다. 그러나, HSG들의 형상과 밀도는 반응부(2) 내의 웨이퍼의 각각의 위치에 따라 현저하게 변화되었다.

특히, 보트(3)의 상부(개스 흐름의 하류측)에 놓여지는 웨이퍼(4)의 표면 상에는 대략 600Å의 크기를 갖는 HSG들이 조밀하게 형성되었다. 보트(3)의 중앙부 부근에 놓여지는 웨이퍼(4)의 표면상에는 대략 700Å의 크기를 갖는 HSG들이 조밀하게 형성되었다. 이에 반하여 보트(3)의 하부에 놓여진 웨이퍼(4)의 표면 상에 형성된 HSG들의 밀도는 보트(3)의 중앙부 부근의 웨이퍼(4)의 밀도의 대략 절반이었다. 평탄부(flat portions)는 그레인들 사이에도 존재하다. 이 위치에 배치된 웨이퍼(4)에 형성된 HSG들의 크기는 대략 400Å이고, 다른 위치에 배치된 웨이퍼(4)에 형성된 HSG의 크기 보다 작았다. HSG들의 사이즈에 있어서의 이러한 변화는 디바이스의 특성에 영향을 미치는 것으로 나타났다.

따라서, 본 발명자는 반응부 내에서의 위치에 좌우되는 HSG 의 크기의 불일치를 보정하는 방법을 발견하기 위해 반응부 내에서의 온도의 변경을 검토하였다.

상술한 바와 같이 LPCVD 처리에서는, 다음과 같은 이유로 인해, 형성된 막의 두께를 대체로 동일하게 하기 위해 개스 흐름의 하류측에서의 온도는 개스 흐름이 상류 측에서의 온도보다 일반적으로 높게 형성된다. 웨이퍼의 위치가 원료 개스 흐름의 하류측에 가까워짐에 따라 이미 소비된 개스의 양은 더욱 커지므로 개스 농도가 감소된다. 종래의 기술에서 개스 흐름의 하류에서의 온도는 개스 농도의 감소를 보상하기 위해 높여진다.

도 2a는 종형 LPCVD 장치를 예시하는 개략도이고, 도 2b는 제2 실리콘막의 온도 분포와 형상을 예시하는 개략도이다. 본 발명자는 도 2b에 나타낸 바와 같은 온도 기울기(temperature gradient)를 설정하여, HSG들을 갖는 실리콘막을 형성하였다. 반응부(2) 내에서의 온도 분포가 변경된 점을 제외하고, 상기한 실시예에서처럼 동일한 조건을 이용하였다

제2 실리콘막이 증착된 웨이퍼(4)를 관측한 바, HSG들의 형상과 밀도가 반응부(2) 내에서의 웨이퍼(4)의 각각의 위치에 따라 현저하게 변화되었다.

특히, 도 2b에 나타낸 바와 같이 몇몇 그레인들이 서로 조인트되는 HSG들은 보트(3)의 상부(개스 흐름의 하류측)에 배치된 웨이퍼(4)의 표면 상에 조밀하게 형성된다. 대략 700Å의 크기를 갖는 HSG들은 보트(3)의 중앙부 부근에 조밀하게 형성된다. 이에 반해 보트(3)의 하부측(개스 흐름의 상류측)에 배치된 웨이퍼(4) 상에는 HSG들이 매우 얇게 형성된다. 증착된 실리콘막의 두께는 보트(3) 내에서의 위치에 상관없이 실질적으로 균일하다.

본 발명자는 그 이유를 조사하기 위해 제2 실리콘막을 분석했다. 도 3a는 종형 LPCVD 장치를 예시하는 개략도이고, 도 3b는 제2 실리콘막의 온도 분포와 형상을 예시하는 개략도이다. 이 조사에서 도 3b에 나타낸 것과 같은 반응부(2) 내에서 균일한 온도로 형성된 제2 실리콘막이 분석되었다. 본 발명자는 실리콘막 내의 수소의 농도가 웨이퍼(4)가 놓여져 있던 위치에 따라 크게 변화되었음을 발견하였다. 실리콘막을 분석하기 위해 TDS(열이탈분석;Thermal Desorption Analysis)를 채택하여, 진공 상태에서 실리콘막을 가열한 후 막으로부터 이탈된 개스를 분석하였다. 그 결과 개스 흐름의 상류측에 형성된 실리콘막은 개스 흐름의 하류측에 형성된 실리콘막의 양에 비해 대략 1.3배의 수소를 포함하고 있다. HSG 형성시 수소의 영향을 검토한 바, 실리콘 원자의 이동을 억제하는 수소가 존재함이 발견되었다.

이는 수소가 열적으로 이탈하게 됨으로써 열적으로 이탈된 수소(thermally- desorbed hydrogen)에 접합되어 있던 실리콘 원자들이 이동할 수 있게 되기 때문이다. 수소의 존재에 의해 실리콘막 상의 실리콘 원자의 이동이 억제되는 것은 실리콘막 표면 상의 결정핵(crystal nuclei)의 형성을 억제함과 동시에 결정 그레인의 성장도 억제하는 것으로 이어진다.

더욱이 본 발명자는 실리콘막들의 표면과 실리콘막 내의 수소의 농도가 반응부(2) 내에서의 막들의 위치에 따라 변화되는 원인을 검토하였다. 그 결과, 상류측에서는 개스가 가열된 직후이기 때문에, 열적으로 분해된 실란(SiH₄) 개스의 양이 개스 흐름의 하류측에서 보다 개스 흐름의 상류측에서 적다는 것을 발견했다. 이는 개스 흐름의 하류측에서 실란 개스가 보다 오랜 시간 동안 반응부(2) 주위에서 히터(5)에 의해 가열되고, 그 결과 분자들로부터 수소가 이탈되기 쉬운 형태로 실란 분자들이 변화하는 것이 증가하기 때문이다. 원료 개스에 포함되어 있는 수소의 양에 있어서의 차이는 실리콘막에 있는 수소의 양에 있어서의 차이로 관측되는 것으로 생각된다. 상기한 원인은 분명하지는 않으나 상기 장치의 구조를 생각하면 반응부(2) 내에서의 위치에 좌우되는, 원료 개스가 머무르는 위치에서의 기간이 다르다는 것 때문일 수 있다.

상술한 바와 같이 수소 농도의 차이는 HSG들의 형성에 영향을 줄 수도 있다. 이것은 가능성이며 확실한 것은 아니다.

이상을 고려하면 본 발명의 제1 실시예에서, 수소 함유량(content)이 높은개스 흐름의 상류측에서의 온도는 개스 흐름의 하류측에서의 온도보다 높은 값으로 설정되고, 다음에 제2 실리콘막이 형성된다. 도 4a는 종형 LPCVD장치를 예시하는 개략도이고, 도 4b는 제2 실리콘막의 온도 분포와 형상을 예시하는 개략도이다. 특히, 온도 기울기는 도 4b에 나타낸 것처럼 설정된다. 즉, 개스 흐름의 상류측(보트(3)의 하류측)에서의 온도는 개스 흐름의 하류측(보트(3)의 상류측)에서의 온도 보다 높은 값으로 설정된다. 전자는 대략 596℃이고, 후자는 대략 585℃이다. 이 경우에는 반응부(2) 내에서의 온도 분포가 변경된 것을 제외하면 상기 실시예에서 처럼 동일한 조건이 이용된다.

본 실시예에서 반응부(2)내에서의 온도는 HSG들의 사이즈가 웨이퍼가 놓여지는 위치에 좌우되지 않도록 적절히 설정된다. 따라서 도 4b에 도시된 바와 같이 균일한 사이즈를 갖는 HSG들이 동시에 각각의 웨이퍼(4)에 형성된다. 예를들어 대략 700Å의 크기를 갖는 HSG들이 모든 웨이퍼(4)의 전체 면에 조밀하게 형성된다. 그러나, 상류측의 온도를 하류측에서의 온도보다 높은 값으로 설정함으로써, 보트(3)의 상류측에서의 실리콘막의 두께는 보트(3)의 하류측에서의 실리콘막의 두께보다 얇아질 수 있다.

본 발명의 제2 실시예를 설명한다. 도 5는 본 발명의 제2 실시예에 따른 HSG들을 갖는 반도체 장치를 제조하기 위한 방법에 이용된 종형 LPCVD 장치를 예시하는 개략도이다. 도 5에 도시된 장치에서 도 1에 도시된 장치와 동일한 요소에는 동일한 참조 부호가 부여되며, 그 구성요소의 상세한 설명은 생략한다. 제2 실시예에 사용된 종형 LPCVD 장치에는 히터(5)에 의한 반응부(2)내에서의 온도 만큼 높은 온도로 반응성 개스(SiH₄및 N₂/O₂)를 가열하기 위한 개스 반응부(12)가 구비되어 있다. 반응성 개스는 개스 가열부(12)에서 가열된 후, 반응부(2)의 하부측으로부터 반응부의 상부측에 공급되며, 드라이 펌프(6)에 의해 반응부(2)의 하부측으로부터 방출된다.

제2실시예의 완료에 따른 과정을 설명한다.

본 발명자는 종형 LPCVD 장치(11)를 사용하여 반응부(2) 내부의 온도를 590℃로 설정하였다. 이때, 반응부(2) 내부의 온도 분포에 있어서의 우연한 에러는 ±1℃ 였다. 이 온도는 비정질 상태로부터 다결정 상태로 실리콘막이 천이되는 온도이다. 즉, 이것은 일본 특개평 제3-272165호에서의 상태와 동일한 것이다.

이어서, 실란 개스는 500sccm 1 Torr로 반응부(2) 내의 화로에 공급되어 웨이퍼(4)에 인이 도핑된 제1 다결정 실리콘막 상에 두께 1000Å의 제2 실리콘막을 증착시킨다. 이어서 웨이퍼는 반응부(2)내에서 14분 동안 어닐링 처리된다.

그후, 열질화 처리, 질화막 CVD-성장 처리, 및 질화막 산화 처리가 이용됨으로써 제2 실리콘막 상에 용량성 절연막이 형성되고, 이어서 상부 전극이 되는 제3 다결정 실리콘막이 용량성 절연막 상에 증착된다.

제2 실리콘막 아래의 인이 도핑된 제1 실리콘막으로부터 제2 실리콘막 안으로 도펀트를 열적으로 확산시킴으로써 용량성 절연막 형성시의 어닐링 처리시, 도펀트, 즉 인이 제2 실리콘막 안으로 확산된다.

제2 실리콘막이 형성되는 웨이퍼(4)를 관측하였다. 그 결과, 웨이퍼(4)의표면상에는 HGS들이 형성되었다. 반응부(2)의 화로 내부의 온도가 균일함에도 불구하고, 웨이퍼(4)의 각각의 위치에서의 HSG들의 사이즈와 밀도(density)의 의존성은 원료 개스가 미리 가열되지 않은 경우보다 작았다.

특히, 700Å의 크기를 갖는 HSG들은 보트(3)의 상부(개스 흐름의 하류측)에 배치된 웨이퍼(4)의 표면상에 조밀하게 형성된다. 또한, 보트(3)의 중앙부 부근에 배치되는 웨이퍼(4)의 표면에는 대략 700Å의 크기를 갖는 HSG들이 조밀하게 형성된다. 이에 반해 보트(3)의 하부(개스 흐름의 상부측)에 배치된 웨이퍼(4)의 표면상에는 다소 작지만 대략 600Å의 크기를 갖는 HSG들이 형성된다. 그 밀도는 보트(3)의 중앙부 부근에 배치되는 HSG들의 밀도의 대략 90% 이다.

이상을 고려하면 제2 실시예에서, 보트(3)의 중앙부의 온도는 예를들어 그 상부(higher portion)에서의 온도 보다 낮은 2℃로 설정되고, 이 상태에서 반응성 개스는 개스 가열부(12)내의 히터(5)가 있는 반응부(2) 내부에서의 온도와 실질적으로 동일한 온도로 가열되고, 이어서 반응부(2)의 하부로부터 그 상부로 공급된다.

이상 설명한 바와 같이 본 발명의 제2 실시예에 따르면 반응부(2) 내부에서의 웨이퍼(4)의 위치에 상관없이 모든 웨이퍼(4)의 전체 표면에 균일한 HSG들이 형성될 수 있다.

상술한 바와 같이 본 발명에 따르면, 적층형 캐패시터의 하부 전극으로의 사용을 위해 HSG들이 형성되어 있는 다수의 실리콘막이 동시에 제조되는 경우에도,CVD 장치 내부의 웨이퍼의 위치에 상관없이 매 웨이퍼에 균일한 HSG들을 형성할 수 있다.

Claims (12)

1. 반구형 그레인(hemispherical grains; HSG)을 갖는 반도체 장치의 제조 방법에 있어서,

   화학 기상 증착용 장치 내에 배치된 반응부(reacting section) 내로 원료 개스(ingredient gas)를 공급하는 단계;

   상기 반응부 내측의 상기 원료 개스 흐름 방향의 상류측(upstream side of direction of ingredient gas flow)에서의 온도가 상기 방향의 하류측에서의 온도보다 높은 상태에서 웨이퍼 상에 실리콘막을 증착하여 상기 HSG를 형성하는 단계; 및

   상기 HSG를 상기 반도체 장치용 용량성 구조에 이용하는 단계

   를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
2. 제1항에 있어서, 상기 원료 개스는 수소 원자와 실리콘 원자로 이루어지는 분자를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제1항에 있어서, 다수의 웨이퍼는 상기 반응부 내에서의 상기 원료 개스 흐름의 상기 방향을 따라 배열되는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제1항에 있어서, 상기 화학 기상 증착용 장치는 배치식 저압 화학 기상 증착장치(low pressure chemical vapor deposition apparatus for batch process)인 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제1항에 있어서, 상기 원료 개스 공급 단계 이전에 상기 반응부 내의 온도와 실질적으로 동일한 온도로 상기 원료 개스를 가열하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제1항에 있어서, 상기 원료 개스를 공급하는 단계는 상기 원료 개스와 함께 N₂및 O₂개스를 상기 반응부 내에 공급하는 단계인 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제1항에 있어서, 상기 반응부 내에서의 상기 원료 개스 흐름의 상류측에서의 온도는 실질적으로 585℃이고, 상기 반응부 내에서의 상기 원료 개스 흐름의 하류측에서의 온도는 실질적으로 596℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
8. 제1항에 있어서, 상기 실리콘막의 증착 단계 이후에 상기 웨이퍼를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
9. 제8항에 있어서, 상기 웨이퍼를 어닐링하는 단계 이후에,

   상기 실리콘막 상에 용량성 절연막(capacitive insulator film)을 형성하는 단계와;

   상기 용량성 절연막 상에 또다른 실리콘막을 형성하는 단계

   를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
10. 제1항에 있어서, 상기 실리콘막의 두께는 실질적으로 1000Å인 것을 특징으로 하는 반도체 장치의 제조 방법.
11. 제1항에 있어서, 상기 원료 개스의 흐름 양은 실질적으로 500sccm인 것을 특징으로 하는 반도체 장치의 제조 방법.
12. 제1항에 있어서, 상기 웨이퍼의 표면 상에는 인이 도핑된 다결정 실리콘막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.