KR19990011466A - Dry etching method for manufacturing semiconductor device - Google Patents
Dry etching method for manufacturing semiconductor device Download PDFInfo
- Publication number
- KR19990011466A KR19990011466A KR1019970034570A KR19970034570A KR19990011466A KR 19990011466 A KR19990011466 A KR 19990011466A KR 1019970034570 A KR1019970034570 A KR 1019970034570A KR 19970034570 A KR19970034570 A KR 19970034570A KR 19990011466 A KR19990011466 A KR 19990011466A
- Authority
- KR
- South Korea
- Prior art keywords
- gas
- film
- etching
- silicon oxide
- oxide film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
Abstract
본 발명은 반도체소자의 제조를 위한 건식식각방법에 관한 것이다. 본 발명에 의한 반도체소자의 제조를 위한 건식식각방법은 반도체기판, 상기 반도체기판 상에 단차를 갖도록 형성되고 최상층이 실리사이드층으로 이루어진 게이트전극, 상기 게이트전극과 상기 반도체기판의 전면을 덮는 실리콘옥시나이트라이드막, 및 상기 실리콘옥시나이트라이드막의 전면을 덮는 실리콘산화막이 순차적으로 형성되어 있는 구조물에 있어서, (a) 상기 반도체기판의 소정영역상의 상기 실리콘산화막 및 상기 게이트전극상의 상기 실리콘산화막을 각각 노출시키는 포토레지스트 패턴을 상기 실리콘산화막의 상부에 형성하는 단계 (b) 상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘산화막을 식각함으로써 상기 실리콘옥시나이트라이드막을 노출시키는 단계 (c) 상기 포토레지스트 패턴 및 상기 (b) 단계의 식각공정에서 생성된 폴리머를 제거하는 단계 (d) 삼불화메탄(CHF3) 가스와 아르곤(Ar) 가스 또는 사불화탄소(CF4) 가스와 아르곤(Ar) 가스가 1 : 3 ∼ 1 : 0 의 비율로 혼합된 가스조성물을 사용하여 상기 실리콘옥시나이트라이드막을 식각함으로써 상기 반도체기판의 소정영역 및 상기 게이트전극을 노출시키는 콘택홀을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a dry etching method for manufacturing a semiconductor device. Dry etching method for manufacturing a semiconductor device according to the present invention is a semiconductor substrate, a gate electrode formed to have a step on the semiconductor substrate and the uppermost layer is made of a silicide layer, silicon oxide nitrate covering the gate electrode and the entire surface of the semiconductor substrate A structure in which a lide film and a silicon oxide film covering the entire surface of the silicon oxynitride film are sequentially formed, comprising: (a) exposing the silicon oxide film on a predetermined region of the semiconductor substrate and the silicon oxide film on the gate electrode, respectively; Forming a photoresist pattern on the silicon oxide film (b) exposing the silicon oxynitride film by etching the silicon oxide film using the photoresist pattern as an etch mask (c) the photoresist pattern and the ( b) during the etching process (D) Methane trifluoride (CHF 3 ) gas and argon (Ar) gas or carbon tetrafluoride (CF 4 ) gas and argon (Ar) gas are mixed at a ratio of 1: 3 to 1: 0. And etching the silicon oxynitride film using a gas composition to simultaneously form a contact hole exposing a predetermined region of the semiconductor substrate and the gate electrode.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자의 제조를 위한 건식식각방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a dry etching method for manufacturing a semiconductor device.
단차를 극복하기 위하여 식각방지막(etch stopping layer)을 이용하는 메탈콘택공정에 있어서, 층간절연막을 식각하는 공정은 하부의 식각방지막에 대하여 상기 층간절연막이 높은 식각선택비를 갖도록 식각조건을 셋업(setup)하고, 상기 하부의 식각방지막을 식각하는 공정은 상기 층간절연막에 대하여 상기 식각방지막이 낮은 식각선택비를 갖도록 식각조건을 셋업(setup)하는 것이 중요하다.In the metal contact process using an etch stopping layer to overcome the step, the step of etching the interlayer insulating film is to set the etching conditions so that the interlayer insulating film has a high etching selectivity with respect to the lower etch stop layer. In the process of etching the lower etch stop layer, it is important to set etching conditions such that the etch stop layer has a low etch selectivity with respect to the interlayer insulating layer.
이를 위하여, 실리콘산화막을 높은 식각선택비를 구현하면서 고속도(high etch rate)로 식각할 수 있는 ICP(Inductive Coupled Plasma) 타입의 식각장비(etcher)를 사용하여, 저압(low pressure) 및 고바이어스 전력(high bias power) 조건의 제1 식각공정에서 먼저 하부의 식각방지막에 대하여 상기 층간절연막의 식각선택비가 20:1 이상의 높은 식각선택비가 되도록 식각하고, 이어서 저바이어스 전력(low bias power) 및 고소오스전력(high source power) 조건의 제2 식각공정에서 탄소/불소 비가 낮은 불화탄소계열의 식각가스에 중합을 억제하는 일산화탄소(CO) 또는 산소(O2)를 첨가하여 식각방지막을 제거하는 방법이 사용되고 있다.To this end, low pressure and high bias power are achieved by using an inductive coupled plasma (ICP) type etching apparatus capable of etching silicon oxide films at high etch rates while achieving high etching selectivity. In the first etching process under a high bias power condition, the etch selectivity of the interlayer dielectric layer is first etched so that the etch selectivity of the interlayer insulating layer is 20: 1 or more, and then the low bias power and the high source In the second etching process under high source power condition, a method of removing an etch barrier layer by adding carbon monoxide (CO) or oxygen (O 2 ) that inhibits polymerization to an fluorocarbon-based etching gas having a low carbon / fluorine ratio is used. have.
그러나, 웨이퍼를 고정하는 수단으로서 파티클 제거 등을 목적으로 하는 정전 척(electrostatic chuck)을 사용함에 따라 상기 제1 식각공정과 상기 제2 식각공정과의 사이에 공정안정화를 위하여 전이단계(transition step)를 추가할 필요가 있다. 이때, 상기 제1 식각공정과 상기 제2 식각공정과의 사이에서 일어나는 가스조성 및 압력 등에 있어서의 급격한 변화에 의하여 플라즈마가 불안정해 질 수 있는 데, 이는 콘택의 내부에 국부적으로 폴리머를 퇴적시켜 콘택홀이 오픈되지 않는 현상을 일으킨다. 이와 같은 콘택홀이 오픈되지 않는 현상은 상기 제1 식각공정이 주원인인 데, 상기 제1 식각공정의 시간이 증가할수록 식각방지막의 상부에 퇴적되는 불화탄소계 폴리머 역시 증가하여 상기 제2 식각공정후 상기 제1식각공정과 상반된 손실(loss)를 나타낸다.However, by using an electrostatic chuck for the purpose of removing particles as a means for fixing the wafer, a transition step is required for process stabilization between the first etching process and the second etching process. You need to add At this time, the plasma may become unstable due to a sudden change in gas composition and pressure occurring between the first etching process and the second etching process, which locally deposits a polymer in the contact and contacts the polymer. The hole does not open. The phenomenon in which the contact hole is not opened is mainly caused by the first etching process, and as the time of the first etching process increases, the fluorocarbon polymer deposited on the upper portion of the etch stop layer also increases, thereby increasing after the second etching process. Loss as opposed to the first etching process is shown.
또한, 상기 제2 식각공정시 불화탄소(fluorocarbon) 계열의 식각가스에 중합을 억제하기 위하여 첨가된 일산화탄소(CO) 또는 산소(O2)가 하지막으로 사용된 실리콘(Si)기판, 티타늄 실리사이드(TiSi2)막, 및 코발트 실리사이드(CoSi2)막에 대하여 식각방지막이 충분히 큰 식각선택비를 나타내는 것을 방해한다.In addition, a silicon (Si) substrate and titanium silicide (C), in which carbon monoxide (CO) or oxygen (O 2 ) added to suppress the polymerization in the fluorocarbon-based etching gas during the second etching process is used as a base film. With respect to the TiSi 2 ) film and the cobalt silicide (CoSi 2 ) film, it prevents the etching prevention film from exhibiting a sufficiently large etching selectivity.
따라서, 상기한 종래의 건식식각방법은 하지막 손실이 과다하여 콘택저항을 증가시키는 문제점을 일으킨다.Accordingly, the conventional dry etching method causes a problem of increasing contact resistance due to excessive underlayer loss.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 효과적으로 방지할 수 있는 반도체소자의 제조를 위한 건식식각방법을 제공하는 데 있다.Accordingly, a technical object of the present invention is to provide a dry etching method for manufacturing a semiconductor device that can effectively prevent the above problems.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 의한 건식식각방법을 설명하기 위하여 도시한 단면도들이다.1 to 6 are cross-sectional views illustrating a dry etching method according to a preferred embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100 : 반도체기판 102 : 게이트절연막100 semiconductor substrate 102 gate insulating film
104 : 도전성 폴리실리콘 패턴 106 : 실리사이드 패턴104: conductive polysilicon pattern 106: silicide pattern
200 : 게이트전극 108a : 스페이서200: gate electrode 108a: spacer
110 : 소오스/드레인 112 : 실리콘옥시나이트라이드막110 source / drain 112 silicon oxynitride film
114 : 실리콘산화막 116 : 포토레지스트 패턴114: silicon oxide film 116: photoresist pattern
118 : 불화탄소계 폴리머118: fluorocarbon polymer
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체기판, 상기 반도체기판 상에 단차를 갖도록 형성되고 최상층이 실리사이드층으로 이루어진 도전층패턴, 상기 도전층패턴과 상기 반도체기판의 전면을 덮는 실리콘옥시나이트라이드막, 및 상기 실리콘옥시나이트라이드막의 전면을 덮는 실리콘산화막이 순차적으로 형성되어 있는 구조물에 있어서, (a) 상기 반도체기판의 소정 영역상의 상기 실리콘산화막 및 상기 도전층패턴상의 상기 실리콘산화막을 각각 노출시키는 포토레지스트 패턴을 상기 실리콘산화막의 상부에 형성하는 단계; (b) 상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘산화막을 식각함으로써 상기 실리콘옥시나이트라이드막을 노출시키는 단계; (c) 상기 포토레지스트 패턴 및 상기 (b) 단계의 식각공정에서 생성된 폴리머를 제거하는 단계; (d) 삼불화메탄(CHF3) 가스와 아르곤(Ar) 가스가 1 : 3 ∼ 1 : 0 의 비율로 혼합된 가스조성물을 사용하여 상기 실리콘옥시나이트라이드막을 식각함으로써 상기 반도체기판의 소정영역 및 상기 도전층패턴을 노출시키는 콘택홀을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조를 위한 건식식각방법을 제공한다.In order to achieve the above technical problem, the present invention provides a semiconductor substrate, a conductive layer pattern formed to have a step on the semiconductor substrate and having an uppermost layer formed of a silicide layer, and covering the entire surface of the conductive layer pattern and the semiconductor substrate. A film and a structure in which a silicon oxide film covering the entire surface of the silicon oxynitride film are sequentially formed, comprising: (a) exposing the silicon oxide film on a predetermined region of the semiconductor substrate and the silicon oxide film on the conductive layer pattern, respectively; Forming a photoresist pattern on the silicon oxide film; (b) exposing the silicon oxynitride film by etching the silicon oxide film using the photoresist pattern as an etching mask; (c) removing the photoresist pattern and the polymer generated in the etching process of step (b); (d) etching the silicon oxynitride film using a gas composition in which methane trifluoride (CHF 3 ) gas and argon (Ar) gas are mixed at a ratio of 1: 3 to 1: 0, and thereby a predetermined region of the semiconductor substrate and It provides a dry etching method for manufacturing a semiconductor device comprising the step of simultaneously forming a contact hole for exposing the conductive layer pattern.
본 발명에 있어서, 상기 (d)단계의 삼불화메탄(CHF3) 가스와 아르곤(Ar) 가스가 1 : 3 ∼ 1 : 0 의 비율로 혼합된 가스조성물 대신 사불화탄소(CF4) 가스와 아르곤(Ar) 가스가 1 : 3 ∼ 1 : 0 의 비율로 혼합된 가스조성물을 사용할 수 있다.In the present invention, carbon tetrafluoride (CF 4 ) gas and argon instead of the gas composition in which the trifluoromethane (CHF 3 ) gas and argon (Ar) gas of step (d) are mixed at a ratio of 1: 3 to 1: 0. A gas composition in which (Ar) gas is mixed in a ratio of 1: 3 to 1: 0 can be used.
본 발명에 있어서, 상기 도전층패턴은, 게이트전극일 수 있다.In the present invention, the conductive layer pattern may be a gate electrode.
본 발명에 있어서, 상기 실리사이드층은, 티타늄 실리사이드(TiSi2) 또는 코발트 실리사이드(CoSi2)로 형성할 수 있다.In the present invention, the silicide layer may be formed of titanium silicide (TiSi 2 ) or cobalt silicide (CoSi 2 ).
본 발명에 있어서, 상기 (d) 단계의 식각은, 플라즈마를 이용한 식각공정으로 이루어지는 것이 바람직한 데, 상기 플라즈마를 이용한 식각공정은, 100 Watt ∼ 250 Watt의 RF 전력, 150 mTorr이하의 압력, 및 60 Gauss ∼ 80 Gauss의 자기장의 조건에서 진행하는 것이 바람직하다.In the present invention, the etching of the step (d) is preferably made of an etching process using a plasma, the etching process using the plasma, RF power of 100 Watt to 250 Watt, pressure below 150 mTorr, and 60 It is preferable to proceed under the conditions of a magnetic field of Gauss to 80 Gauss.
본 발명은, 층간절연막인 실리콘산화막을 식각하는 제1 식각공정은 하부의 식각방지막에 대하여 상기 실리콘산화막이 높은 식각선택비를 갖고 또한 폴리머의 퇴적을 최소화할 수 있는 식각조건으로 셋업(setup)하였다. 따라서, 본 발명에 의하면 실리콘산화막을 식각방지막인 실리콘옥시나이트라이드막이 노출될 때까지 식각할 때 충분한 과도식각마진(over etch margin)을 확보할 수 있다. 본 발명은, 또한, 상기 하부의 식각방지막인 실리콘옥시나이트라이막(SiON)막을 식각하는 제2 식각공정은 실리콘산화막과 실리콘옥시나이트라이드(SiON)막의 식각선택비가 거의 1 : 1이 되고 동시에 하지막인 실리사이드막(게이트전극의 경우) 및 실리콘막(소오스/드레인의 경우) 모두에 대하여 식각선택비가 높게 식각할 수 있는 식각조건을 셋업(setup)하였다. 따라서, 본 발명에 의하면 하지막 손실(loss)을 최소화할 수 있으므로 실리콘하지막과 실리사이드 하지막에 대하여 동시에 콘택저항이 우수한 콘택을 형성할 수 있으며, 동시에 콘택홀의 하부에 언더컷(undercut)이 형성되는 것을 방지할 수 있다.According to the present invention, the first etching process for etching the silicon oxide film, which is an interlayer insulating film, is set up as an etching condition in which the silicon oxide film has a high etching selectivity with respect to the lower etching prevention film and minimizes deposition of polymer. . Therefore, according to the present invention, a sufficient overetch margin may be secured when the silicon oxide film is etched until the silicon oxynitride film, which is an etch stop layer, is exposed. The present invention also provides a second etching process for etching the silicon oxynitride film (SiON) film, which is the lower etch stop film, in which the etching selectivity of the silicon oxide film and the silicon oxynitride (SiON) film is almost 1: 1. Etching conditions that can be etched with high etching selectivity were set for both the silicide film (in the case of the gate electrode) and the silicon film (in the case of the source / drain) which are films. Therefore, according to the present invention, since the underlying film loss can be minimized, a contact having excellent contact resistance can be simultaneously formed with respect to the underlying silicon film and the silicide underlying film, and at the same time, an undercut is formed under the contact hole. Can be prevented.
이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도 1 내지 도 6을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 1 to 6.
도 1은 게이트 절연막(102)을 개재한 게이트전극(200) 및 절연막(108)을 형성하는 단계를 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a step of forming the gate electrode 200 and the insulating film 108 via the gate insulating film 102.
구체적으로 설명하면, 먼저 반도체기판(100)의 비활성영역에 통상의 소자분리 공정을 적용하여 소자분리막(도시생략)을 형성한다. 이어서, 상기 반도체기판(100) 상의 전면에 게이트 절연막, 도전성 폴리실리콘막, 및 실리사이드막을 순차적으로 형성한다. 이때, 상기 실리사이드막은 티타늄 실리사이드(TiSi2)막 또는 코발트 실리사이드(CoSi2)막으로 형성한다. 계속하여, 상기 게이트 절연막, 상기 도전성 폴리실리콘막, 및 상기 실리사이드막을 연속적으로 패터닝함으로써 게이트 절연막(102)이 개재된 게이트전극(200)을 형성한다. 이때, 상기 게이트전극(200)은 도전성 폴리실리콘 패턴(104) 및 실리사이드 패턴(106)으로 이루어진다. 계속하여, 상기 결과물 상의 전면에 절연막(108), 예를 들면 실리콘 나이트라이드막(SiN)을 형성한다.Specifically, a device isolation film (not shown) is formed by applying a conventional device isolation process to an inactive region of the semiconductor substrate 100. Subsequently, a gate insulating film, a conductive polysilicon film, and a silicide film are sequentially formed on the entire surface of the semiconductor substrate 100. In this case, the silicide layer is formed of a titanium silicide (TiSi 2 ) layer or a cobalt silicide (CoSi 2 ) layer. Subsequently, the gate insulating film 102 with the gate insulating film 102 is formed by successively patterning the gate insulating film, the conductive polysilicon film, and the silicide film. In this case, the gate electrode 200 is formed of a conductive polysilicon pattern 104 and a silicide pattern 106. Subsequently, an insulating film 108, for example, a silicon nitride film SiN, is formed on the entire surface of the resultant product.
도 2는 스페이서(108a)와 소오스/드레인(110)을 형성하는 단계를 설명하기 위한 단면도이다.2 is a cross-sectional view for explaining a step of forming the spacer 108a and the source / drain 110.
구체적으로 설명하면, 먼저 상기 절연막(도 1의 108)에 대하여 통상의 이방성 건식식각을 진행함으로써, 상기 게이트 절연막(102)을 개재한 게이트전극(200)의 양측벽에 스페이서(108a)를 완성한다.Specifically, first, anisotropic dry etching is performed on the insulating film 108 of FIG. 1, thereby completing the spacers 108a on both sidewalls of the gate electrode 200 via the gate insulating film 102. .
이어서, 상기 스페이서(108a) 및 상기 게이트전극(200)을 이온주입 마스크로 사용하여 상기 반도체기판(100)의 내부에 불순물이온을 주입하고 활성화열처리(activation annealing)를 함으로써, 상기 게이트전극(200) 양측의 반도체기판(100)에 소오스/드레인(110)을 형성한다.Subsequently, impurity ions are implanted into the semiconductor substrate 100 using the spacers 108a and the gate electrode 200 as ion implantation masks, and an activation annealing is performed on the gate electrode 200. The source / drain 110 is formed on both semiconductor substrates 100.
도 3은 상기 결과물상의 전면에 식각방지막으로서 실리콘옥시나이트라이드(SiON)막(112)을 형성하는 단계를 나타내는 단면도이다.3 is a cross-sectional view illustrating a step of forming a silicon oxynitride (SiON) film 112 as an etch stop layer on the entire surface of the resultant image.
이때, 상기 실리콘옥시나이트라이드막(112)은 후속공정에서 단차가 존재하는 상기 게이트전극(200)상 및 상기 반도체기판(100)상의 소오스/드레인(110)에 동시에 콘택홀을 형성할 때, 상기 게이트전극(200)이 과도식각되는 것을 방지하는 역할을 한다.In this case, when the silicon oxynitride film 112 forms a contact hole on the gate electrode 200 and the source / drain 110 on the semiconductor substrate 100 at the same time in a subsequent step, The gate electrode 200 serves to prevent overetching.
도 4는 상기 실리콘옥시나이트라이드(SiON)막(112)의 전면에 실리콘산화막(114)과 포토레지스트 패턴(116)을 형성하는 단계를 설명하기 위한 단면도이다.4 is a cross-sectional view for describing a step of forming the silicon oxide film 114 and the photoresist pattern 116 on the entire surface of the silicon oxynitride (SiON) film 112.
구체적으로 설명하면, 먼저 상기 실리콘옥시나이트라이드막(112)의 전면을 덮는 실리콘산화막(114)을 예를 들면 CVD 방법으로 증착한다. 이어서, 상기 반도체기판(100)의 소오스/드레인(110)상의 상기 실리콘산화막(114) 및 상기 게이트전극(200)상의 상기 실리콘산화막(114)을 각각 노출시키는 포토레지스트 패턴(116)을 상기 실리콘산화막(114)의 상부에 형성한다. 계속하여, 상기 포토레지스트 패턴(116)을 식각마스크로 하여 상기 실리콘산화막(114)을 불화탄소계의 식각가스, 예를 들면 육불화에탄(C2F6)가스를 사용하여 식각함으로써 상기 소오스/드레인(110) 상의 상기 실리콘옥시나이트라이드막(112) 및 상기 게이트전극(200) 상의 상기 실리콘옥시나이트라이드막(112)을 노출시킨다. 이때, 상기 노출된 실리콘옥시나이트라이드막(112)의 상부에는 식각부산물인 불화탄소계의 폴리머(118)가 퇴적되어 있다.Specifically, first, a silicon oxide film 114 covering the entire surface of the silicon oxynitride film 112 is deposited by, for example, a CVD method. Subsequently, the silicon oxide film is formed by a photoresist pattern 116 exposing the silicon oxide film 114 on the source / drain 110 of the semiconductor substrate 100 and the silicon oxide film 114 on the gate electrode 200, respectively. It is formed on top of 114. Subsequently, using the photoresist pattern 116 as an etching mask, the silicon oxide film 114 is etched using a fluorocarbon-based etching gas, for example, hexafluoroethane (C 2 F 6 ) gas. The silicon oxynitride film 112 on the drain 110 and the silicon oxynitride film 112 on the gate electrode 200 are exposed. In this case, a carbon fluoride-based polymer 118 that is an etching byproduct is deposited on the exposed silicon oxynitride film 112.
도 5는 상기 포토레지스트 패턴(도 4의 116) 및 상기 상기 폴리머(도 4의 118)를 제거하는 단계를 설명하기 위한 단면도이다.FIG. 5 is a cross-sectional view illustrating a process of removing the photoresist pattern 116 of FIG. 4 and the polymer 118 of FIG. 4.
구체적으로 설명하면, 상기 결과물을 산소 플라즈마로 애슁하여 상기 포토레지스트 패턴(도 4의 116) 및 상기 상기 폴리머(도 4의 118)를 제거한다.Specifically, the resultant is ashed with an oxygen plasma to remove the photoresist pattern (116 of FIG. 4) and the polymer (118 of FIG. 4).
도 6은 상기 노출된 실리콘옥시나이트라이드막(112)을 제거하여 콘택홀을 완성하는 단계를 설명하기 위한 단면도이다.6 is a cross-sectional view illustrating a step of completing a contact hole by removing the exposed silicon oxynitride film 112.
구체적으로 설명하면, 삼불화메탄(CHF3) 가스와 아르곤(Ar) 가스 또는 사불화탄소(CF4) 가스와 아르곤(Ar) 가스가 1 : 3 ∼ 1 : 0 의 비율로 혼합된 가스조성물을 사용하여 상기 노출된 실리콘옥시나이트라이드막(112)을 시간식각(time etch)함으로써 상기 반도체기판(100)의 소오스/드레인(110) 및 상기 게이트전극(200)을 노출시키는 콘택홀(h)을 동시에 형성한다. 이때, 상기 식각공정은 상기 가스조성물을 플라즈마화하여 진행되는 데, 상기 플라즈마를 이용한 식각공정은 100 Watt ∼ 250 Watt의 RF 전력, 150 mTorr 이하의 압력, 및 60 Gauss ∼ 80 Gauss의 자기장의 조건에서 진행된다. 상기 조건하에서, 상기 가스조성물은 상기 실리콘옥시나이트라이드막(112)을 하지막인 실리사이드막(106의 경우) 및 실리콘막(110의 경우)에 대하여 식각선택비가 좋게 식각할 수 있다. 따라서, 하지막의 손실을 최소화할 수 있으므로 콘택저항이 우수한 콘택을 형성할 수 있다. 또한, 상기 조건하에서, 상기 가스조성물은 상기 실리콘옥시나이트라이드막(112)을 상기 실리콘산화막(114)과의 식각선택비가 거의 1 : 1이 되도록 식각할 수 있다. 따라서, 콘택홀의 하부에 언더컷(undercut)이 형성되는 것을 방지할 수 있다.Specifically, a gas composition in which methane trifluoride (CHF 3 ) gas and argon (Ar) gas or carbon tetrafluoride (CF 4 ) gas and argon (Ar) gas are mixed at a ratio of 1: 3 to 1: 0 is used. Time-etch the exposed silicon oxynitride film 112 to simultaneously expose the contact hole h that exposes the source / drain 110 and the gate electrode 200 of the semiconductor substrate 100. Form. In this case, the etching process is performed by plasmaizing the gas composition, the etching process using the plasma is under the conditions of the RF power of 100 Watt to 250 Watt, the pressure of 150 mTorr or less, and the magnetic field of 60 Gauss to 80 Gauss Proceed. Under the above conditions, the gas composition may etch the silicon oxynitride film 112 with good etching selectivity with respect to the silicide film 106 and the silicon film 110. Therefore, since the loss of the underlying film can be minimized, a contact excellent in contact resistance can be formed. Further, under the above conditions, the gas composition may etch the silicon oxynitride film 112 such that the etching selectivity with the silicon oxide film 114 is almost 1: 1. Therefore, it is possible to prevent an undercut from being formed in the lower portion of the contact hole.
상기한 바와 같이, 본 발명은, 층간절연막인 실리콘산화막을 식각하는 제1 식각공정은 하부의 식각방지막에 대하여 상기 실리콘산화막이 높은 식각선택비를 갖고 또한 폴리머의 퇴적을 최소화할 수 있는 식각조건으로 셋업(setup)하였다. 따라서, 본 발명에 의하면 실리콘산화막을 식각방지막인 실리콘옥시나이트라이드막이 노출될 때까지 식각할 때 충분한 과도식각마진(over etch margin)을 확보할 수 있다. 본 발명은, 또한, 상기 하부의 식각방지막인 실리콘옥시나이트라이막(SiON)막을 식각하는 제2 식각공정은 실리콘산화막과 실리콘옥시나이트라이드(SiON)막의 식각선택비가 거의 1 : 1이 되고 동시에 하지막인 실리사이드막(게이트전극의 경우) 및 실리콘막(소오스/드레인의 경우) 모두에 대하여 식각선택비가 높게 식각할 수 있는 식각조건을 셋업(setup)하였다. 따라서, 본 발명에 의하면 하지막 손실(loss)을 최소화할 수 있으므로 실리콘하지막과 실리사이드 하지막에 대하여 동시에 콘택저항이 우수한 콘택을 형성할 수 있으며, 동시에 콘택홀의 하부에 언더컷(undercut)이 형성되는 것을 방지할 수 있다.As described above, the present invention provides a first etching process for etching a silicon oxide film, which is an interlayer insulating film, as an etching condition in which the silicon oxide film has a high etching selectivity with respect to an underlying etch stop layer and minimizes deposition of polymer. Setup was made. Therefore, according to the present invention, a sufficient overetch margin may be secured when the silicon oxide film is etched until the silicon oxynitride film, which is an etch stop layer, is exposed. The present invention also provides a second etching process for etching the silicon oxynitride film (SiON) film, which is the lower etch stop film, in which the etching selectivity of the silicon oxide film and the silicon oxynitride (SiON) film is almost 1: 1. Etching conditions that can be etched with high etching selectivity were set for both the silicide film (in the case of the gate electrode) and the silicon film (in the case of the source / drain) which are films. Therefore, according to the present invention, since the underlying film loss can be minimized, a contact having excellent contact resistance can be simultaneously formed with respect to the underlying silicon film and the silicide underlying film, and at the same time, an undercut is formed under the contact hole. Can be prevented.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.The present invention has been described in detail with reference to specific embodiments, but the present invention is not limited thereto, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970034570A KR100464391B1 (en) | 1997-07-23 | 1997-07-23 | Method of forming contact holes of a semiconductor device comprising a process of dry etching for SiON layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970034570A KR100464391B1 (en) | 1997-07-23 | 1997-07-23 | Method of forming contact holes of a semiconductor device comprising a process of dry etching for SiON layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990011466A true KR19990011466A (en) | 1999-02-18 |
| KR100464391B1 KR100464391B1 (en) | 2005-02-28 |
Family
ID=37383530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970034570A KR100464391B1 (en) | 1997-07-23 | 1997-07-23 | Method of forming contact holes of a semiconductor device comprising a process of dry etching for SiON layer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100464391B1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040020375A (en) * | 2002-08-30 | 2004-03-09 | 삼성전자주식회사 | Method for forming contact holes of semiconductor device without not-open problem |
| KR100451757B1 (en) * | 1998-09-29 | 2004-11-26 | 주식회사 하이닉스반도체 | Contact hole formation method of semiconductor device |
| KR100596899B1 (en) * | 1999-12-30 | 2006-07-04 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR100620711B1 (en) * | 2004-12-24 | 2006-09-13 | 동부일렉트로닉스 주식회사 | Method for Forming Contact Hole Capable of Removing Polymer and Method for Manufacturing Semiconductor Device Using the Contact Hole Forming Method |
| KR100709432B1 (en) * | 2004-11-05 | 2007-04-18 | 주식회사 하이닉스반도체 | Method for forming semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3348553B2 (en) * | 1994-12-28 | 2002-11-20 | ソニー株式会社 | Forming connection holes |
| JP3778299B2 (en) * | 1995-02-07 | 2006-05-24 | 東京エレクトロン株式会社 | Plasma etching method |
-
1997
- 1997-07-23 KR KR1019970034570A patent/KR100464391B1/en not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451757B1 (en) * | 1998-09-29 | 2004-11-26 | 주식회사 하이닉스반도체 | Contact hole formation method of semiconductor device |
| KR100596899B1 (en) * | 1999-12-30 | 2006-07-04 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR20040020375A (en) * | 2002-08-30 | 2004-03-09 | 삼성전자주식회사 | Method for forming contact holes of semiconductor device without not-open problem |
| KR100709432B1 (en) * | 2004-11-05 | 2007-04-18 | 주식회사 하이닉스반도체 | Method for forming semiconductor device |
| KR100620711B1 (en) * | 2004-12-24 | 2006-09-13 | 동부일렉트로닉스 주식회사 | Method for Forming Contact Hole Capable of Removing Polymer and Method for Manufacturing Semiconductor Device Using the Contact Hole Forming Method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100464391B1 (en) | 2005-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3213820B2 (en) | Method of etching a refractory metal layer in a parallel plate reactor during the manufacture of a device on a semiconductor substrate | |
| US5899749A (en) | In situ etch process for insulating and conductive materials | |
| US5856239A (en) | Tungsten silicide/ tungsten polycide anisotropic dry etch process | |
| KR100311487B1 (en) | Method for etching of oxidation film | |
| US6227211B1 (en) | Uniformity improvement of high aspect ratio contact by stop layer | |
| KR100512904B1 (en) | Fabricating method for semiconductor device | |
| US6010968A (en) | Method for forming a contact opening with multilevel etching | |
| JPH1197414A (en) | Plasma etching method for silicon-oxide based insulating film | |
| US5968278A (en) | High aspect ratio contact | |
| KR100464391B1 (en) | Method of forming contact holes of a semiconductor device comprising a process of dry etching for SiON layer | |
| US7078334B1 (en) | In situ hard mask approach for self-aligned contact etch | |
| KR100278277B1 (en) | Method for improve contact resistance of silicide in semiconductor device | |
| JP3371179B2 (en) | Wiring formation method | |
| JP3696655B2 (en) | Wiring formation method | |
| JP3371180B2 (en) | Wiring formation method | |
| KR100585084B1 (en) | Self-align contact etch method of semiconductor device | |
| KR0146174B1 (en) | Contact forming method of semiconductor device | |
| US6656847B1 (en) | Method for etching silicon nitride selective to titanium silicide | |
| KR20000045442A (en) | Fabrication method of contacts for semiconductor device | |
| KR20040077272A (en) | Method of etching silicon nitride film | |
| KR20070000719A (en) | Method for forming bit line contact of semiconductor device | |
| US20020142596A1 (en) | Method for selectively etching silicon and/or metal silicides | |
| US5994233A (en) | Oxide etching method | |
| KR100680400B1 (en) | Method of forming bit line of semiconductor device | |
| KR19990047250A (en) | Insulation Method of Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |