KR19990010621A - ATI's thumb - Google Patents
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Abstract
본 발명은 에이티디 썸(Address Transition Detection SUM)회로에 관한 것으로, 종래에는 트랜지스터가 동시에 온하는 구간이 존재하여 많은 전류가 흘러 낭비되고, 지연부가 지연 역할을 제대로 하지 못하여 정확한 어드레스 천이 검출신호의 펄스폭 조정이 불가능한 문제점이 있다. 따라서 본 발명은 어드레스 천이 검출회로로 부터 출력되는 어드레스 천이 검출신호(ATD)를 다음단으로 전송 또는 차단하는 입력부(100)와, 칩선택신호(CSB)를 반전시키고 이 반전된 신호를 이용하여 상기 입력부(100)의 동작을 제어하는 제1인버터(200)와, 상기 입력부(100)를 거쳐 전달되는 어드레스 천이 검출신호(ATD)의 펄스폭을 원하는 폭으로 조정하는 ATD 펄스폭 조정부(300)와, 상기 칩선택신호(CSB)의 펄스를 이용하여 상기 어드레스 천이 검출신호(ATD)의 펄스 제어가 가능하도록 하는 ATD 펄스 제어부(400)와, 상기 입력부(100)를 거쳐 전달되는 신호로 부터 에이티드 썸신호를 생성하여 출력하는 제2인버터(600)와, 상기 ATD 펄스폭 조정부(300)와 ATD 펄스 제어부(400)의 출력에 따라 전류의 양을 조정하는 전류 조절부(500)를 구비하여 칩선택신호만으로 칩을 동작시킬 때의 칩선택신호와 ATD펄스와의 타이밍 미스매칭(mismatching)에 의한 큰 전류 발생을 없애고, ATD 펄스폭을 자유롭게 조정할 수 있도록 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an Address Transition Detection SUM circuit. In the related art, there is a section in which a transistor is turned on at the same time. Thus, a large amount of current flows, and a delay part does not properly serve as a delay. Pulse width adjustment is impossible. Accordingly, the present invention provides an input unit 100 which transmits or blocks an address transition detection signal ATD output from the address transition detection circuit to the next stage, and inverts the chip select signal CSB and uses the inverted signal. A first inverter 200 for controlling the operation of the input unit 100, an ATD pulse width adjusting unit 300 for adjusting the pulse width of the address transition detection signal ATD transmitted through the input unit 100 to a desired width; And an ATD pulse controller 400 to enable pulse control of the address transition detection signal ATD using the pulses of the chip select signal CSB and the signal transmitted through the input unit 100. A second inverter 600 that generates and outputs a thumb signal, and a current controller 500 that adjusts the amount of current according to the output of the ATD pulse width controller 300 and the ATD pulse controller 400. When operating the chip with only the selection signal Eliminating the large current is generated due to timing mismatch (mismatching) of the chip select signal and the ATD pulse in time, it can be adjusted freely by the ATD pulse width.
Description
본 발명은 에이티디 썸(Address Transition Detection SUM)회로에 관한 것으로, 특히 ATD 펄스폭의 조정이 가능하도록 하고, 불필요한 전류의 흐름을 제한하도록 한 에이티디 썸(ATD SUM)회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an Address Transition Detection SUM circuit, and more particularly, to an ATD SUM circuit that enables adjustment of an ATD pulse width and restricts unnecessary current flow.
도 1은 종래의 에이티디 썸(ATD SUM)회로도로서, 이에 도시한 바와 같이, 입력되는 어드레스 천이 검출신호(ATD)를 다음단으로 전달해주기 위한 입력부(10)와, 칩선택신호(CSB)를 반전시키고 이 반전된 신호를 이용하여 상기 입력부(10)의 동작을 제어하는 인버터(20)와, 상기 입력부(10)를 통해 입력되는 어드레스 천이 검출신호(ATD)의 펄스 폭을 조정하기 위한 지연부(30)와, 상기 지연부(30)에서 출력되는 신호를 반전시켜 출력하는 인버터(40)와, 상기 칩선택신호(CSB)와 입력부(10)를 통해 입력되는 어드레스 천이검출신호에 따라 에이티드 썸신호(ATDS)를 제어하는 펄스 제어부(60)와, 상기 입력부(10)를 거쳐 전달되는 어드레스 천이 검출신호로 부터 에이티드 썸신호(ATDS)를 생성하여 출력하는 인버터(50)로 구성된다.1 is a conventional ATD SUM circuit diagram. As shown in FIG. 1, an input unit 10 for transferring an input address transition detection signal ATD to a next stage and a chip select signal CSB are illustrated. The inverter 20 controls the operation of the input unit 10 using the inverted signal and a delay for adjusting the pulse width of the address transition detection signal ADT input through the input unit 10. According to the address transition detection signal input through the unit 30, the inverter 40 for inverting and outputting the signal output from the delay unit 30, and the chip select signal CSB and the input unit 10. And a pulse controller 60 for controlling the Needed Thumb signal ATDS, and an inverter 50 for generating and outputting the Activated Thumb signal ATDS from the address transition detection signal transmitted through the input unit 10. .
이와같이 구성된 종래 기술에 대하여 살펴보면 다음과 같다.Looking at the prior art configured as described above is as follows.
도 2a에서와 같이 칩선택신호(CSB)가 하이레벨에서 로우레벨로 인에이블되고 어드레스 천이 검출신호(ATD)가 로우레벨에서 하이레벨로 천이되면, 상기 로우레벨의 칩선택신호(CSB)는 인버터(20)를 거쳐 하이레벨로 되어 입력부(10)의 엔모스 트랜지스터(MN50)의 소오스로 공급된다.As shown in FIG. 2A, when the chip select signal CSB is enabled from the high level to the low level and the address transition detection signal ATD is transitioned from the low level to the high level, the low level chip select signal CSB is an inverter. It becomes high level via (20), and is supplied to the source of the NMOS transistor MN50 of the input part 10. FIG.
이때 상기 하이레벨로 천이되는 어드레스 천이 검출신호(ATD)에 의해 상기 엔모스 트랜지스터(MN50)가 서서히 턴온되기 시작한다.At this time, the NMOS transistor MN50 is gradually turned on by the address transition detection signal ADT transitioning to the high level.
이에 따라 N1노드는 도 2c에서와 같이 로우상태에서 하이상태로 천이하기 시작하고, 이 N1노드의 신호를 인버터(50)가 반전시켜 만드는 에이티디 썸신호(ATDS)는 도 2d에서와 같이 감소하기 시작한다.As a result, the N1 node starts to transition from the low state to the high state as shown in FIG. 2C, and the ATUM signal ATDS generated by the inverter 50 inverting the signal of the N1 node decreases as shown in FIG. 2D. To start.
상기 N1노드의 신호를 펄스 제어부(60)의 인버터(I2)가 반전시키고, 이 반전시키는 로우신호가 낸드게이트(ND1)로 입력되므로, 상기 낸드게이트(ND1)는 타측입력에 관계없이 하이신호를 출력한다.Since the inverter I2 of the pulse control unit 60 inverts the signal of the N1 node, and the inverted low signal is input to the NAND gate ND1, the NAND gate ND1 receives a high signal regardless of the other input. Output
그러면 피모스 트랜지스터(MP0)(MP54)는 턴오프되어 전류가 흐르는 것을 방지한다.PMOS transistor MP54 is then turned off to prevent current from flowing.
이때 펄스 제어부(60)의 인버터(I1)는 로우상태의 칩선택신호(CSB)를 반전시킨 하이상태의 신호를 상기 낸드게이트(ND1)로 출력하고, 지연부(40)와 인버터(40)는 로우상태의 N1노드의 신호를 지연 및 반전시킨 하이상태의 신호를 상기 낸드게이트(ND1)로 출력한다.At this time, the inverter I1 of the pulse controller 60 outputs a high state signal in which the chip select signal CSB in the low state is inverted to the NAND gate ND1, and the delay unit 40 and the inverter 40 A high state signal obtained by delaying and inverting a signal of a N1 node in a low state is output to the NAND gate ND1.
이와같이 동작하다가 칩선택신호(CSB)가 로우레벨이 되고, 어드레스 천이 검출신호(ATD)가 하이레벨이 되면 인버터(I1)를 통해 하이레벨이 변해 낸드게이트(ND1)로 입력되고, 입력부(10)의 엔모스 트랜지스터(MN50)가 턴온되므로 로우레벨의 N1노드의 신호가 지연부(30)와 인버터(40)를 통해 지연 및 반전된 하이레벨 신호가 상기 낸드게이트(ND1)에 입력되고, 아울러 인버터(I2)가 로우레벨의 신호를 하이레벨로 반전시켜 상기 낸드게이트(ND1)로 입력시킨다.In this way, when the chip select signal CSB becomes low level and the address transition detection signal ATD becomes high level, the high level is changed through the inverter I1 and input to the NAND gate ND1, and the input unit 10 Since the NMOS transistor MN50 is turned on, the high level signal, which is delayed and inverted through the delay unit 30 and the inverter 40, is input to the NAND gate ND1 through the delay unit 30 and the inverter 40. (I2) inverts the low level signal to the high level and inputs it to the NAND gate ND1.
이에 따라 상기 낸드게이트(ND1)는 인버터(I1,I2)(40)의 하이신호를 낸드링하여 N2노드의 신호 즉, 도 2b에서와 같은 로우신호를 피모스 트랜지스터(MP0,MP54)로 출력한다.Accordingly, the NAND gate ND1 NAND-rings the high signal of the inverters I1 and I2 40 to output a signal of the N2 node, that is, a low signal as shown in FIG. 2B to the PMOS transistors MP0 and MP54. .
이에 따라 피모스 트랜지스터(MP0,MP54)가 턴온된다.As a result, the PMOS transistors MP0 and MP54 are turned on.
따라서 전원전압단으로 부터의 전류가 피모스 트랜지스터(MP0,MP54)와 입력부(10)의 엔모스 트랜지스터(MN50)를 통해 전류가 흐른다.Accordingly, current from the power supply voltage terminal flows through the PMOS transistors MP0 and MP54 and the NMOS transistor MN50 of the input unit 10.
이와같이 전류가 흐를 때 인버터(50)는 N1노드의 신호를 반전시켜 만든 도 2d에서와 같은 하이상태의 에이티드 썸신호(ATDS)를 출력한다.In this way, when the current flows, the inverter 50 outputs the activated thumb signal ATDS as shown in FIG. 2D by inverting the signal of the N1 node.
그리고, 도 2a에서와 같이 하이레벨의 어드레스 천이 검출신호(ATD)가 로우레벨로 천이되면, 입력부(10)의 엔모스 트랜지스터(MN50)는 턴오프상태가 되므로 인버터(20)에 의한 하이레벨의 신호가 N1노드에 공급된다.As shown in FIG. 2A, when the high level address transition detection signal ATD transitions to the low level, the NMOS transistor MN50 of the input unit 10 is turned off, and thus the high level of the high level of the inverter 20 is turned off. The signal is supplied to the N1 node.
그러면 인버터(50)는 다시 N1노드의 신호를 반전시킨 도 4d에서와 같은 에이티드 썸신호(ATDS)를 만들어 출력하고, 낸드게이트(ND1)는 인버터(I2)와 지연부(30) 및 인버터(40)로 부터 전달되는 로우신호를 낸드링하고 이 낸드링한 하이신호를 피모스 트랜지스터(MP0,MP54)로 공급하여 턴오프시켜 전류의 흐름을 차단한다.Then, the inverter 50 again generates and outputs an activated thumb signal ATDS as shown in FIG. 4D in which the signal of the N1 node is inverted, and the NAND gate ND1 includes the inverter I2, the delay unit 30, and the inverter ( NAND the low signal transmitted from 40) is supplied to the PMOS transistors MP0 and MP54 and turned off to block the flow of current.
그러나, 상기에서와 같은 종래기술에는 펄스 제어부(60)의 피모스 트랜지스터(MP0,MP54)와 입력부(10)의 엔모스 트랜지스터(MN50)가 동시에 온하는 구간이 존재하여 많은 전류가 흘러 낭비되고, 지연부(30)가 지연 역할을 제대로 하지 못하여 정확한 어드레스 천이 검출신호의 펄스폭 조정이 불가능한 문제점이 있다.However, in the prior art as described above, there is a section in which the PMOS transistors MP0 and MP54 of the pulse controller 60 and the NMOS transistor MN50 of the input unit 10 are turned on at the same time. Since the delay unit 30 does not perform a proper role, there is a problem in that the pulse width of the correct address transition detection signal cannot be adjusted.
따라서, 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 원하는 펄스 폭의 제어가 가능하도록 한 에이티디 썸(ATD SUM)회로를 제공함에 있다.Accordingly, an object of the present invention for solving the conventional problems as described above is to provide an ATD SUM circuit that enables the control of the desired pulse width.
본 발명의 다른 목적은 엔모스 트랜지스터와 피모스 트랜지스터가 동시에 턴온되는 구간을 조절하여 불필요하게 많은 전류가 흐르는 것을 방지하도록 한 에이티디 썸(ATD SUM)회로를 제공함에 있다.Another object of the present invention is to provide an ATD SUM circuit which prevents unnecessary current from flowing by adjusting a section in which an NMOS transistor and a PMOS transistor are simultaneously turned on.
도 1은 종래의 에이티디 썸(ATD SUM)회로도.1 is a conventional ATD SUM circuit diagram.
도 2는 도 1에서, 각 부의 신호 타이밍도.2 is a signal timing diagram of each part in FIG. 1;
도 3은 본 발명의 에이티디 썸(ATD SUM)회로도.3 is an ATD SUM circuit diagram of the present invention.
도 4는 도 2에서, 각 부의 신호 타이밍도.4 is a signal timing diagram of each part in FIG. 2;
도 5는 종래와 본발명에서 ATD 펄스폭 동안 발생하는 피크전류 파형도.Figure 5 is a peak current waveform diagram occurring during the ATD pulse width in the prior art and the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
100 : 입력부 200 : 제1 인버터100: input unit 200: first inverter
300 : ATD 펄스폭 조정부 400 : ATD 펄스 제어부300: ATD pulse width control unit 400: ATD pulse control unit
500 : 전류 조절부 600 : 제2 인버터500: current regulator 600: second inverter
I11~I21 : 인버터 MN10~MN11 : 엔모스 트랜지스터I11 ~ I21: Inverter MN10 ~ MN11: NMOS transistor
MP11,MP12 : 피모스 트랜지스터MP11, MP12: PMOS transistor
ND10~ND12 : 낸드게이트ND10 ~ ND12: NAND Gate
상기 목적을 달성하기 위한 본 발명은 입력되는 어드레스 천이 검출신호를 다음단으로 전달해주기 위한 입력부와, 칩선택신호를 반전시키고 이 반전된 신호를 이용하여 상기 입력부의 동작을 제어하는 제1인버터와, 상기 입력부를 거쳐 전달되는 어드레스 천이 검출신호의 펄스폭을 원하는 폭으로 조정하는 ATD 펄스폭 조정부와, 상기 칩선택신호의 펄스를 이용하여 상기 어드레스 천이 검출신호의 펄스 제어가 가능하도록 하는 ATD 펄스 제어부와, 상기 입력부를 거쳐 전달되는 신호로 부터 에이티드 썸신호(ATDS)를 생성하여 출력하는 제2인버터와, 상기 ATD 펄스폭 조정부와 ATD 펄스 제어부의 출력에 따라 전류의 양을 조정하는 전류 조절부를 구비한 것을 특징으로 한다.The present invention for achieving the above object is an input unit for transmitting the input address transition detection signal to the next stage, a first inverter for inverting the chip selection signal and using the inverted signal to control the operation of the input unit; An ATD pulse width adjusting unit for adjusting a pulse width of the address transition detection signal transmitted through the input unit to a desired width, an ATD pulse controller for enabling pulse control of the address transition detection signal by using the pulse of the chip selection signal; And a second inverter configured to generate and output an activated thumb signal (ATDS) from the signal transmitted through the input unit, and a current controller to adjust an amount of current according to the output of the ATD pulse width controller and the ATD pulse controller. It is characterized by one.
이하, 첨부한 도면에 의거하여 상세히 살펴보면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 에이티디 썸(ATD SUM)회로도로서, 이에 도시한 바와 같이, 어드레스 천이 검출회로로 부터 출력되는 어드레스 천이 검출신호(ATD)를 다음단으로 전송 또는 차단하는 입력부(100)와, 칩선택신호(CSB)를 반전시키고 이 반전된 신호를 이용하여 상기 입력부(100)의 동작을 제어하는 제1인버터(200)와, 상기 입력부(100)를 거쳐 전달되는 어드레스 천이 검출신호(ATD)의 펄스폭을 원하는 폭으로 조정하는 ATD 펄스폭 조정부(300)와, 상기 칩선택신호(CSB)의 펄스를 이용하여 상기 어드레스 천이 검출신호(ATD)의 펄스 제어가 가능하도록 하는 ATD 펄스 제어부(400)와, 상기 입력부(100)를 거쳐 전달되는 신호로 부터 에이티드 썸신호(ATDS)를 생성하여 출력하는 제2인버터(600)와, 상기 ATD 펄스폭 조정부(300)와 ATD 펄스 제어부(400)의 출력에 따라 전류의 양을 조정하는 전류 조절부(500)로 구성한다.FIG. 3 is an ATD SUM circuit diagram of the present invention. As shown therein, an input unit 100 for transmitting or blocking an address transition detection signal ATD output from an address transition detection circuit to a next stage is shown. And a first inverter 200 that inverts the chip select signal CSB and controls the operation of the input unit 100 using the inverted signal, and an address transition detection signal transmitted through the input unit 100. An ATD pulse control unit 300 for adjusting the pulse width of the ATD to a desired width, and an ATD pulse control unit for enabling pulse control of the address transition detection signal ATD using a pulse of the chip select signal CSB. A second inverter 600 for generating and outputting an activated thumb signal ATDS from the signal transmitted through the input unit 100, the ATD pulse width adjusting unit 300, and an ATD pulse control unit 400. To adjust the amount of current according to the output of 400) Constitute a flow control unit 500.
그리고, 상기 ATD 펄스폭 조정부(300)는, 입력되는 어드레스 천이 검출신호(ATD)를 순차적으로 반전시켜 출력하는 인버터(I16)(I17)와, 상기 인버터(I17)에서 출력되는 신호에 대하여 소정시간 만큼 지연시켜 ATD 펄스의 폭을 조정하는 지연부(301)와, 상기 지연부(301)의 출력신호를 반전시켜 전송하는 인버터(I20)와, 상기 입력부(100)로 부터 전달되는 어드레스 천이 검출신호(ATD)를 반전시켜 전송하는 인버터(I21)로 구성한다.The ATD pulse width adjusting unit 300 sequentially converts the input address transition detection signal ATD by an inverter I16 (I17) and outputs a predetermined time with respect to the signal output from the inverter I17. A delay unit 301 that adjusts the width of the ATD pulses by delaying the delay, an inverter I20 that inverts and transmits the output signal of the delay unit 301, and an address transition detection signal transmitted from the input unit 100; The inverter I21 inverts and transfers the ATD.
또한 상기 ATD 펄스 제어부(400)는, 입력되는 칩선택신호(CSB)를 반전시켜 출력하는 인버터(I11)와, 상기 인버터(I11)에서 출력되는 신호에 인버터(I12)를 거쳐 반전시켜 입력받아 소정시간 만큼 지연시켜 출력하는 지연부(401)와, 상기 인버터(I11)와 지연부(401)의 출력신호를 각각 입력받아 낸드링하는 낸드게이트(ND10)와, 상기 인버터(I11)와 낸드게이트(ND10)의 출력신호를 각각 입력받아 낸드링하는 낸드게이트(ND11)와, 상기 낸드게이트(ND11)의 출력신호를 반전시켜 출력하는 인버터(I15)로 구성한다.In addition, the ATD pulse controller 400 inverts the chip select signal CSB to be input and outputs the inverter I11 and the signal output from the inverter I11 through the inverter I12 to be inverted to receive a predetermined value. A delay unit 401 for delaying and outputting time, a NAND gate ND10 for receiving and outputting the output signals of the inverter I11 and the delay unit 401, and the inverter I11 and the NAND gate ( And a NAND gate ND11 that receives and outputs the output signal of the ND10, respectively, and an inverter I15 that inverts and outputs the output signal of the NAND gate ND11.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.When described in detail with respect to the operation and effect of the present invention configured as described above.
도 4a에서와 같이 칩선택신호(CSB)가 하이레벨에서 로우레벨로 인에이블되면, ATD 펄스 제어부(400)의 인버터(I11)를 거친 N10노드는 도 4b에서와 같이 로우레벨에서 하이레벨로 반전된다.When the chip select signal CSB is enabled from the high level to the low level as shown in FIG. 4A, the N10 node passing through the inverter I11 of the ATD pulse controller 400 is inverted from the low level to the high level as shown in FIG. 4B. do.
이렇게 하이레벨로 반전된 신호는인버터(I12)와 지연부(401)의 인버터(I13,I14)를 각각 거쳐 소정시간 만큼 지연되고, 상기 지연부(401)를 거친 N11노드에는 도 4b에서와 같은 신호가 걸리게 된다.The signal inverted to the high level is delayed by a predetermined time through the inverters I12 and the inverters I13 and I14 of the delay unit 401, respectively, and the N11 node passing through the delay unit 401 is as shown in FIG. 4B. The signal is taken.
상기 지연부(401)의 출력신호와 인버터(I11)의 출력신호를 각각 입력받아 낸드링하는 낸드게이트(ND10)의 N12노드는 도 4c에 도시한 바와 같이 로우레벨로 된다.The N12 node of the NAND gate ND10 that receives and outputs the output signal of the delay unit 401 and the output signal of the inverter I11, respectively, becomes low level as shown in FIG. 4C.
상기 N12노드의 신호와 상기 인버터(I11)의 신호를 낸드게이트(ND10)엔서 낸드링하고, 이 낸드링한 신호를 인버터(I15)에서 반전시키는, 상기 인버터(I15)의 N13노드는 도 4c에서와 같이 로우레벨이 된다.The N13 node of the inverter I15, which NAND the signal of the N12 node and the signal of the inverter I11 at the NAND gate ND10 and inverts the NAND signal at the inverter I15, is shown in FIG. 4C. As in the low level.
상기 칩선택신호(CSB)가 하이레벨에서 로우레벨로 인에이블될 때 어드레스 천이 검출신호(ATD)가 도 4a에서와 같이 로우레벨에서 하이레벨로 천이되면, 입력부(100)의 엔모스 트랜지스터(MN10)가 턴온되어 N15노드는 도 4e에서와 같이 로우레벨이 된다.When the chip select signal CSB is enabled from the high level to the low level, when the address transition detection signal ATD transitions from the low level to the high level as shown in FIG. 4A, the NMOS transistor MN10 of the input unit 100 is used. ) Is turned on to bring the N15 node low level as in FIG. 4E.
그러면 인버터(600)은 로우레벨의 신호를 반전시킨 도 4f에서와 같이 하이레벨의 ATD SUM신호를 출력한다.Inverter 600 then outputs a high level ATD SUM signal as shown in FIG. 4F where the low level signal is inverted.
이때 ATD 펄스 제어부(400)의 N13노드가 로우레벨이므로 전류 조절부(500)의 낸드게이트(ND12)는 타측입력에 관계없이 하이레벨의 신호를 출력하게 되고, 상기 하이레벨의 신호에 의해 피모스 트랜지스터(MP11,MP12)가 턴오프되어 전류의 흐름을 차단한다.At this time, since the N13 node of the ATD pulse controller 400 is at the low level, the NAND gate ND12 of the current controller 500 outputs a high level signal regardless of the other input, and the PMOS signal is generated by the high level signal. Transistors MP11 and MP12 are turned off to block the flow of current.
이상에서와 같이 동작하다가 상기 ATD 펄스 제어부(400)의 지연부(401)를 통해 칩선택신호(CSB)가 도 4b에서와 같이 로우레벨로 지연되어 출력되면, 낸드게이트(ND10)는 N12로 하이레벨의 신호를 출력하고, 이 신호는 다시 인버터(I11)의 출력과 함께 새로운 낸드게이트(ND11)로 입력된다.As described above, when the chip select signal CSB is output at a low level as shown in FIG. 4B through the delay unit 401 of the ATD pulse controller 400, the NAND gate ND10 is set to N12 as high. A signal of the level is output, and this signal is again input to the new NAND gate ND11 together with the output of the inverter I11.
그러면 상기 낸드게이트(ND11)는 낸드링한 로우레벨의 신호를 출력하고, 이 로우레벨의 신호를 인버터(I15)를 거쳐 N13노드로 도 4c에서와 같이 하이레벨의 신호를 출력한다.Then, the NAND gate ND11 outputs the NAND-ringed low level signal, and outputs the low level signal through the inverter I15 to the N13 node as shown in FIG. 4C.
이때 ATD 펄스폭 조정부(400)의 인버터(I21)은 N15노드의 로우신호를 반전시킨 하이신호를 전류 조정부(500)의 낸드게이트(ND12)의 타측으로 출력하고, 인버터(I17,I18)과 지연부(401) 및 인버터(I20)를 거쳐 하이신호를 상기 낸드게이트(ND12)의 또다른 타측으로 출력한다.At this time, the inverter I21 of the ATD pulse width adjusting unit 400 outputs the high signal inverting the low signal of the N15 node to the other side of the NAND gate ND12 of the current adjusting unit 500, and delays the inverters I17 and I18. The high signal is output to the other side of the NAND gate ND12 via the unit 401 and the inverter I20.
그러면 상기 낸드게이트(ND12)는 낸드조합한 신호 즉, 도 4d에서와 같은 N14노드의 로우신호를 출력한다.The NAND gate ND12 then outputs a NAND combined signal, that is, a low signal of the N14 node as shown in FIG. 4D.
상기 로우신호는 피모스 트랜지스터(MP11,MP12)를 턴온시켜 전류가 흐르도록 한다.The low signal turns on the PMOS transistors MP11 and MP12 to allow current to flow.
이렇게 흐르는 전류는 상기 피모스 트랜지스터(MP11,MP12)와 입력부(100)의 엔모스 트랜지스터(MN10)를 통해 접지측으로 흐르게 된다.The current flowing in this way flows to the ground side through the PMOS transistors MP11 and MP12 and the NMOS transistor MN10 of the input unit 100.
이때 N15노드는 도 4e에서와 같이 로우레벨이 되고, 에이티드 썸신호(ATDS)는 인버터(600)를 거쳐 N15노드를 반전시켜 만들어진 도 4f에서와 같이 하이레벨이 된다.At this time, the N15 node becomes low level as shown in FIG. 4E, and the activated thumb signal ATDS becomes high level as shown in FIG. 4F made by inverting the N15 node through the inverter 600.
이와같이 동작하다가 상기 어드레스 천이 검출신호(ATD)가 도 4a에서와 같이 하이레벨에서 로우레벨로 천이하게 되면, 입력부(100)의 엔모스 트랜지스터(MN10)는 턴오프상태가 되므로 인버터(200)를 통한 하이레벨의 신호가 N15노드에 나타나게 되고, 이 신호는 ATD 펄스폭 조정부(300)의 인버터(I16,I17)와 지연부(401) 및 인버터(I20)를 거쳐 로우신호를 전류 조절부(500)의 낸드게이트(ND12)로 출력한다.In this manner, when the address transition detection signal ATD transitions from the high level to the low level as shown in FIG. 4A, the NMOS transistor MN10 of the input unit 100 is turned off, and thus, the inverter 200 may be turned off. The high level signal is displayed on the N15 node, and this signal is passed through the inverters I16 and I17 of the ATD pulse width adjusting unit 300, the delay unit 401 and the inverter I20, and the current control unit 500. To the NAND gate ND12 of.
그러면 상기 낸드게이트(ND12)는 도 4d에서와 같이 하이레벨의 신호를 피모스 트랜지스터(MP11,MP12)로 출력하여 턴오프상태로 만들어 전류를 차단한다.Then, the NAND gate ND12 outputs a high level signal to the PMOS transistors MP11 and MP12 and turns off the current as shown in FIG. 4D.
이렇게 ATD 펄스폭 동안에 흐르는 전류에 대하여 종래와 본 발명에 대하여 살펴보면, 도 5에서와 같이 종래에는 큰 피크전류가 흐르는 반면에 본 발명에서는 작은 피크전류가 흐름을 알 수 있다.As described above, the present invention and the present invention with respect to the current flowing during the ATD pulse width, while a large peak current flows conventionally as shown in FIG. 5, a small peak current flows in the present invention.
도 4e에서와 같은 N15노드의 하이신호를 인버터(600)에서 반전시켜 만든 도 4f에서와 같은 로우레벨의 에이티드 썸신호(ATDS)를 출력한다.A low-level activated thumb signal ATDS as shown in FIG. 4F is output by inverting the high signal of the N15 node as shown in FIG. 4E by the inverter 600.
상술한 바와 같이, 본 발명은 칩선택신호만으로 칩을 동작시킬 때의 칩선택신호와 ATD펄스와의 타이밍 미스매칭(mismatching)에 의한 큰 전류 발생을 없애고, ATD 펄스폭을 자유롭게 조정할 수 있도록 한 효과가 있다.As described above, the present invention eliminates large currents due to timing mismatching between the chip selection signal and the ATD pulse when the chip is operated only by the chip selection signal, and freely adjusts the ATD pulse width. There is.
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|---|---|---|---|
| KR1019970033437A KR100244487B1 (en) | 1997-07-18 | 1997-07-18 | Atd sum circuit |
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|---|---|---|---|
| KR1019970033437A KR100244487B1 (en) | 1997-07-18 | 1997-07-18 | Atd sum circuit |
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399927B1 (en) * | 2000-12-27 | 2003-09-29 | 주식회사 하이닉스반도체 | Pulse generation circuit |
| KR100508722B1 (en) * | 2001-12-31 | 2005-08-17 | 매그나칩 반도체 유한회사 | Apparutus for fixing pulse width |
| KR100605784B1 (en) * | 1999-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | Pulse generator |
-
1997
- 1997-07-18 KR KR1019970033437A patent/KR100244487B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100605784B1 (en) * | 1999-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | Pulse generator |
| KR100399927B1 (en) * | 2000-12-27 | 2003-09-29 | 주식회사 하이닉스반도체 | Pulse generation circuit |
| KR100508722B1 (en) * | 2001-12-31 | 2005-08-17 | 매그나칩 반도체 유한회사 | Apparutus for fixing pulse width |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100244487B1 (en) | 2000-02-01 |
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