KR100428688B1 - Delay apparatus according to power supply voltage, in which paths of high power supply voltage and a low power supply voltage are implemented separately - Google Patents

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Abstract

PURPOSE: A delay apparatus according to a power supply voltage is provided to realize desired timing by controlling delay time of a high power supply voltage and a low power supply voltage with one circuit. CONSTITUTION: According to the delay apparatus, an input unit(10) receives an input signal. A low power supply voltage pull-down unit(100) outputs a signal corresponding to a potential level of a power supply voltage. A switching unit(200) switches each output path of the output of the input unit in response to an output of the low power supply voltage pull-down unit. The first delay unit(300) delays an output of the low power supply voltage from the switching unit. The second delay unit(400) delays an output of the high power supply voltage from the switching unit. And an output unit receives the output of the first and the second delay unit and then outputs it.

Description

전원 전압에 따른 지연 장치Delay device according to power supply voltage

본발명은 지연 장치에 관한 것으로서, 전원 전압의 범위가 넓어 고전원전압과 저전원전압 각각에 다른 지연시간을 갖는 지연 장치에 관한 것이다.The present invention relates to a delay device, and relates to a delay device having a wide range of power supply voltage and having a different delay time for each of the high power supply voltage and the low power supply voltage.

종래에는 고전원전압과 저전원전압의 지연시간을 조정하기 위해 고전원전압용 지연 회로와 저전원전압용 지연 회로를 각기 두어 타이밍을 조절하기 때문에, 원하는 지연시간으로 제어하기가 어렵고 아울러 이러한 지연 회로를 사용하는 전체 칩의 면적이 커지는 문제점이 있다.Conventionally, in order to adjust the delay time of the high power supply voltage and the low power supply voltage, a high power supply voltage delay circuit and a low power supply voltage delay circuit are respectively adjusted to adjust the timing, so that it is difficult to control the desired delay time. There is a problem that the area of the entire chip using the larger.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 전원 전압의 범위가 큰 장치에서 하나의 회로로 고전원전압과 저전원전압의 지연시간을 제어해 원하는 타이밍을 구현하는 전원 전압에 따른 지연 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, in a device having a large range of power supply voltage, the delay according to the power supply voltage to implement the desired timing by controlling the delay time of the high power supply voltage and the low power supply voltage in one circuit The purpose is to provide a device.

도1은 통상의 지연 회로도,1 is a conventional delay circuit diagram;

도2는 본 발명의 전원 전압에 따른 지연 회로도,2 is a delay circuit diagram according to a power supply voltage of the present invention;

도3은 도1의 2V 저전원전압에서의 시뮬레이션 결과도,3 is a simulation result diagram of the 2V low power supply voltage of FIG.

도4는 도2의 2V 저전원전압에서의 시뮬레이션 결과도,4 is a simulation result diagram at 2V low power supply voltage of FIG.

도5는 도2의 4V 고전원전압에서의 시뮬레이션 결과도.FIG. 5 is a simulation result diagram at 4V high power voltage of FIG. 2; FIG.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

10 : 입력단10: input terminal

100 : 저전원전압 풀다운 회로100: low power supply voltage pull-down circuit

200 : 스위칭 회로200: switching circuit

300 : 제1 지연회로300: first delay circuit

400 : 제2 지연회로400: second delay circuit

상기 목적을 달성하기 위한 본 발명은 지연 장치에 있어서,입력신호를 수신하는 입력 수단; 전원전압의 전위레벨에 대응하는 신호를 출력하는 저전원전압 풀다운 수단; 상기 입력 수단의 출력을 상기 저전원전압 풀다운 수단의 출력에 응답하여 각각의 출력 패스를 스위칭하는 스위칭 수단; 상기 스위칭 수단에서 상기 저전원전압일 경우의 출력을 입력받아 지연시키는 제1 지연수단; 상기 스위칭 수단에서 상기 고전원전압일 경우의 출력을 입력받아 지연시키는 제2 지연수단; 및 상기 제1 지연수단과 상기 제2 지연수단으로부터 출력된 값을 입력받아 출력하는 출력수단을 포함하여 이루어진 전원 전압에 따른 지연 장치를 포함하여 이루어진다.In accordance with another aspect of the present invention, there is provided a delay apparatus comprising: input means for receiving an input signal; Low power supply voltage pull-down means for outputting a signal corresponding to the potential level of the power supply voltage; Switching means for switching each output path in response to an output of said input means in response to an output of said low power supply voltage pull-down means; First delay means for receiving and delaying an output in the case of the low power supply voltage from the switching means; Second delay means for receiving and delaying an output of the high power voltage in the switching means; And a delay device according to a power supply voltage including an output means for receiving and outputting a value output from the first delay means and the second delay means.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도1은 통상의 지연 회로로서, 입력단으로부터 직렬로 총 8개의 인버터를 체인으로 연결한 구조이다. 입력단에 로 → 하이 → 로의 값을 인가하고, 저전원전압을 2V로 하여 세 번째 인버터의 출력노드이자 네 번째 인버터의 입력노드 d1과 노드 d1으로부터 4개의 인버터를 통과한 출력노드 d2 사이의 지연 시간은 도3의 지연 시간 시뮬레이션 결과에서 보여지듯이 12.2㎱에서 18.1㎱, 22.5㎱에서 28.2㎱로 평균 5.8㎱가 지연됨을 알 수 있다.1 is a conventional delay circuit, in which a total of eight inverters are connected in series from an input terminal in a chain. Delay time between output node d2 of the third inverter and input node d1 of the fourth inverter and output node d2 passing through 4 inverters from node d1 with low power supply voltage of 2V at the input terminal As can be seen from the delay simulation results of FIG. 3, it can be seen that an average of 5.8 ms is delayed from 18.1 ms to 12.2 ms and 28.2 ms to 22.5 ms.

도2는 본 발명에 따른 전원 전압에 따른 지연 회로로서, 입력신호로부터 연결된 제1 인버터(I1),제2 인버터(I2),제3 인버터(I3)로 구성된 입력단(10)과 저전원전압을 주었을 경우 접지레벨의 값이 출력되고, 고전원전압을 주었을 경우 전원전압의 값이 출력되는 저전원전압 풀다운 회로(Low Vcc Pull-Down circuit,100)와, 상기 입력단(10)의 출력노드인 노드 1과 상기 저전원전압 풀다운 회로의 출력노드인 노드 2를 입력으로 받는 스위칭 회로(200)와, 상기 스위칭 회로에서 저전원전압일 경우의 출력인 c1을 지연시키는 제1 지연회로(300),상기 스위칭 회로에서 고전원전압일 경우의 출력인 c2를 지연시키는 제2 지연회로(400) 및 제1,제2 지연회로로부터 출력된 값을 입력받아 출력하는 제4 인버터(I4)로 구성된 출력단으로 구성된다.Figure 2 is a delay circuit according to the power supply voltage according to the present invention, the input terminal 10 consisting of a first inverter (I1), a second inverter (I2), a third inverter (I3) connected from an input signal and a low power supply voltage The low voltage supply pull-down circuit 100 outputs the value of the ground level when the signal is supplied to the ground level, and the value of the power supply voltage when the high power voltage is applied, and the node that is the output node of the input terminal 10. A switching circuit 200 which receives 1 and a node 2 which is an output node of the low power supply voltage pull-down circuit as an input, and a first delay circuit 300 which delays c1 which is an output when the power supply voltage is low in the switching circuit, It consists of an output stage consisting of a second delay circuit 400 for delaying the output c2 in the case of a high power voltage in the switching circuit and a fourth inverter I4 for receiving and outputting the value output from the first and second delay circuits. do.

상기 저전원전압 풀다운 회로(100)는 게이트와 소스가 전원 전압에 함께 접속된 제1 엔모스트랜지스터(N1), N1의 드레인이 게이트와 소스에 함께 접속된 제2 엔모스트랜지스터(N2), 접지레벨과 노드 M1에 접속되고 N2의 드레인이 게이트에 접속된 제3 엔모스트랜지스터(N3), 게이트와 소스가 전원 전압에 함께 접속되고 드레인이 노드 M1에 접속된 제4 엔모스트랜지스터(N4), 상기 노드 M1을 입력으로 직렬로 연결된 두 개의 제5 인버터(I5),제6 인버터(I6)로 구성된다.The low power supply voltage pull-down circuit 100 may include a first NMOS transistor N1 having a gate and a source connected to a power supply voltage, a second NMOS transistor N2 having a drain of N1 connected to a gate and a source, and a ground. A third NMOS transistor N3 connected to a level and a node M1, a drain of N2 connected to a gate, a fourth NMOS transistor N4 connected with a gate and a source connected to a power supply voltage, and a drain connected to a node M1, It consists of two fifth inverter I5 and sixth inverter I6 connected in series with the node M1 as an input.

상기 스위칭 회로(200)는 상기 저전원전압 풀다운 회로의 출력(노드 2)을 게이트 입력으로 하는 제1 피모스트랜지스터(P1)와 노드 2의 반전된 값을 게이트 입력으로 하는 제5 엔모스트랜지스터(N5)가 병렬 연결되어 제3 인버터의 출력(노드 1)과 상기 스위칭 회로의 저전원전압 출력인 c1에 접속되고, 노드 2을 게이트 입력으로 하는 제6 엔모스트랜지스터(N6)와 노드 2의 반전된 값을 게이트 입력으로 하는 제2 피모스트랜지스터(P2)가 병렬 연결되어 상기 스위칭 회로의 고전원전압 출력인 c2와 상기 노드 1에 직렬 접속되어 구성된다.The switching circuit 200 may include a first PMOS transistor P1 having a gate input as an output (node 2) of the low power supply voltage pull-down circuit, and a fifth NMOS transistor having a inverted value of node 2 as a gate input. N5) is connected in parallel and connected to the output of the third inverter (node 1) and the low power supply voltage output of the switching circuit c1, and the inversion of the sixth NMOS transistor N6 and the node 2 which use node 2 as a gate input. A second PMOS transistor P2 having the above-mentioned value as a gate input is connected in parallel and connected in series with c2, which is a high power output of the switching circuit, and the node 1.

제1,제2 지연회로(300,400)는 각각 짝수개의 인버터로 구성되며, 원하는 지연시간만큼의 인버터를 추가로 구성하여 원하는 만큼의 지연이 가능하다.Each of the first and second delay circuits 300 and 400 is configured by an even number of inverters, and an additional inverter having a desired delay time may be additionally configured to delay as much as desired.

본 실시예에서는 고전원전압을 인가하였을 시 2.2㎱ 지연시켜 저전원 전압을 인가하였을 때와 같은 지연시간을 유지하기 위해 4개의 인버터를 제2 지연회로에 추가하고, 제1 지연회로에는 인버터를 쓰지 않음으로써 원하는 지연시간을 얻을 수 있게 한다.In this embodiment, four inverters are added to the second delay circuit in order to maintain the same delay time as when the low power supply voltage is applied by delaying 2.2 ㎱ when the high power voltage is applied, and the inverter is not used in the first delay circuit. In order to achieve the desired delay time.

본 실시예에서 입력단에 로 → 하이 → 로의 입력을 인가하고 저전원전압을2V로하여 시뮬레이션을 할 때 저전원전압 풀다운 회로에서 전원 전압이 저전압일 경우 전원전압에서 제4 엔모스트랜지스터(N4)의 문턱전압만큼이 감소된 값과 전원전압에서 제1 엔모스트랜지스터(N1)과 제2 엔모스트랜지스터(N2)의 문턱전압만큼이 감소되고난 다음 제3 엔모스트랜지스터(N3)를 구동하는 게이트값 사이에서 제3 엔모스트랜지스터(N3)에 의한 접지 레벨을 전달하고 두 개의 인버터(I5,I6)를 통과한 후 도4의 저전압 2V에서의 전원 전압에 따른 지연 조정 회로의 시뮬레이션 결과에서 보여지듯 노드 2에 "로"값을 싣는다. 저전원전압 풀다운 회로의 "로" 출력값은 상기 스위칭 회로의 제1 피모스트랜지스터(P1)와 제6 엔모스트랜지스터(N6) 중 제1 피모스트랜지스터(P1)를 턴온시켜, 입력 신호를 노드 1을 거쳐 c1 신호로 전달한다. 이때 노드 2의 값을 반전시키는 제7 인버터(I7)과 제5 엔모스트랜지스터(N5)는 제1 피모스트랜지스터(P1)의 "로"값 전달 특성을 좋게하며, 상기 c1 신호는 도4의 저전압 2V에서의 전원 전압에 따른 지연 조정 회로의 시뮬레이션 결과에서 보여지듯 제4 인버터(I4)를 통과해 "로" 출력신호로 출력된다.In this embodiment, when the input of low → high → low is applied to the input terminal and the low power supply voltage is set to 2V, the low power supply voltage pull-down circuit shows that when the power supply voltage is low voltage, the fourth NMOS transistor N4 The gate value for driving the third NMOS transistor N3 after the threshold voltage is decreased by the threshold voltage and the threshold voltage of the first NMOS transistor N1 and the second NMOS transistor N2 is reduced from the power supply voltage. As shown in the simulation results of the delay adjustment circuit according to the power supply voltage at the low voltage 2V of FIG. 4 after passing the ground level by the third NMOS transistor N3 and passing through the two inverters I5 and I6. Put a value of "to" in 2. The "low" output value of the low power supply voltage pull-down circuit turns on the first PMO transistor P1 of the first PMOS transistor P1 and the sixth NMOS transistor N6 of the switching circuit, thereby inputting the input signal to node 1. Pass through as c1 signal. In this case, the seventh inverter I7 and the fifth enMOS transistor N5 inverting the value of node 2 improve the " low " value transfer characteristic of the first PMOS transistor P1, and the c1 signal is shown in FIG. As shown in the simulation result of the delay adjustment circuit according to the power supply voltage at the low voltage 2V, it is output as the "low" output signal through the fourth inverter I4.

또한, 본 실시예에서 입력단에 로 → 하이 → 로의 입력을 인가하고 고전원전압을 4V로하여 시뮬레이션을 할 때 저전원전압 풀다운 회로에서 전원 전압이 고전압일 경우 제4 엔모스트랜지스터(N4)와 제3 엔모스트랜지스터(N3)의 노드 M1 값은 제4 엔모스트랜지스터(N4)에 의한 전원전압 값이 전달하게 되고, 두 개의 인버터(I5,I6)를 통과한 후 도5의 고전압 4V에서의 전원 전압에 따른 지연 조정 회로의 시뮬레이션 결과에서 보여지듯 노드 2에 "하이"값을 싣는다. 저전원전압 풀다운 회로의 "하이" 출력값은 상기 스위칭 회로의 제1 피모스트랜지스터(P1)와 제6 엔모스트랜지스터(N6) 중 제6 엔모스트랜지스터(N6)를 턴온시켜, 입력 신호를 노드 1을 거쳐 c2신호로 전달한다. 이때 노드 2의 값을 반전시키는 제8 인버터(I8)과 제2 피모스트랜지스터(P2)는 제6 엔모스트랜지스터(N6)의 "하이"값 전달 특성을 좋게하며, 상기 c2 신호는 도5의 고전압 4V에서의 전원 전압에 따른 지연 조정 회로의 시뮬레이션 결과에서 보여지듯 4개의 인버터 회로로 구성된 지연회로(400)을 통과해 노드 c2(11.2㎱, 21.1㎱)과 노드 c1(13.4㎱, 23.0㎱)의 약 2㎱ 차이만큼 지연된 후 출력신호로 출력된다.In addition, in the present embodiment, when the input of the low → high → low is applied to the input terminal and the high power voltage is 4 V, the fourth NMOS transistor N4 and the fourth transistor are applied when the power supply voltage is high in the low power supply voltage pull-down circuit. The node M1 value of the 3 NMOS transistor N3 is transferred to the power supply voltage value by the fourth NMOS transistor N4, and passes through two inverters I5 and I6, and then, the power at the high voltage 4V of FIG. Load the "high" value at node 2, as shown by the simulation results of the delay-adjustment circuit according to the voltage. The "high" output value of the low power supply voltage pull-down circuit turns on the sixth MOS transistor N6 of the first PMOS transistor P1 and the sixth NMOS transistor N6 of the switching circuit, thereby inputting the input signal to node 1. It passes through c2 signal. In this case, the eighth inverter I8 and the second PMOS transistor P2 inverting the value of the node 2 improve the "high" value transfer characteristic of the sixth NMOS transistor N6, and the c2 signal of FIG. As shown in the simulation results of the delay adjustment circuit according to the supply voltage at the high voltage 4V, the node c2 (11.2 ㎱, 21.1 ㎱) and node c1 (13.4 ㎱, 23.0 ㎱) are passed through the delay circuit 400 consisting of four inverter circuits. After a delay of about 2㎱, the output signal is output.

본 실시예의 2V 저전압 전원전압에서는 노드 c1방향으로 지연시키지 않은 신호가 출력신호로 흐르고, 4V 고전압 전원전압에서는 노드 c2방향으로 지연회로를 거쳐 약 2㎱ 지연된 출력신호가 출력된다.In the 2V low voltage power supply voltage of this embodiment, a signal which does not delay in the node c1 direction flows to the output signal, and at the 4V high voltage power supply voltage, an output signal which is delayed by about 2 dB is passed through the delay circuit in the node c2 direction.

상기 도2 지연 제어 회로에서 고전원전압과 저전원전압의 패스를 따로 두고, 제1 지연회로(300)와 제2 지연회로(400)에 사용되는 인버터의 개수를 적절히 조정함으로써 고전원전압과 저전원전압에 따른 원하는 지연시간을 얻을 수 있다.In the delay control circuit of FIG. 2, the paths of the high power supply voltage and the low power supply voltage are separated from each other, and the number of inverters used in the first delay circuit 300 and the second delay circuit 400 is adjusted appropriately. The desired delay time can be obtained depending on the supply voltage.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 하나의 지연 회로에서 고전원전압과 저전원전압의 패스를 따로 두고 인버터의 개수를 적절히 조정함으로써 고전원전압과 저전원전압에 따른 각각의 원하는 지연시간을 얻을 수 있으며, 하나의 회로로 구현되어 전체 칩 면적의 감소에도 효과가 있다.According to the present invention, the desired delay time according to the high power supply voltage and the low power supply voltage can be obtained by appropriately adjusting the number of inverters separately from the paths of the high power supply voltage and the low power supply voltage in one delay circuit. Implemented in one circuit, it is also effective in reducing the total chip area.

Claims (11)

지연 장치에 있어서,In the delay device, 입력신호를 수신하는 입력 수단;Input means for receiving an input signal; 전원전압의 전위레벨에 대응하는 신호를 출력하는 저전원전압 풀다운 수단;Low power supply voltage pull-down means for outputting a signal corresponding to the potential level of the power supply voltage; 상기 입력 수단의 출력을 상기 저전원전압 풀다운 수단의 출력에 응답하여 각각의 출력 패스를 스위칭하는 스위칭 수단;Switching means for switching each output path in response to an output of said input means in response to an output of said low power supply voltage pull-down means; 상기 스위칭 수단에서 상기 저전원전압일 경우의 출력을 입력받아 지연시키는 제1 지연수단;First delay means for receiving and delaying an output in the case of the low power supply voltage from the switching means; 상기 스위칭 수단에서 상기 고전원전압일 경우의 출력을 입력받아 지연시키는 제2 지연수단; 및Second delay means for receiving and delaying an output of the high power voltage in the switching means; And 상기 제1 지연수단과 상기 제2 지연수단으로부터 출력된 값을 입력받아 출력하는 출력수단;Output means for receiving and outputting values output from the first delay means and the second delay means; 을 포함하여 이루어지는 전원 전압에 따른 지연 장치.Delay device according to the power supply voltage comprising a. 제 1 항에 있어서, 상기 저전원전압 풀다운 수단은The method of claim 1, wherein the low power supply voltage pull-down means 게이트와 소스가 전원 전압에 함께 접속된 제1 엔모스트랜지스터;A first enMOS transistor with a gate and a source connected together to a power supply voltage; 상기 제1 엔모스트랜지스터의 드레인이 게이트와 소스에 함께 접속된 제2 엔모스트랜지스터;A second NMOS transistor having a drain of the first NMOS transistor coupled to a gate and a source; 접지레벨과 상기 제2 엔모스트랜지스터의 드레인이 게이트에 접속된 제3 엔모스트랜지스터;A third NMOS transistor having a ground level and a drain of the second NMOS transistor connected to a gate; 상기 제3 엔모스트랜지스터와 직렬로 접속되고, 게이트와 소스가 전원 전압에 함께 접속된 제4 엔모스트랜지스터;A fourth NMOS transistor connected in series with the third NMOS transistor and having a gate and a source connected together to a power supply voltage; 상기 제3 엔모스트랜지스터와 상기 제4 엔모스트랜지스터의 직렬 연결 부분을 입력으로한 제5 반전수단; 및Fifth inverting means having an input of a series connection portion of the third enMOS transistor and the fourth enMOS transistor; And 상기 제5 반전수단의 출력값을 다시 반전하는 제6 반전수단;Sixth inverting means for inverting the output value of the fifth inverting means again; 을 포함하는 전원 전압에 따른 지연 장치.Delay device according to the power supply voltage comprising a. 제 2 항에 있어서, 상기 저전원전압 풀다운 수단은The method of claim 2, wherein the low power supply voltage pull-down means 저전원전압의 경우 전원전압에서 상기 제4 엔모스트랜지스터의 문턱전압만큼이 감소된 값과 전원전압에서 상기 제1 엔모스트랜지스터와 제2 엔모스트랜지스터의 문턱전압만큼이 감소되고난 다음 제3 엔모스트랜지스터를 구동하는 게이트값 사이에서 제3 엔모스트랜지스터에 의한 접지 레벨을 전달하는 전원 전압에 따른 지연 장치.In the case of the low power supply voltage, the threshold voltage of the fourth NMOS transistor is reduced by the power supply voltage and the threshold voltage of the first NMOS transistor and the second NMOS transistor is reduced by the power supply voltage. A delay device according to a power supply voltage which transfers a ground level by a third NMOS transistor between a gate value driving a MOS transistor. 제 2 항에 있어서, 상기 저전원전압 풀다운 수단은The method of claim 2, wherein the low power supply voltage pull-down means 고전원전압의 경우 상기 제3 엔모스트랜지스터와 상기 제4 엔모스트랜지스터의 직렬연결된 부분의 값을 상기 제4 엔모스트랜지스터에 의한 전원전압 값으로 전달하는 전원 전압에 따른 지연 장치.In the case of the high power voltage delay device according to the power supply voltage for transmitting the value of the series connected portion of the third and the fourth MOS transistor as a power supply voltage value by the fourth enMOS transistor. 제 1 항에 있어서, 상기 스위칭 수단은The method of claim 1, wherein the switching means 상기 저전원전압 풀다운 수단의 출력을 게이트 입력으로 하는 제1 피모스트랜지스터;A first PMOS transistor having a gate input as an output of the low power supply voltage pull-down means; 상기 저전원전압 풀다운 수단의 출력을 반전하는 제7 반전수단;Seventh inverting means for inverting the output of said low power supply voltage pull-down means; 상기 제7 반전수단을 통과한 값을 게이트 입력으로 하고, 상기 제1 피모스트랜지스터와 병렬접속된 제5 엔모스트랜지스터;A fifth NMOS transistor having a value passed through the seventh inverting means as a gate input and connected in parallel with the first PMOS transistor; 상기 저전원전압 풀다운 수단의 출력을 게이트 입력으로 하는 제6 엔모스트랜지스터;A sixth NMOS transistor having the output of the low power supply voltage pull-down means as a gate input; 상기 저전원전압 풀다운 수단의 출력을 반전하는 제8 반전수단; 및An eighth inverting means for inverting the output of the low power supply voltage pull-down means; And 상기 제8 반전수단을 통과한 값을 게이트 입력으로 하고, 상기 제6 엔모스트랜지스터와 병렬접속된 제2 피모스트랜지스터;A second PMOS transistor having a value passed through the eighth inverting means as a gate input and connected in parallel with the sixth NMOS transistor; 를 포함하는 전원 전압에 따른 지연 장치.Delay device according to the power supply voltage comprising a. 제 4 항에 있어서, 상기 스위칭 수단은The method of claim 4, wherein the switching means 저전원전압의 경우 상기 저전원전압 풀다운 수단의 출력값으로 상기 제1 피모스트랜지스터와 상기 제6 엔모스트랜지스터 중 상기 제1 피모스트랜지스터를 턴온시켜 입력 신호를 상기 제1 지연수단으로 전달하는 전원 전압에 따른 지연 장치.In the case of the low power supply voltage, a power supply voltage which turns on the first PMO transistor among the first PMOS transistor and the sixth NMOS transistor as an output value of the low power supply voltage pull-down means and transmits an input signal to the first delay means. Delay device according to. 제 4 항에 있어서, 상기 스위칭 수단은The method of claim 4, wherein the switching means 고전원전압의 경우 상기 저전원전압 풀다운 수단의 출력값으로 상기 제1 피모스트랜지스터와 상기 제6 엔모스트랜지스터 중 상기 제6 엔모스트랜지스터를 턴온시켜 입력 신호를 상기 제2 지연수단으로 전달하는 전원 전압에 따른 지연 장치.In the case of a high power supply voltage, a power supply voltage for turning on the sixth NMOS transistor among the first PMOS transistor and the sixth NMOS transistor as an output value of the low power supply voltage pull-down means to transfer an input signal to the second delay means. Delay device according to. 제 1 항에 있어서, 상기 제1 지연 수단은The method of claim 1, wherein the first delay means 짝수개의 반전수단을 포함하는 전원 전압에 따른 지연 장치.Delay device according to the power supply voltage comprising an even number of inverting means. 제 1 항에 있어서, 상기 제1 지연 수단은The method of claim 1, wherein the first delay means 다수의 반전수단을 추가함으로써 저전원전압에서 원하는 만큼의 지연 조정이 가능하도록 하는 전원 전압에 따른 지연 장치.A delay apparatus according to a power supply voltage, which enables adjustment of a desired delay at a low power supply voltage by adding a plurality of inverting means. 제 1 항에 있어서, 상기 제2 지연 수단은The method of claim 1, wherein the second delay means 짝수개의 반전수단을 포함하는 전원 전압에 따른 지연 장치.Delay device according to the power supply voltage comprising an even number of inverting means. 제 1 항에 있어서, 상기 제1 지연 수단은The method of claim 1, wherein the first delay means 다수의 반전수단을 추가함으로써 고전원전압에서 원하는 만큼의 지연 조정이 가능하도록 하는 전원 전압에 따른 지연 장치.A delay apparatus according to a power supply voltage which enables adjustment of a desired delay at high power voltage by adding a plurality of inverting means.
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