KR100508722B1 - Apparutus for fixing pulse width - Google Patents
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Abstract
본 발명은 어드레스 및 데이터의 천이를 검출시 생성되는 검출신호의 펄스폭을 일정하게 만드는 펄스폭 고정회로에 관한 것으로 이를 위한 본 발명은, 어드레스 및 데이터의 천이를 검출시 생성되는 검출신호의 펄스폭을 고정시키는 장치에 있어서, 상기 검출신호를 소정시간 지연시켜 출력하는 제1 지연수단; 출력수단; 상기 제1 지연수단의 출력을 소정시간 지연시켜 출력하는 제2 지연수단; 상기 제1 지연수단에서 출력되는 검출신호가 상기 출력수단으로 전달되는 시간을 상기 제2 지연수단이 가지는 지연시간으로 고정시킴으로써, 상기 출력수단으로 인가되는 검출신호의 펄스폭을 상기 제2 지연수단의 지연시간으로 고정시키는 펄스폭 제어수단을 포함하여 이루어진다. The present invention relates to a pulse width fixed circuit which makes the pulse width of a detection signal generated when detecting a transition of an address and data constant. To this end, the present invention provides a pulse width of a detection signal generated when a transition of an address and data is detected. An apparatus for fixing a circuit, comprising: first delay means for delaying and outputting the detection signal a predetermined time; Output means; Second delay means for delaying and outputting the output of the first delay means for a predetermined time; By fixing the time for which the detection signal output from the first delay means is transmitted to the output means to the delay time of the second delay means, the pulse width of the detection signal applied to the output means is adjusted to the second delay means. And pulse width control means for fixing with a delay time.
Description
본 발명은 어드레스 및 데이터의 천이를 검출하는 검출장치에 관한 것으로, 특히 어드레스 및 데이터의 천이를 검출시 생성되는 검출신호의 펄스폭을 일정하게 만드는 펄스폭 고정장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a detection device for detecting a transition of an address and data, and more particularly to a pulse width fixing device for making a pulse width of a detection signal generated when detecting a transition of an address and data constant.
집적회로의 설계 기술이 발전함에 따라 점차로 높은 클럭에서 동작하는 마이크로 프로세서 및 메모리가 개발되고 있으며, 상기 높은 클럭에서 동작하는 마이크로 프로세서 및 메모리의 입출력 신호는 기존에 비하여 더욱 정밀한 펄스폭을 필요로 한다.With the development of integrated circuit design technology, microprocessors and memories operating at higher clocks have been developed, and input / output signals of the microprocessors and memories operating at higher clocks require more precise pulse widths.
따라서, 상기 어드레스의 천이를 감지하기 위한 어드레스 천이 검출기 및 데이터 천이 검출기에서 생성되는 검출신호가 오동작 없이 고속으로 동작 하기 위해서는 일정한 펄스폭을 가진 검출신호가 생성되어야 한다.Therefore, in order for the detection signal generated by the address transition detector and the data transition detector to detect the transition of the address to operate at high speed without malfunction, a detection signal having a constant pulse width must be generated.
도 1a와 종래의 어드레스 천이 검출기를 도시한 것이다.1A and a conventional address transition detector are shown.
도 1a를 참조하면, 다수의 비트로 이루어지는 어드레스의 천이를 감지하는 어드레스 천이 검출기에 있어서, 상기 다수의 비트를 입력으로 하여 어드레스의 천이를 검출하는 어드레스 천이 감지부(10)와, 상기 어드레스 천이 감지부에서 어드레스 천이를 감지시 로우 레벨을 출력하도록 하는 출력부(20)를 포함하여 이루어진다.Referring to FIG. 1A, an address transition detector for detecting a transition of an address composed of a plurality of bits, comprising: an address transition detector 10 for detecting a transition of an address by inputting the plurality of bits; And an output unit 20 for outputting a low level when detecting an address transition.
이하, 도 1a를 참조하여 상기한 구성의 동작을 설명하면 다음과 같다.Hereinafter, the operation of the above-described configuration will be described with reference to FIG. 1A.
먼저, 상기 어드레스 천이 감지부(10)는 각각의 어드레스 신호에 대하여 천이 여부를 감지하여 어드레스가 하이 또는 로우로 천이시 하이 레벨을 출력한다.First, the address transition detecting unit 10 detects whether or not a transition is made for each address signal, and outputs a high level when the address transitions high or low.
상기 어드레스 천이 감지부(10)는 인가되는 어드레스의 비트수와 동일한 갯수의 어드레스 천이 감지회로를 가지고 있다.The address transition detection unit 10 has the same number of address transition detection circuits as the number of bits of the address to be applied.
즉, 어드레스가 16비트로 구성되면 16개의 어드레스 천이 감지회로를 가지게 된다.That is, if the address is composed of 16 bits, it has 16 address transition detection circuits.
이어서, 상기 각각의 어드레스 천이 감지회로중 어느 하나라도 어드레스의 천이를 감지하게 되면 출력부를 구동하여 로우 레벨을 출력하도록 한다.*도 1b는 종래의 다른 어드레스 천이 검출기를 도시한 것이다.Subsequently, when any one of the respective address transition detection circuits detects an address transition, the output unit is driven to output a low level. FIG. 1B illustrates another conventional address transition detector.
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도 1b는 상기 도 1a와 구성이 유사하되, 단 상기 출력부(20)대신 논리조합회로(30)를 채용한 것으로 그 동작방식은 상기 도 1a와 동일하다.FIG. 1B is similar in configuration to that of FIG. 1A, but employs a logic combination circuit 30 instead of the output unit 20, and its operation is the same as that of FIG. 1A.
상기 논리조합회로(30)는 낸드 게이트나 노아 게이트를 사용하여 구성 가능하며, 인가되는 어드레스 중 어느 하나라도 천이가 발생 시 로우 레벨의 출력신호를 생성한다.*도 1a에 도시된 어드레스 천이 감지기와 도 2의 타이밍도를 참조하여 좀 더 구체적으로 설명하면 다음과 같다.The logic combination circuit 30 may be configured using a NAND gate or a NOR gate, and generates a low level output signal when any of the applied addresses occurs. * The address transition detector shown in FIG. A more detailed description with reference to the timing diagram of FIG. 2 is as follows.
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먼저, 어드레스 AD[0] 하나만이 어드레스 천이 감지회로(11)에 인가되는 경우의 타이밍 특성을 보면, 도 2에 도시된 바와 같이 인가되는 어드레스(AD[0])가 로우에서 하이 레벨로 천이시 하이 에서 로우 레벨로 천이되는 검출신호(OUT_1)가 생성됨을 볼 수 있다.First, when the timing characteristic when only one address AD [0] is applied to the address transition detection circuit 11 is shown, as shown in FIG. 2, when the address AD [0] applied from the low to the high level transitions, It can be seen that a detection signal OUT_1 is generated which transitions from high to low level.
한편, 다수의 어드레스(AD[1] ∼ AD[4])가 각각 조금씩 다른 타이밍에 상기 도 1a에 도시된 어드레스 검출회로로 각각 인가될 시 최종적으로 생성되는 검출신호(OUT_2)는 도 2에 도시된 바와 같이, 인가된 어드레스(AD[1] ∼ AD[4])중 제일 먼저 하이 레벨로 천이된 어드레스 AD[1]에 따라 하강하고 제일 늦게 천이된 어드레스 AD[4]가 하강하는 타이밍(A지점)때 하이 레벨로 천이하게 된다. Meanwhile, the detection signal OUT_2 finally generated when the plurality of addresses AD [1] to AD [4] are applied to the address detection circuit shown in FIG. 1A at slightly different timings, respectively, is shown in FIG. As described above, the timing (A) is lowered according to the first address AD [1] transitioned to the high level among the applied addresses AD [1] to AD [4] and the latest address AD [4] is lowered. At the point of transition).
즉, 인가되는 어드레스의 타이밍이 정확하지 않을 경우에는 검출신호가 제일 먼저 천이한 어드레스에 따라 하강하여 제일 늦게 천이한 어드레스에 따라 상승하므로, 검출신호(OUT_4)의 펄스폭이 증가하게 되므로, 정밀한 타이밍 및 펄스폭을 요구하는 마이크로 컨트롤러나 메모리 및 기타 어드레스 신호를 필요로 하는 집적회로가 동작시 오류를 발생시키게 되는 문제점이 있다.That is, when the timing of the applied address is not correct, the detection signal descends according to the first transitioned address and rises according to the latest transitioned address, so that the pulse width of the detection signal OUT_4 increases, so that precise timing And an integrated circuit requiring a microcontroller or a memory and other address signals that require a pulse width may cause errors in operation.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로 인가되는 어드레스 또는 데이터의 타이밍이 정확하지 않아도 일정한 펄스폭을 가지는 검출신호를 생성하는 펄스폭 고정장치를 제공함에 그 목적이 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a pulse width fixing device for generating a detection signal having a constant pulse width even if the timing of an address or data applied as proposed to solve the conventional problems as described above is not accurate.
상기와 같은 문제점을 해결하기 위한 본 발명은, 어드레스 및 데이터의 천이를 검출시 생성되는 검출신호의 펄스폭을 고정시키는 장치에 있어서, 상기 검출신호를 소정시간 지연시켜 출력하는 제1 지연수단; 출력수단; 상기 제1 지연수단의 출력을 소정시간 지연시켜 출력하는 제2 지연수단; 상기 제1 지연수단에서 출력되는 검출신호가 상기 출력수단으로 전달되는 시간을 상기 제2 지연수단이 가지는 지연시간으로 고정시킴으로써, 상기 출력수단으로 인가되는 검출신호의 펄스폭을 상기 제2 지연수단의 지연시간으로 고정시키는 펄스폭 제어수단을 포함하여 이루어진다. The present invention for solving the above problems, the apparatus for fixing the pulse width of the detection signal generated when detecting the transition of the address and data, the first delay means for delaying the detection signal for a predetermined time and outputs; Output means; Second delay means for delaying and outputting the output of the first delay means for a predetermined time; By fixing the time for which the detection signal output from the first delay means is transmitted to the output means to the delay time of the second delay means, the pulse width of the detection signal applied to the output means is adjusted to the second delay means. And pulse width control means for fixing with a delay time.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
도 3은 본 발명에 따른 펄스폭 고정장치를 어드레스 천이 검출장치에 적용한 일실시예이다.Figure 3 is an embodiment in which the pulse width fixing device according to the present invention is applied to the address transition detection device.
도 3을 참조하면, 어드레스의 천이를 검출하는 검출장치(500)와, 어드레스 및 데이터의 천이를 검출시 생성되는 검출신호(PD)의 펄스폭을 고정시키는 장치에 있어서, 상기 검출신호(PD)를 소정시간 지연시켜 출력하는 제1 지연부(100)와, 출력부(400)와, 상기 제1 지연부(100)의 출력을 소정시간(d2) 지연시켜 출력하는 제2 지연부(200)와, 상기 제1 지연부(100)에서 출력되는 검출신호(PD)가 상기 출력부(400)로 전달되는 시간을 상기 제2 지연부(200)가 가지는 지연시간(d2)로 고정시킴으로써, 상기 출력부(400)로 인가되는 검출신호(PD)의 펄스폭을 상기 제2 지연부(200)의 지연시간(d2)으로 고정시키는 펄스폭 제어부(300)를 포함하여 이루어진다. Referring to FIG. 3, in the detection apparatus 500 for detecting a transition of an address, and in a device for fixing a pulse width of a detection signal PD generated when detecting a transition of an address and data, the detection signal PD is fixed. Delay unit 100 for delaying the output by a predetermined time, output unit 400, and second delay unit 200 for delaying the output of the first delay unit 100 by a predetermined time (d2) and outputting the delay. And by fixing the time at which the detection signal PD output from the first delay unit 100 to the output unit 400 is delay time d2 of the second delay unit 200. And a pulse width controller 300 which fixes the pulse width of the detection signal PD applied to the output unit 400 to the delay time d2 of the second delay unit 200.
구체적으로, 상기 제1 지연부(100)는, 상기 검출신호(PD)를 반전하는 인버터(101)와, 상기 검출신호(PD)를 소정시간 지연시키는 딜레이부(102)와, 상기 인버터(321)의 출력과 상기 검출신호(PD)에 각각 응답하고 각각의 일측은 상기 제1 딜레이부(102)의 출력단에 연결되며 각각의 타측은 공동 연결되어 출력단을 형성하는 NMOS(103) 및 PMOS(104)를 포함하여 실시 구성된다. 한편, 지연시간(d1)은 제1 지연부(100)의 딜레이부(102)를 통해 지연되는 지연값이다. Specifically, the first delay unit 100 may include an inverter 101 for inverting the detection signal PD, a delay unit 102 for delaying the detection signal PD for a predetermined time, and the inverter 321. NMOS 103 and PMOS 104 which respectively respond to the output of the < RTI ID = 0.0 > and < / RTI > Is configured to include). The delay time d1 is a delay value delayed through the delay unit 102 of the first delay unit 100.
상기 펄스폭 제어부(300)는, 상기 제2 지연부(200)의 출력에 응답하여 상기 제1 지연부(100)의 출력과 노드 1의 출력이 격리되도록 하는 제1 패스게이트부(310)와, 상기 제2 지연부(200)의 출력에 응답하여 상기 노드 1과 노드 2에 전류 패스를 형성하여 상기 출력부(400)가 래치 동작을 하도록 하는 제2 패스게이트부(320) 및 상기 제2 지연부(200)의 출력에 의하여 상기 펄스폭 제어부(300)의 출력단을 풀업하는 풀업부(330)를 포함하여 실시 구성된다. The pulse width controller 300 may include a first passgate 310 which isolates the output of the first delay unit 100 from the output of the node 1 in response to the output of the second delay unit 200. In response to the output of the second delay unit 200, a current path is formed in the node 1 and the node 2 so that the output unit 400 performs a latching operation. And a pull-up unit 330 which pulls up the output terminal of the pulse width control unit 300 by the output of the delay unit 200.
상기 제1 패스게이트부(310)는, 일측은 상기 제1 지연부(100)의 출력단에 연결되고 게이트는 상기 제2 지연부(200)의 출력단에 연결되고, 타측은 상기 노드 1에 연결되는 NMOS(311) 및 게이트는 상기 인버터(101)의 출력단에 연결되고, 일측은 상기 제1 지연부(100)의 출력단에 연결되고 타측은 상기 노드 1에 연결되는 PMOS(312)를 포함하여 실시 구성된다. The first passgate 310 has one side connected to an output terminal of the first delay unit 100, a gate connected to an output terminal of the second delay unit 200, and the other side connected to the node 1. NMOS 311 and the gate is connected to the output terminal of the inverter 101, one side is connected to the output terminal of the first delay unit 100 and the other side includes a PMOS 312 is connected to the node 1 do.
상기 제2 패스게이트부(320)는, 상기 제1 지연부(100)의 출력을 반전하는 인버터(321)와, 게이트는 상기 제2 지연부(200)의 출력단에 연결되고 일측은 상기 노드 2에 연결되고 타측은 상기 노드 1에 연결되는 NMOS(322)와, 게이트는 상기 인버터(101)의 출력단에 연결되고 일측은 상기 노드 2에 연결되며, 타측은 상기 노드 1에 연결되는 PMOS(323)를 포함하여 실시 구성된다. The second pass gate unit 320 includes an inverter 321 for inverting the output of the first delay unit 100, a gate connected to an output terminal of the second delay unit 200, and one side of the second pass gate unit 320. NMOS 322 connected to the other side and connected to the node 1, the gate is connected to the output terminal of the inverter 101, one side is connected to the node 2, the other side is connected to the node 1 PMOS 323 It is configured to include.
상기 풀업부(330)는, 일측은 전원전압에 연결되고 타측은 상기 노드 1에 연결되며, 게이트는 상기 제2 지연부(200)의 출력단에 연결되는 PMOS(330)로 실시 구성된다. The pull-up unit 330 includes one side connected to a power supply voltage, the other side connected to the node 1, and a gate connected to an output terminal of the second delay unit 200.
상기 출력부(400)는, 상기 노드 1의 전위레벨을 반전하는 인버터(401)와, 상기 인버터(401)의 출력을 입력으로 하여 피드백 루프를 형성하며, 출력단은 상기 노드 2에 연결되는 인버터(402)와, 상기 인버터(401)의 출력을 반전하는 인버터(403)로 실시 구성된다.The output unit 400 includes an inverter 401 for inverting the potential level of the node 1 and an output of the inverter 401 as an input to form a feedback loop, and an output terminal connected to the node 2 ( 402 and an inverter 403 for inverting the output of the inverter 401.
이하 도 3 내지 도 5를 참조하여 상기한 구성의 일실시예의 동작에 대하여 상세히 설명하기로 한다.Hereinafter, the operation of one embodiment of the above-described configuration will be described in detail with reference to FIGS. 3 to 5.
먼저, 본 발명에 따른 일실시예의 동작에 대하여 개략적으로 설명하면, 인가되는 다수의 어드레스(AD[0] ∼ AD[n])의 전위 레벨이 천이하지 않을때 상기 제1 및 제2 패스게이트부(310, 320)를 인에이블시켜 두었다가 상기 다수의 어드레스(AD[0] ∼ AD[n])의 전위 레벨중 어느 하나라도 천이가 발생하면 검출신호(PD)가 로우 레벨로 천이하며, 이때 상기 출력부(400)에서 로우 레벨을 출력하되, 상기 제2 지연부(200)에 의하여 상기 제1 및 제2 패스게이트(310, 320)가 비활성화 되기 전까지 로우 레벨을 출력하도록 함으로서 인가되는 각각의 어드레스가 천이하는 타이밍이 다르더라도 일정한 폭을가진 출력신호를 생성하도록 한다.First, when the operation of one embodiment according to the present invention is schematically described, when the potential levels of the plurality of addresses AD [0] to AD [n] that are applied do not transition, the first and second passgate portions When 310 or 320 is enabled and a transition occurs in any one of the potential levels of the plurality of addresses AD [0] to AD [n], the detection signal PD transitions to a low level. Each address applied by outputting a low level from the output unit 400 and outputting a low level until the first and second passgates 310 and 320 are deactivated by the second delay unit 200. Even if the transition timings are different, an output signal having a constant width is generated.
상기와 같은 동작을 도 4와 도 5의 타이밍도를 참조하여 더욱 상세히 설명하면 다음과 같다.The above operation will be described in more detail with reference to the timing diagrams of FIGS. 4 and 5 as follows.
도 4에 도시된 바와 같이, 어드레스 천이가 발생하기 전에는 상기 검출신호(PD)는 하이 레벨의 상태를 유지하며, 이때 상기 검출신호(PD)는 상기 딜레이부(102)와 제2 지연부(200)를 거쳐 소정시간(d1) 지연된후 상기 제1 패스게이트부(310)와 제2 패스게이트부(320)를 턴온 시킨다.As shown in FIG. 4, the detection signal PD maintains a high level state before an address transition occurs, and the detection signal PD maintains the delay unit 102 and the second delay unit 200. After the predetermined time d1 is delayed, the first passgate 310 and the second passgate 320 are turned on.
이어서, 다수의 어드레스(AD[0] ∼ AD[n])중 어느 하나로도 천이가 발생하면 검출신호(PD)가 로우 레벨로 천이하므로, 상기 NMOS(103)와 PMOS(104)가 턴온되어 로우 레벨의 신호(P1_OUT)를 출력한다.Subsequently, when a transition occurs in any one of the plurality of addresses AD [0] to AD [n], the detection signal PD transitions to a low level, so that the NMOS 103 and the PMOS 104 are turned on and low. Output the level signal P1_OUT.
한편, 상기 딜레이부(102)의 출력신호(P1_IN)는 상기 제2 지연부(200)에서 소정시간(d2) 지연되어 상기 제1 패스게이트부(310)와 제2 패스게이트부(320)를 턴오프 시키게 된다.Meanwhile, the output signal P1_IN of the delay unit 102 is delayed by a predetermined time d2 from the second delay unit 200 to connect the first passgate 310 and the second passgate 320. Will be turned off.
이어서, 상기 검출신호(PD)가 로우 레벨로 천이 시, 상기 제1 지연부(100)의 출력신호(P1_OUT)는 상기 제2 지연부(200)에서 출력되는 신호(P2_OUT)에 의해 상기 제1 및 제2 패스게이트부(310, 320)가 턴오프 되어 상기 제2 지연부(200)의 출력신호(P2_OUT)와 상기 노드 1이 격리되기 전까지 상기 출력부(400)에서 래치된후 로우 레벨을 유지하여 출력한다.Subsequently, when the detection signal PD transitions to a low level, the output signal P1_OUT of the first delay unit 100 is output by the signal P2_OUT output from the second delay unit 200. And a low level after being latched by the output unit 400 until the second pass gates 310 and 320 are turned off and the node 1 is isolated from the output signal P2_OUT of the second delay unit 200. Keep it and print it out.
여기서, 상기 제2 지연부(200)의 출력신호(P2_OUT)에 의해 상기 제1 패스게이트부(310)를 턴오프 시키는것은 상기 노드 1과 상기 제1 지연부(100)의 출력신호(P1_OUT)을 격리시키는 역할을 하며, 상기 제2 지연부(200)가 가지는 지연시간(d2)는 어드레스(AD[1] ∼ AD[4])가 가질수 있는 최대 지연시간 보다 크게하여 어드레스(AD[1] ∼ AD[4])가 제각각 다른 타이밍을 가지고 천이하여도 출력부(400)에서 동일한 펄스폭을 가진 신호(OUT)를 출력하도록 한다.Here, the turning off of the first passgate 310 by the output signal P2_OUT of the second delay unit 200 is an output signal P1_OUT of the node 1 and the first delay unit 100. The delay time d2 of the second delay unit 200 is greater than the maximum delay time that the addresses AD [1] to AD [4] can have. AD [4]) outputs a signal OUT having the same pulse width from the output unit 400 even when the respective transitions have different timings.
이어서, 상기 제2 지연부(200)가 가지고 있는 지연시간(d2)후 상기 제1 패스게이트(310)와 제2 패스게이트(320)가 턴오프 되고, 상기 풀업부(330)가 턴온되어 전원전압(VDD)을 상기 노드 1로 차지(charge)하게 된다.Subsequently, after the delay time d2 of the second delay unit 200, the first passgate 310 and the second passgate 320 are turned off, and the pull-up unit 330 is turned on to supply power. The voltage VDD is charged to the node 1.
노드 1에 하이 레벨로 차지된 전압은 출력부(400)에서 래치되어 어드레스(AD[1] ∼ AD[4])가 천이하지 않을 때 출력부(400)의 출력이 하이 레벨을 유지하도록 하는 역할을 한다.The voltage occupied at the high level at node 1 is latched by the output unit 400 so that the output of the output unit 400 maintains the high level when the addresses AD [1] to AD [4] do not transition. Do it.
따라서, 상기 출력부(400)의 출력신호(OUT)는 지연시간(d2)후 하이 레벨로 상승하게 되며, 어드레스 천이를 검출할때마다 출력부(400)에서 생성되는 출력신호(OUT)의 폭은 상기 지연시간(d2)으로 고정되게 되며, 만일 상기 출력신호(OUT)의 폭을 조절하고자 하면 상기 제2 지연부(200)를 조정하여 지연시간을 늘리거나 줄이면된다.Therefore, the output signal OUT of the output unit 400 rises to a high level after the delay time d2, and the width of the output signal OUT generated by the output unit 400 whenever an address transition is detected. Is fixed to the delay time d2. If the width of the output signal OUT is to be adjusted, the second delay unit 200 may be adjusted to increase or decrease the delay time.
즉, 입력되는 어드레스(A[0] ∼ A[n])가 각기 다른 타이밍이어도 출력신호(OUT)가 가지는 펄스폭이 일정하게 고정되게 된다.That is, even when the input addresses A [0] to A [n] have different timings, the pulse width of the output signal OUT is fixed constantly.
마지막으로 도 5는 상기 도 4의 타이밍도에 따른 본 발명의 실시예의 동작이 하나의 어드레스(AD[0])가 인가될때의 출력(OUT_1)과, 다수개의 어드레스(AD[1] ∼ AD[3])가 각기 다른 타이밍으로 인가될때의 출력(OUT_3)이 동일함을 보여주는 것으로써, 어드레스(ADD[1])가 제일먼저 로우에서 하이로 천이하고 어드레스(AD[4])가 제일 늦게 천이되어도 제2 지연부(200)가 가지는 지연시간(d2)만큼의 폭을 가지는 검출신호(OUT_2)가 생성됨을 나타낸다.Finally, FIG. 5 shows an output OUT_1 when one address AD [0] is applied and a plurality of addresses AD [1] to AD [according to the timing diagram of FIG. 4. 3)) shows that the output OUT_3 is the same when applied at different timings, so that the address ADD [1] first goes from low to high and the address AD [4] last. In this case, the detection signal OUT_2 having the width corresponding to the delay time d2 of the second delay unit 200 is generated.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명은 상기한 바와 같이, 지연시간을 이용하여 인가되는 어드레스의 타이밍이 정확하지 않더라도 일정한 펄스폭을 가지는 검출신호를 생성할 수 있다. As described above, the present invention can generate a detection signal having a constant pulse width even if the timing of the address applied using the delay time is not accurate.
도 1a와 도 1b는 종래의 어드레스 천이 검출기를 도시한 도면,1A and 1B show a conventional address transition detector,
도 2는 상기 도 1a 도 1b의 타이밍도,2 is a timing diagram of FIG. 1A and FIG. 1B;
도 3은 본 발명에 따른 펄스폭 고정 장치의 일실시예의 상세 회로도,3 is a detailed circuit diagram of one embodiment of a pulse width fixing device according to the present invention;
도 4는 본 발명에 따른 펄스폭 고정 장치의 타이밍도,4 is a timing diagram of a pulse width fixing device according to the present invention;
도 5는 본 발명에 따른 펄스폭 고정 장치의 다른 타이밍도.5 is another timing diagram of the pulse width fixing device according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100 : 제1 지연부 200 : 제2 지연부100: first delay unit 200: second delay unit
300 : 펄스폭 제어부 400 : 출력부300: pulse width control unit 400: output unit
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