KR19990002328A - 캐패시터 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 캐패시터 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 다층의 도전막을 형성하는 공정과, 상기 다층 도전막을 식각하여 캐패시터 하부전극을 형성하는 공정과, 상기 캐패시터 하부전극을 포함하여 반도체 기판상에 캐패시터 유전체막을 형성하는 공정과, 상기 캐패시터 하부전극은 상기 캐패시터 유전체막 형성시 상기 다층 도전막의 상호 확산을 통해 그 표면이 비교적 큰 거칠기를 갖고, 상기 캐패시터 유전체막 상에 캐패시터 상부전극을 형성하는 공정을 포함한다. 이와 같은 반도체 장치 및 제조 방법에 의해서, 캐패시터 하부전극상에 형성되는 캐패시터 유전체막의 결정화를 촉진시킬 수 있고, 안정된 상을 갖는 캐패시터 유전체막이 형성되도록 할 수 있으며, 캐패시터의 전기적 특성을 향상시킬 수 있다. 또한, 캐패시터 유효 면적을 증대시킬 수 있고, 따라서 높은 케패시턴스를 갖도록 할 수 있다.

Description

캐패시터 및 그의 제조 방법

본 발명은 캐패시터 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 안정된 상을 갖는 캐패시터 유전체막을 형성함으로써 캐패시터의 전기적 특성을 향상시키고, 캐패시터의 유효 면적을 증가시킴으로써 케패시턴스를 증가시키는 캐패시터 및 그의 제조 방법에 관한 것이다.

DRAM(Dynamic Random Access Memory) 및 FRAM(Ferroelectric non-volatile memory) 등의 메모리 기억 장치에 있어서, 강유전체 박막(ferroelectric thin film)을 유전체막으로 사용하는 경우 전극 재료로 현재 플라티늄(platinum; Pt)을 널리 사용하고 있다.

그러나, 상기 플라티늄(Pt)은 실리콘 내지 실리콘 산화막과의 접착(adhesion) 특성이 좋지 못하기 때문에 이들 사이에 Ti 및 TiN, Ta 등의 글루층(glue layer)을 사용하고 있다.

도 1A 내지 도 1E는 일반적인 캐패시터의 제조 방법을 순차적으로 보여주는 공정도이다.

도 1A를 참조하면, 일반적인 캐패시터의 제조 방법은 먼저, 반도체 기판(10)상에 상기 글루층(12)을 형성한다. 도 1B에 있어서, 상기 글루층(12)상에 플라티늄(Pt)막을 형성하고, 이 분야에서 잘 알려진 포토리소그라피 공정을 사용하여 상기 플라티늄(Pt)막을 식각함으로써 도 1C에 도시된 바와 같이, 캐패시터 하부전극(14a)을 형성한다.

이어서, 도 1D를 참조하면, 상기 캐패시터 하부전극(14a)을 포함하여 반도체 기판(10)상에 캐패시터 유전체막(16)으로 얇은 강유전체막(16)을 형성한다. 이 때, 상기 강유전체막(16)으로는 PZT(Lead Zirconate Titanate), PLZT, 그리고 PLT 등의 Pb 계열의 막이 사용된다.

마지막으로, 상기 얇은 강유전체막(16)상에 캐패시터 상부전극(18)을 형성하면 도 1E에 도시된 바와 같이, 강유전체막(16)을 유전물질로 갖는 캐패시터가 형성된다.

그러나, 상기 플라티늄(Pt)막 상에서 상기 강유전체막(16)의 Pb 성분이 높은 휘발성을 갖기 때문에, 상기 강유전체막(16)의 증착 초기에 pyrochlore 상을 갖는 Pb 결핍층(Pb-deficient layer)이 형성된다. 다시 말해, PZT 등의 다성분계 강유전체 박막을 유전물질로 사용할 때 다른 성분들에 비해 휘발성이 높은 성분들의 결핍층이 상기 플라티늄(Pt)막 즉, 캐패시터 하부전극(14a)과의 계면에 우선적으로 형성된다.

이 때, 상기 강유전체막(16)의 증착 초기에 형성된 Pb 결핍층은 이후 증착되는 강유전체막의 안정된 조성(stoichiometry)비를 갖는 perovskite 상 형성을 억제하여 전체적으로 상기 강유전체막(16)의 유전율 등 전기적 특성을 열화시키는 문제점이 발생된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 캐패시터 하부전극인 플라티늄막 상에 안정된 상을 갖는 캐패시터 유전체막을 형성함으로써 캐패시터의 유전율 및 전기적 특성을 향상시킬 수 있는 캐패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.

본 발명의 다른 목적은, 캐패시터 전극 사이의 계면을 요철로 형성하여 캐패시터 유효면적을 증대시킴으로써 케패시턴스를 증가시킬 수 있는 캐패시터 및 그의 제조 방법을 제공함에 있다.

도 1A 내지 도 1E는 종래의 캐패시터의 제조 방법을 순차적으로 보여주는 공정도;

도 2A 내지 도 2E는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 순차적으로 보여주는 공정도.

* 도면의 주요 부분에 대한 부호의 설명

10, 100 : 반도체 기판 12, 102 : 글루층

14a, 110 : 캐패시터 하부전극 16, 112 : 캐패시터 유전체막

18, 114 : 캐패시터 상부전극 104, 108 : 제 1 도전막

106 : 제 2 도전막

상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터의 제조 방법은, 반

도체 기판상에 다층의 도전막을 형성하는 공정과; 상기 다층 도전막을 식각하여 캐패시터 하부전극을 형성하는 공정과; 상기 캐패시터 하부전극을 포함하여 반도체 기판상에 캐패시터 유전체막을 형성하는 공정과; 상기 캐패시터 하부전극은 상기 캐패시터 유전체막 형성시 상기 다층 도전막의 상호 확산을 통해 그 표면이 비교적 큰 거칠기를 갖고, 상기 캐패시터 유전체막 상에 캐패시터 상부전극을 형성하는 공정을 포함한다.

이 방법의 바람직한 실시예에 있어서, 상기 다층 도전막을 형성하는 공정은, 반도체 기판상에 제 2 도전막을 사이에 두고 제 1 도전막을 형성하는 공정을 포함한다.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전막 및 캐패시터 상부전극은, Pt, Ir, Ru, W, IrO_x, 그리고 RuO_x막 중 어느 하나이다.

이 방법의 바람직한 실시예에 있어서, 상기 제 2 도전막은, Ti, Pb, 그리고 Ba 막 중 어느 하나이다.

이 방법의 바람직한 실시예에 있어서, 상기 제 2 도전막은 10-1000Å 의 범위 내로 형성된다.

이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은, Pb 계열의 강유전체막이다.

이 방법의 바람직한 실시예에 있어서, 상기 Pb 계열의 강유전체막은, PZT 및 PLZT, 그리고 PLT막 중 어느 하나이다.

이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은, Ba 계열의 상유전체막이다.

이 방법의 바람직한 실시예에 있어서, 상기 Ba 계열의 상유전체막은, BST 막이다.

이 방법의 바람직한 실시예에 있어서, 상기 캐패시터의 제조 방법은, 상기 다층 도전막 형성 전에 상기 반도체 기판과 상기 캐패시터 하부전극과의 접착을 증가시키는 글루층을 형성하는 공정을 더 포함한다.

이 방법의 바람직한 실시예에 있어서, 상기 글루층은, Ti, TiN, Ta, IrO_x, 그리고 RuO_x막 중 어느 하나이다.

이 방법의 바람직한 실시예에 있어서, 상기 캐패시터의 제조 방법은, 상기 캐패시터 유전체막 형성 전에 상기 다층 도전막의 상호 확산을 촉진시키는 열처리 공정을 더 포함한다.

이 방법의 바람직한 실시예에 있어서, 상기 열처리 공정은 200-1000℃ 온도 범위 내에서 수행된다.

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판상에 다층의 도전막이 혼합되어 형성되어 있고, 상부 표면이 비교적 큰 거칠기를 갖는 캐패시터 하부전극과; 상기 캐패시터 하부전극의 상부 표면은 거친 표면을 갖고, 상기 캐패시터 하부전극상에 형성된 캐패시터 유전체막과; 상기 캐패시터 유전체막 상에 형성된 캐패시터 상부전극을 포함한다.

이 장치의 바람직한 실시예에 있어서, 상기 혼합된 다층의 도전막은, 제 1 도전막과 제 2 도전막이 상호 확산하여 형성된 막이다.

이 장치의 바람직한 실시예에 있어서, 상기 제 1 도전막 및 상기 캐패시터 상부전극은, Pt, Ir, Ru, W, IrO_x, 그리고 RuO_x막 중 어느 하나이다.

이 장치의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은, Pb 계열의 강유전체막이다.

이 장치의 바람직한 실시예에 있어서, 상기 Pb 계열의 강유전체막은, PZT 및 PLZT, 그리고 PLT 막 중 어느 하나이다.

이 장치의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은, Ba 계열의 상유전체막이다.

이 장치의 바람직한 실시예에 있어서, 상기 Ba 계열의 상유전체막은, BST 막이다.

본 발명에 의한 캐패시터 및 그의 제조 방법은, 캐패시터 하부전극상에 안정된 perovskite 상의 캐패시터 유전체막을 형성함으로써 캐패시터의 전기적 특성을 향상시키며, 캐패시터 상부전극의 표면을 요철로 형성함으로써 케패시턴스를 증가시킨다.

(실시예)

이하, 도 2A 내지 도 2E를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2A 내지 도 2E는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 순차적으로 보여주는 공정도이다.

먼저, 도 2E를 참조하면, 본 발명의 실시예에 따른 캐패시터는, 반도체 기판(100)상에 캐패시터 하부전극(110)이 형성되어 있다. 이 때, 상기 캐패시터 하부전극(110)의 상부 표면은 종래 캐패시터 하부전극(14a)에 비해 상대적으로 큰 거칠기를 갖는다. 그리고, 상기 캐패시터 하부전극(110)상에 캐패시터 유전체막(112) 및 이 막(112)상에 캐패시터 상부전극(114)이 형성되어 있다.

상술한 바와 같은 본 발명의 실시예에 따른 캐패시터의 제조 방법은 다음과 같다.

도 2A를 참조하면, 반도체 기판(100)상에 상기 반도체 기판(100)과 상기 캐패시터 하부전극(110)과의 접착력을 향상시키기 위한 글루층(102)을 형성한다.

이 때, 상기 반도체 기판(100)은 실리콘(silicon) 기판 또는 폴리실리콘(polysilicon) 기판 또는 실리콘 산화막(silicon oxide) 기판이다. 그리고, 상기 글루층(102)은 주로 Ti 막을 사용하며, 상기 Ti 막 외에 TiN, Ta, 그리고 RuO_x막 중 어느 하나를 사용한다.

도 2B에 있어서, 반도체 기판(100)상에 상기 캐패시터 하부전극(110)을 형성하기 위해 다층의 도전막(104, 106, 108)을 형성한다.

이 때, 상기 다층의 도전막(104, 106, 108)은 제 2 도전막(106)을 사이에 두고 제 1 도전막(104, 108)이 형성된 형태를 갖는다. 즉, 상기 반도체 기판(100)상에 제 1 도전막(104) 및 제 2 도전막(106), 그리고 다시 제 1 도전막(108)을 형성한다.

상기 제 1 도전막(104, 108)은, 강유전체막을 상기 캐패시터 유전체막(112)으로 사용하는 경우 주로 플라티늄(Pt)막을 사용하고, 이 외에 Ir, Ru, W, IrO_x, 그리고 RuO_x막 중 어느 하나를 사용한다. 상기 제 2 도전막(106)은 상기 캐패시터 하부전극(110) 상부가 거친 표면 조직(morphology)을 갖도록 하기 위해 Ti 막을 사용하며, 이 외에 Pb 막 또는 Ba 막을 사용한다.

이 때, 상기 Pb 막은 Pb 계열의 강유전체막의 결정화 촉진 및 안정된 조성비를 갖도록 하기 위해 사용되며, 상기 Ba 막은 Ba 계열의 상유전체막(paraelectric layer)의 결정화 촉진 및 안정된 조성비를 갖도록 하기 위해 사용된다.

상기 Pb 계열의 강유전체막은 Pb(Zr, Ti)O[PZT], Pb(La)(Zr, Ti)O[PLZT], 그리고 Pb(La)TiO[PLT] 막 중 어느 하나가 사용되며, 상기 Ba 계열의 상유전체막은 Ba(Sr, Ti)O[BST] 막 등이 사용된다.

상기 Ti 막 및 Pb 막, 그리고 Ba 막은 각각 10-1000Å 범위 내로 형성된다.

다음, 상기 다층의 도전막(104, 106, 108)을 식각하여 도 2C에 도시된 바와 같이, 캐패시터 하부전극(110)을 형성한다.

도 2D를 참조하면, 상기 캐패시터 하부전극(110)을 포함하여 반도체 기판(100)상에 캐패시터 유전체막(112)을 형성한다.

상기 캐패시터 유전체막(112) 형성시, 상기 캐패시터 유전체막(112) 형성 온도에 의해 상기 캐패시터 하부전극(110)의 다층 도전막(104, 106, 108)이 상호 확산을 일으키게 되고 따라서, 상기 캐패시터 하부전극(110)의 표면이 요철 형태로 종래 캐패시터 하부전극(14a)의 표면보다 더 거칠어지게 된다.

이 때, 상기 Ti 글루층 및 특히, 상기 다층 도전막(104, 106, 108) 중 Ti 막(106)은 상기 다층 도전막(104, 106, 108)의 상호 확산시 상기 다층 도전막(104, 106, 108)의 상부막인 플라티늄(Pt) 막 표면상으로 외확산(out-diffusion) 되어 상기 캐패시터 하부전극(110)상에 형성되는 캐패시터 유전체막(112)의 결정화를 촉진시킨다. 다시 말해, 상기 Ti 막(106)이 종래 Pb 계열 강유전체막 형성시 상기 플라티늄(Pt)막 표면상에 형성되는 Pb 결핍층 형성을 방지하여 안정된 조성비를 갖는 perovskite 상의 강유전체막이 형성되도록 한다.

또한, 상기 거칠어진 캐패시터 하부전극(110)의 표면은 캐패시터 유효 면적을 증가시키고, 따라서 종래 캐패시터에 비해 상대적으로 높은 케패시턴스 및 우수한 전기적 특성을 갖도록 한다.

상기 상호 확산을 촉진시키기 위해서 상기 캐패시터 유전체막(112) 형성 전에 열처리 공정을 더 수행할 수도 있다.

마지막으로, 상기 캐패시터 유전체막(112)상에 캐패시터 상부전극(114)을 형성하여 도 2E에 도시된 바와 같이, 캐패시터를 형성한다.

상기 캐패시터 상부전극(114)은 상기 캐패시터 하부전극(110)과 마찬가지로 강유전체막을 상기 캐패시터 유전체막(112)으로 사용하는 경우 주로 플라티늄(Pt)막을 사용하고, 이 외에 Ir, Ru, W, IrO_x, 그리고 RuO_x막 중 어느 하나를 사용한다.

본 발명은 캐패시터 하부전극상에 형성되는 캐패시터 유전체막의 결정화를 촉진시킬 수 있고, 안정된 상을 갖는 캐패시터 유전체막이 형성되도록 할 수 있으며, 캐패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다. 또한, 캐패시터 유효 면적을 증대시킬 수 있고, 따라서 종래 캐패시터에 비해 상대적으로 높은 케패시턴스를 갖도록 할 수 있는 효과가 있다.

Claims (20)

1. 반도체 기판(100)상에 다층의 도전막(104, 106, 108)을 형성하는 공정과;

   상기 다층 도전막(104, 106, 108)을 식각하여 캐패시터 하부전극(110)을 형성하는 공정과;

   상기 캐패시터 하부전극(110)을 포함하여 반도체 기판(100)상에 캐패시터 유전체막(112)을 형성하는 공정과;

   상기 캐패시터 하부전극(110)은 상기 캐패시터 유전체막(112) 형성시 상기 다층 도전막(104, 106, 108)의 상호 확산을 통해 그 표면이 비교적 큰 거칠기를 갖고,

   상기 캐패시터 유전체막(112)상에 캐패시터 상부전극(114)을 형성하는 공정을 포함하는 캐패시터의 제조 방법.
2. 제 1 항에 있어서,

   상기 다층 도전막(104, 106, 108)을 형성하는 공정은, 반도체 기판(100)상에 제 2 도전막(106)을 사이에 두고 제 1 도전막(104, 108)을 형성하는 공정을 포함하는 캐패시터의 제조 방법.
3. 제 2 항에 있어서,

   상기 제 1 도전막(104, 108) 및 상기 캐패시터 상부전극(114)은, Pt, Ir, Ru, W, IrO_x, 그리고 RuO_x막 중 어느 하나인 캐패시터의 제조 방법.
4. 제 2 항에 있어서,

   상기 제 2 도전막(106)은, Ti, Pb, 그리고 Ba 막 중 어느 하나인 캐패시터의 제조 방법.
5. 제 2 항에 있어서,

   상기 제 2 도전막(106)은 10-1000Å 의 범위 내로 형성되는 캐패시터의 제조 방법.
6. 제 1 항에 있어서,

   상기 캐패시터 유전체막(112)은, Pb 계열의 강유전체막인 캐패시터의 제조 방법.
7. 제 6 항에 있어서,

   상기 Pb 계열의 강유전체막은, PZT 및 PLZT, 그리고 PLT 막 중 어느 하나인 캐패시터의 제조 방법.
8. 제 1 항에 있어서,

   상기 캐패시터 유전체막(112)은, Ba 계열의 상유전체막인 캐패시터의 제조 방법.
9. 제 8 항에 있어서,

   상기 Ba 계열의 상유전체막은, BST 막인 캐패시터의 제조 방법.
10. 제 1 항에 있어서,

    상기 캐패시터의 제조 방법은, 상기 다층 도전막(104, 106, 108) 형성 전에 상기 반도체 기판(100)과 상기 캐패시터 하부전극(110)과의 접착을 증가시키는 글루층(102)을 형성하는 공정을 더 포함하는 캐패시터의 제조 방법.
11. 제 10 항에 있어서,

    상기 글루층(102)은, Ti, TiN, Ta, IrO_x, 그리고 RuO_x막 중 어느 하나인 캐패시터의 제조 방법.
12. 제 1 항에 있어서,

    상기 캐패시터의 제조 방법은, 상기 캐패시터 유전체막(112) 형성 전에 상기 다층 도전막(104, 106, 108)의 상호 확산을 촉진시키는 열처리 공정을 더 포함하는 캐패시터의 제조 방법.
13. 제 12 항에 있어서,

    상기 열처리 공정은 200-1000℃ 온도 범위 내에서 수행되는 캐패시터의 제조 방법.
14. 반도체 기판(100)상에 다층의 도전막(104, 106, 108)이 혼합되어 형성되어 있고, 상부 표면이 비교적 큰 거칠기를 갖는 캐패시터 하부전극(110)과;

    상기 캐패시터 하부전극(110)상에 형성된 캐패시터 유전체막(112)과;

    상기 캐패시터 유전체막(112)상에 형성된 캐패시터 상부전극(114)을 포함하는 캐패시터.
15. 제 14 항에 있어서,

    상기 혼합된 다층의 도전막은, 제 1 도전막(104, 108)과 제 2 도전막(106)이 상호 확산하여 형성된 막인 캐패시터.
16. 제 15 항에 있어서,

    상기 제 1 도전막(104, 108) 및 캐패시터 상부전극(114)은, Pt, Ir, Ru, W, IrO_x, 그리고 RuO_x막 중 어느 하나인 캐패시터.
17. 제 14 항에 있어서,

    상기 캐패시터 유전체막(112)은, Pb 계열의 강유전체막인 캐패시터.
18. 제 17 항에 있어서,

    상기 Pb 계열의 강유전체막은, PZT 및 PLZT, 그리고 PLT 막 중 어느 하나인 캐패시터.
19. 제 14 항에 있어서,

    상기 캐패시터 유전체막(112)은, Ba 계열의 상유전체막인 캐패시터.
20. 제 19 항에 있어서,

    상기 Ba 계열의 상유전체막은, BST 막인 캐패시터.