KR19980079829A

KR19980079829A - 기판을 통한 플립 칩 집적회로의 검사 방법

Info

Publication number: KR19980079829A
Application number: KR1019980006923A
Authority: KR
Inventors: 크리스토퍼 그래햄 탈보트; 제임스 헨리 브라운.
Original assignee: 하이든 마틴; 슐럼버거 테크놀로지즈, 아이엔씨.
Priority date: 1997-03-03
Filing date: 1998-03-03
Publication date: 1998-11-25
Also published as: JPH10326817A; EP0863543A2; EP0863543A3; US5821549A; US6225626B1; US20010010356A1; US6518571B2

Abstract

활성 영역과 같은 디바이스의 인접 형상(feature)을 교란시키지 않고 기판의 백 사이드(back side)로부터 선택된 도체와 같은 IC 디바이스의 선택된 형상을 노출시키는 방법이 제공된다. 이와같은 한가지 방법은 (a) 선택된 형상이 배치되는 IC 디바이스의 영역을 한정하는 단계; (b) 기판의 백 사이드로부터 상기 영역의 IR 광학 마이트로스코프 이미지를 취득하는 단계; (c) IR 광학 마이크로스코프 이미지밀링 시스템의 코오디네이트 시스템과 정렬시키는 단계; 및 (d) IR 광학 마이크로스코프 이미지를 가이드로 사용하여 인접 형상을 교란시키지 않고 IC 디바이스의 백 사이드로부터 선택된 형상을 노출시키도록 밀링 시스템을 동작시키는 단계를 포함한다.

Description

기판을 통한 플립 칩 집적회로의 검사 방법

1. 발명의 분야

본 발명은 디버그(debug) 및/또는 고장 분석에 도움을 주도록 기판을 통해 IC(집적회로)디바이스의 도체를 노출시키는 방법 및 장치에 관한 것이다.

2. 선행기술

고장 분석, 디버그, 및 수리용 IC 디바이스의 도체를 노출시키는 것은 보편화되어 왔다. 전형적으로, FIB(focused ion beam; 집속 이온 빔)는 재료를 밀링 제거하여 도체를 노출시키는데 사용되는데, 때때로 할로겐 함유 화합물의 삽입은 밀링 속도를 향상시킨다. 도체가 절삭되고 도전성 재료가 데포지트되어, 회로 변경에 영향을 끼치거나 또는 프로브 패드를 제조한다. IC 디바이스는 노출된 도체 및 프로브 패드상에 신호를 발생시키도록 자극되고, 이 신호는 프로브로 FIB를 사용하여 또는 전자 빔 프로브나 기계적 프로브를 사용하여 검출된다.

이동 도구들은 노출될 도체 부분의 위치결정에 도움을 주는데 유용하다. 예를 들면, 캘리포니아 산 조세시의 Schlumberger Technologies, Inc.로부터 IDS P2X(Probe Point eXtension)로서 상업적으로 입수가능한 FIB 시스템은 디바이스의 CAD 레이아웃 및 FIB 이미지가 또 다른 디바이스에 등록될 수 있는 소프트웨어 기반의 이동 도구를 제공한다. 일단 등록된 경우, 이 이미지는 사용자가 한 이미지상의 지점 또는 형상을 선택할 때 해당하는 위치가 다른 이미지상에서 식별되도록 링크된다. 예를들면, FIB 이미지 상에서 볼 수 없는 매입 도체는 FIB가 밀링되도록 스캐닝될 부위를 한정하는 FIB 작동 박스(operation box)를 배치하기위해 CAD 레이아웃 이미지 상에서 식별될 수 있다. 이 부위 내에서의 FIB 밀링은 IC 디바이스의 주변 구조에 손상을 입히지 않고 대상 도체의 부분을 정확하게 노출시킨다. 선택적 사스 개량형 밀링 및 적당한 단점(end-point)검출은 노출된 도체 부분에 손상을 입히기 전에 밀링이 정지되도록 한다.

여기까지는 이와같은 공정들은 디바이스의 프런트 사이드으로부터 - 회로를 한정하는 층들이 제조되는 기판의 측면으로부터 일반적으로 이행되어 왔다. 디바이스의 프런트 사이드의 초기 FIB 이미지는 CAD 이미지가 준비되는 저장된 레이아웃 데이터에 FIB 이미지를 등록하는데 사용되는 디바이스 구조의 위치에 관한 정보를 포함한다. 예를 들면, 디바이스의 프런트 사이드 상에서 볼 수 있는 본드 패드 또는 기준점들은 상부 디바이스 층의 등록을 나타낸다. 매입 디바이스 층들이 오프셋 에러의 일부 마진 내에서 디바이스 층과 정렬되기 때문에, 상부 층 상에서 볼 수 있는 형상들은 등록하는데 사용된다.

광학 이미지 또는 SEM(scanning electron microscope; 주사형 전자 현미경) 이미지와 같은 디바이스의 한 이미지가 매입 형상을 노출시키는 FIB를 안내하는데 보조하도록 디바이스의 SIM(scanning ion microscope; 주사형 이온 현미경) 이미지 상의 오버레이로서 사용되는 이동 기술이 또한 공지되어 있다. 예컨대, Shimase 등에게 허여된 미국특허 제 4,683,378호를 참조. 이미지를 정렬하는데 FIB 작동 부위 근처의 충분한 유일의 표면 정보가 존재하지 않는 경우, FIB의 이미징 부위는 필요한 해상도와 정확도를 유지하면서 보다 큰 부위 상에서의 정렬을 허용하도록 편향될 수 있다. Talbot 등에게 허여된 미국특허 제 5,401,972호를 참조. 그렇지만, 또 다른 방법은 디바이스의 금속층 상의 기준 정보로부터 FIB를 이동시키도록 고 정확도 스테이지를 사용하는 것이다. 이와같은 스테이지는 값비싸고, 위치를 결정하는데 레이저 간섭계를 필요로 하며, 정확도는 열 기계적 드리프트 및 FIB 드리프트에 의해 제한된다.

이러한 기술들은, 주변의 둘레에 본드 패드를 지니고 접점 또는 패키지 리드에 의해 방해되지 않는 디바이스의 중심부를 지니는 유형을 종래식으로 패키징하도록 설계된 것과 같은 프런트 사이드로부터 액세스가능한 디바이스에 적당하다. 그렇지만, 증가된 디바이스 동작 속도는 더 낮은 임피던스 결과적으로는 디바이스의 능동 소자로부터 패키지 리드로의 보다 짧은 접속점을 요구한다. 동사에, 보다 크고 복잡한 디바이스는 입력/출력 접속점의 개수 증가를 요구하여, 만족스럽지 않게 큰 다이 및 패키지를 초래한다. 이러한 필요성에 대응하여, 본드 접속점들이 IC 디바이스의 총 프런트 사이드 상에서 배열되고 이들이 패키지 상의 본드 접속점의 해당 어레이와 정렬되는 소위 플립 칩(C4)패키징이 개발되어 왔다. 땜납 범프는 패키지의 범프와 디바이스와의 본드 접속점들을 전기 접속시킨다. 능동 소자로부터 패키지 핀까지의 접속 길이 및 임피던스는 감소되고, 디바이스와 패키지의 단위 면적당 접속점 개수는 과거의 주변 접속 장치에 비해 증가된다.

플립 칩 패키지 장치의 단점은 디바이스의 상부 층이 본드 패드의 어레이로 도포되어 비패키지형 디바이스에서 조차 매입 도체로의 액세스를 어렵거나 불가능하게 만든다는 것이다. 패키지형 디바이스에 있어서, 패키지는 디바이스의 전체의 프런트 사이드를 도포하여 프런트 사이드로부터 매입 도체에 액세스할 수 있는 기회가 없다. 이러한 디바이스를 디버깅하는데 향상된 기술들이 요구된다.

점점 복잡해지는 디바이스의 또 따른 결과는 선폭을 감소시키고 층의 개수를 증가시킬 필요성이 있다는 것이다. 현재 제조중에 있는 플립 칩 디바이스는 0.35 μm의 설계 규정을 사용하고 있으며, 0.20 μm 미만의 보다 더 향상된 설계 규정이 머지않아 기대된다. 선폭이 증가되고 층의 개수가 증가함에 따라, 층간의 등록은 보다 큰 문제가 된다. CAD 레이아웃 데이터는 이상적인 층간의 등록을 보여주지만, 제조된 디바이스들은 다소 잘못 등록될 수 있다. 관련된 층들이 많을수록 누적 등록 에러(스택업(stack-up) 에러)는 더욱 크다. 보다 적은 설계 규정 및 스택업 에러 모두는 FIB 동작 이행시 대상 도체를 상실하거나 뜻밖에 디바이스에 손상을 입힐 가능성을 증가시킨다.

백 사이드(back side)로부터 기판을 통한 IC 디바이스의 고장-분석 검사용 기술들이 공지되어 있지만, 어느 것도 플립 칩 디바이스를 디버깅할 요건을 적당히 해결하는 것은 없다. 실리콘이 대략 0.9 μm 내지 대략 1.9 μm 범위내의 파장에서 투명하다는 조건하에, 하나의 방법은 실리콘 기판을 통해 IR(적외선) 광학 마이크로스코프 이미지를 취득하는 것이다. 예컨대, J. BROWN의Failure analysis of plastic encapsulated components- 1987년 11월자the advantages of IR microscopy, J. Microscopy, Vol. 148, Pt. 2, pp. 179-194를 참조.

플립 칩에 대한 고장 분석은 고장을 밝혀내기위해 소프트웨어 시뮬레이션 및 외부 테스트로부터 시작되는 것이 전형적이다. 그리고 나서 IR 레이저는 대상 트랜지스터의 활성 영역내로 광을 주입하도록 디바이스의 백 사이드를 통해 발광될 수 있다. 트랜지스터가 이미 온 상태인 경우, 변경은 없다. 트랜지스터가 오프 상태인 경우, IR 빔은 디바이스의 외부 핀 상에서 검출될 수 있는 누설 전류를 포함한다. 이러한 OBIC(optical beam-induced current; 광학 빔 유도 전류)기술은 논리적 분석을 허용하지만, 어떠한 타이밍 정보도 주지 않는다.

IR 레이저가 펄스화되고 전파 지연의 변경이 캐리어 밀도의 함수로 측정되는 전자광학 프로브 기술이 또한 공지되어 있다. 이 기술은 트랜지스터가 얼마나 빨리 스위칭되는지와 이의 상태에 대한 직접적인 측정을 제공한다. 바이폴라 트랜지스터에 효과적이지만, 이 기술은 낮은 캐리어 밀도 변경으로 인해 CMOS 디바이스에 있어서 효과적이지 않다. 이는 마이크로프로세서 디버그에 요구되는 긴 듀티 사이클 측정에는 부적합하게 한다.

고장 분석에만 적당한 분해 기술은 디바이스의 겹층을 박판화시키는 것이다. 기능적 분석을 이행하기 보다는 오히려, 구조는 개별 셀 또는 셀 요소의 기능에 대해 검사된다. 테스트와 시뮬레이션에 의해 대략 10 또는 100 또는 1000 네트정도로 고장을 사전에 밝혀내고 나서 이 네트가 서로 접속되는 지를 검사하는 것이 종종 가능하다. 개방 바이어(open via) 또는 비기능적 트랜지스터가 발견되는 경우, 문제는 밝혀질 수도 있었다. 이 기술은 디버그에 적당하지 않는데, 왜냐하면 이는 디바이스가 작동하는 동안 네트상에서 신호의 검출을 허용하지 않고 또한 결함있는 네트의 수리도 허용하지 않기 때문이다.

또 다른 방법은 종래의 프런트 사이드 기술을 사용하여 개별 셀들을 우선 제고하고 디버깅하는 것이다. 그리고 나서 이 예비 시험된 셀 설계는 플립 칩 셜계를 만들어 내는데 사용되며 셀간의 상호 접속점들이 의도대로 작용하는 것으로 기대된다. 그렇지 않은 경우, 디바이스에 대한 소프트웨어 명령은 의도대로 이행되지 않는 셀을 사용을 간단히 해결하도록 변경된다. 결함있는 셀의 개수는 각 태양의 설계를 완전히 특정화시키고 시뮬레이션을 폭넓게 사용하여 가능한한 최소화시킨다. 시뮬레이션은 전기적 문제점들이 셀 내에서 보다는 오히려 셀간의 결함있는 상호 접속점에 있기 때문에 보다 어렵고 덜 효과적이다.

일부 사람들이 기판을 박판화시키고 나서 전자 빔 검사를 위해 도체를 노출시키도록 박막 기판을 통해 구멍을 뚫러 플립 칩 디바이스의 디버그를 시도한 것으로 여겨진다. 이러한 방법에서의 문제점은 층간 스택업 에러와 결부된 보다 적은 설계 규칙 및 활성 영역의 대상 도체에의 근접을 초래한다. 대상 도체를 노출시키도록 드릴링하는 것은 이것이 설계 디버그에 유용한 경우에 인접한 활성 영역에 손상을 입히지 않고 이행되어야 한다. 이는, 매입 도체 및 인접한 활성 영역이 배치되는 곳을 정확히 결정하는데 사용될 수 있는 기판의 백 사이드 상의 가시적 구조의 결핍으로 인해 어렵다. 활성 영역에 대한 손상은 디바이스를 파괴하거나 또는 이의 성능을 변경시킬 수 있다. 더우기, 현재 얻을 수 있는 것보다 더 높은 정확도의 스테이지가 본 대상의 디바이스 상에서 이러한 작동을 성공적으로 이행하는 것을 필요로 하는 것으로 여겨진다.

디바이스에 손상을 입히지 않고 기판의 백 사이드를 통해 디바이스의 도체에 액세스하는데 향상된 기술이 요구된다. 이와같은 기술은 전자 빔, FIB, AFM(atomic force microscope; 원자력 현미경) 또는 기계적 프로브를 사용하여 검사를 할 수 있으며 결과적으로 디버그에 요구되는 정확한 타이밍 정보의 취득을 허용한다.

본 발명은 활성 영역과 같은 디바이스의 인접 형상을 교란시키지 않고 선택된 도체와 같은 IC 디바이스의 선택된 형상을 노출시키는 방법을 제공하는 것이다.

도 1A는 웨이퍼 또는 다이의 백 사이드를 통한 IR 광학 마이크로스코프 이미지의 취득을 보여주는 개략적인 단면도;

도 1B는 도 1A의 취득으로부터의 결과인 예시적인 IR 광학 마이크로스코프 이미지;

도 2A는 대상 영역에서 디바이스의 백 사이드로부터 기판을 레이저 박막화시키는 것을 보여주는 개략적인 단면도;

도 2B는 도 2A에서와 같은 레이저 박막화에 뒤이은 예시적인 IR 광학 마이크로스코프 이미지;

도 3A는 대상 형상을 노출시키는 FIB 밀링을 보여주는 개략적인 단면도;

도 3B는 도 3A에서와 같은 밀링에 뒤이은 예시적인 FIB 이미지;

도 4A는 도 3A에서와 같은 FIB 밀링이후 노출된 대상 형상을 검사하는 것을 보여주는 개략적인 단면도;

도 4B는 도 4A에서와 같은 노출된 도체의 검사로부터 취득된 예시적인 파형 이미지;

도 5는 대상 형상 및 정렬 지점을 식별하도록 디바이스의 기판의 IR 광학 마이크로스코프 이미징 및 레이저 박막화시키는 것을 보여주는 개략적인 단면도;

도 6은 도 5의 디바이스에서 부가적으로 FIB 밀링하는 정렬 지점으로 사용될 형상을 노출시키는 FIB 밀링을 보여주는 개략적인 단면도;

도 7A는 대상의 도체를 보여주는 IC 디바이스 일부의 CAD 이미지;

도 7B는 기판이 얇아진 윈도 및 대상의 도체를 보여주는 도 7 A의 IC 디바이스 일부의 IR 광학 이미지;

도 7C는 재료가 FIB 밀링에 의해 제거된 윈도 및 대상 도체의 노출된 부분을 보여주는 도 7A의 IC 디바이스 일부의 FIB 이미지;

도 8A 및 도 8 B는 IC 디바이스의 매입 구조를 갖는 FIB 밀링 장치를 등록하는데 사용되는 각각의 예시적인 IR 광학 마이크로스코프 및 FIB 이미지;

도 9는 칩으로부터 패키지로의 땜납-범프 접속점들을 보여주고 본 발명에 따른 백 사이드 검사를 위해 제거될 부분들을 보여주는 플립 칩 패키지형 부품의 부분 단면도;

도 10은 플립 칩 접속점의 본드 패드 및 땜납 범프의 정면도;

도 11A는 대상 도체를 보여주는 IC 디바이스 일부의 IR 광학 마이크로스코프 이미지;

도 11B는 도 11A의 이미지의 개선형 버전;

도 11C는 디바이스가 대상의 도체 부분을 노출시키기위해 밀링될 곳을 보여주도록 도 11B의 에지 개선형 이미지 및 FIB 작동 박스가 오버레이되는 도 11A의 IC 디바이스 부분의 FIB 이미지;

도 12는 본 발명에 따른 가능한 일련의 단계들을 보여주는 대표적인 흐름도;

도 13은 기판의 백 사이드를 통해 프로브 패드를 설치하기위해 본 발명에 따라 처리되는 IC 디바이스의 부분 단면도;

도 14는 전형적인 8 인치 직경의 웨이퍼의 사시도;

도 15는 웨이퍼의 기판을 얇게하는 장치의 사시도;

도 16은 비박막 웨이퍼의 부분 단면도;

도 17은 이동하기에 유용한 프런트 사이드상에 편평한 에지 및 기준점을 지니는 웨이퍼;

도 18은 이동하기에 유용한 프런트 사이드상에 노치된 에지 및 기준점을 지니는 웨이퍼; 및

도 19A - 19C는 서로 다른 해상도의 이미지를 정렬하는 서브 픽셀 보간 방법을 예시하는 도면.

본 발명의 바람직한 실시예들은 활성 영역과 같은 디바이스의 인접 형상을 교란시키지 않고 선택된 도체와 같은 IC 디바이스의 선택된 형상을 노출시키는 방법을 제공한다. 프런트 사이드와 백 사이드를 지니는 실리콘 기판, 및 프런트 사이드 상에 상기 형상을 한정하는 복수개의 구조가 있는 디바이스에서의 이와같은 한 방법은,

a. 선택된 형상이 배치되는 IC 디바이스의 영역을 한정하는 단계;

b. 기판의 백 사이드로부터 상기 영역의 IR 광학 마이트로스코프 이미지를 취득하는 단계;

c. IR 광학 마이크로스코프 이미지밀링 시스템의 코오디네이트 시스템과 정렬시키는 단계; 및

d. IR 광학 마이크로스코프 이미지를 가이드로 사용하여 인접 형상을 교란시키지 않고 IC 디바이스의 백 사이드로부터 선택된 형상을 노출시키도록 밀링 시스템을 동작시키는 단계

를 포함한다.

본 발명의 상기 및 기타 형상들은 다음의 설명과 첨부된 도면으로부터 당업자에게 명백할 것이다.

아래에 설명된 FIB 동작을 이행하는데 적합한 FIB 시스템은 캘리포니아 산 조세시의 Schlumberger Technologies, Inc.로부터 상업적으로 입수가능한 IDS P2X(Probe Point eXtension) 시스템이다. 아래에 설명된 레이저 밀링 동작을 히행하는데 적당한 레이저 시스템은 Concord Msssachusetts의 Revise, Inc.으로부터 상업적으로 입수가능한 Silicon Editor™이다. 아래에 설명된 IR 광학 이미지를 준비하는데 적합한 IR 광학 마이크로스코프는 Carl Zeiss USA Microscope Division의 LSM 310 Confocal Saser Scanning Microscope 및 캐리포니아주 서니베일시 Technical Instrument Company의 KMS 300 Confocal Measuring Systemrhkrkx은 상업적으로 입수가능하다. 공초점형 마이크로스코피(confocal microscopy)는 매우 협소한 초점 평면을 지니는 이미지의 취득을 허용한다. 서로 다른 초점 평면 깊이로부터의 일련의 이러한 이미지는 적당히 이미징하기에 너무 심부적일 수도 있는 구조를 가시화하는데 사용될 수 있다.

도 1A는 웨이퍼 또는 다이 상에서의 IC 디바이스의 백 사이드를 통한 IR 광학 마이크로스코프 이미지의 취득을 보여주는 개략적인 단면도이다. 대략 100 μm 내지 200 μm의 두께(105)로 기판(100)을 화학적 또는 기계적으로 박막화시킨후, IR 광학 마이크로스코프(110)는 상호 접속된 층(125)내에 포함된 도체(120)와 같은 대상 형상의 영역내의 기판(100)을 통해 IR 광학 광(115)을 발광시킨다. 박막화시키는 동안, 기판 표면은 박막 영역의 IR 광학 마이크로스코프 이미지에서 볼 수 있는 스크래치(scratch) 및 기타 표면 요철을 충분히 제거하도록 연마되는 것이 바람직하다. 활성 영역(130, 135) 및 게이트(140, 145)와 같은 도체(120) 영역내의 IC 디바이스의 다른 구조는 또한 이미징된다. IR 광의 파장은 대략 1.2 μm와 같은 0.9 μm 내지 1.9 μm의 범위내에 있는 것이 바람직하다. 도핑되지 않은 실리콘은 이와같은 파장의 광을 투과시킨다.

도 1B는 도 1A의 동작으로부터의 결과인 예시적인 IR 광학 마이크로스코프 이미지를 보여준다. 도체(120), 활성 영역(130, 135) 및 게이트(140, 145)는 이미지(140)에서 볼 수 있다. 도 1A의 단면도는 도 1B의 라인(1A-1A)을 따라 취해진다. 이미지내의 이와같은 상세도는 IC 디바이스를 제조하는데 사용되는 CAD 레이아웃 데이터와 이미지를 정렬시키는데 사용될 수 있다. CAD 레이아웃 데이터와의 이미지의 정렬 방법은 Flinois 등에게 허여된 미국특허 제 5,054,097호로부터 공지되어 있다. Barnard의 유럽특허공개 제 0 619 551호(1993년 3월 15일자 출원된 미국특허출원 제 31,547호에 대응함)를 참조. Schlumberger IDS P2X 시스템은 이미지 정렬용 소프트웨어 도구를 제공한다. 예를 들면, IR 광학 마이크로스코프 이미지는 TIFF 포맷 데이터 파일로 스캐닝될 수 있다. 이 파일 및 IC 디바이스용 CAD 레이아웃 데이터가 IDS P2X FIBstation 내의 저장장치에 로딩되는 경우, IR 광학 마이크로스코프 이미지는 P2X 시스템의 표준 정렬 도구를 사용하여 CAD 레이아웃 데이터와 쉽게 정렬될 수 있다. 이미지 정렬 사안은 도 19A - 10C를 참조하여 아래에 보다 자세히 설명되어 있다.

도 2A는 대상 영역에서 디바이스의 백 사이드로부터 기판(100)을 레이저 박막화시키는 것을 보여주는 개략적인 단면도이다. Silicon Editor™ 아르곤 이온 레이저 시스템과 같은 레이저 밀링 장치(200)는 활성 영역(130, 135)이 손상될 수 있는 층(210)으로 침투되지 않고 실리콘 기판(100)내의 윈도(205)를 절삭하도록 작동된다. 층(210)은 대략 10 μm의 전형적인 두께를 지닌다. 레이저 빔은 단계(215, 220, 225)와 같은 임의 수의 단계를 갖는 윈도(205)의 측벽을 생성하도록 츠캐닝될 수 있다. 대상 영역에서 기판(100)을 이렇게 더욱 박막화시키는 것은 레이저 시스템의 실제 더 높은 재료 제거 속도로 인해 FIB 시스템 보다는 오히려 레이저 시스템으로 이행되는 것이 바람직하다. 밀링은 재료 제거를 보조하기위해 할로겐 또는 할로겐 함유 화합물을 삽입시켜 가속화될 수 있다. 전형적인 윈도 치수(230)는 기판(100)의 백 사이드에서 400 x 400 μm의 윈도를 발생시키도록 400 μm일 수 있다. 정확한 치수는 선택의 문제이며 대상 형상의 기하구조, 박막 기판(100)의 두께(105), 및 효과적으로 검사하는데 요구되는 개구의 종횡비(높이:폭)와 같은 인자에 달려있다. 전자 빔 검사용 개구의 종횡비는 전형적으로 1:1이다.

도 2B는 도 2A에서와 같은 레이저 박막화에 뒤이은 예시적인 IR 광학 마이크로스코프 이미지(230)를 보여준다. 도 1B의 이미지(140)에서 볼 수 있는 형상에 부가하여, 단계(215, 220, 225)의 에지들을 또한 볼 수 있다. 이 에지들이 FIB 이미지에서 또한 보여지기 때문에, 현재 IR 광학 마이크로스코프 이미지(230)는 FIB를 대상 도체로 이동시키는데 유용한 정보를 담고 있다. 이 정보가 이용된느 방식은 아래에 보다 상세히 설명될 것이다. 도 2A의 단면도는 도 2B의 라인(2A-2A)를 따라 취해진다.

도 3A는 대상 형상을 노출시키는 IC 디바이스의 FIB 밀링을 보여주는 개략적인 단면도이다. 아래에 설명된 바와같이 정렬시키기위해 IR 광학 마이크로스코프 이미지(230) 및 FIB 이미지로부터 정보를 사용한 후, FIB 시스템(305)의 FIB(300)는 활성 영역 층(210)을 통해 보다 깊은 윈도 부분(310)을 밀링하도록 스캐닝되어 도체(120)를 노출시킨다. FIB 시스템을 정렬시키도록 IR 광학 마이크로스코프 이미지(230)로부터 정보를 사용하는 것은 활성 영역(130, 135) 또는 게이트(140, 145)를 교란시키지 않고 도체(120)를 직접 밀링하기위해 FIB(300)가 정확하게 이동되도록 한다. FIB 밀링은 작동중에 적당한 할로겐 또는 할로게 함유 화합물을 삽입시켜 향상될 수 있다. 예를 들면, 알루미늄의 밀링 속도에 대하여 실리콘의 밀링 속도를 선택적으로 향상시키도록 XeF₂를 삽입시키는 것이 공지되어 있다. 작동은 보다 빨리 진행되면서, 도체(120)에 대한 손상은 최소화된다. 종랭의 단점(end-point)검출 기술은 도체(120)가 노출되었을 경우 FIB 밀링을 중단시키는데 사용된다.

도 3B는 도 3A에서와 같은 밀링에 뒤이어 취득된 예시적인 FIB 이미지(315)를 보여준다. FIB로 밀링된 윈도 부분(310)은 검사하기위해 도체(120)를 노출시켰지만, 활성 영역(130, 135) 및 게이트(140, 145)는 교란되지 않는다. 도 3A의 단면도는 도 3B의 라인(3A-3A)를 따라 취해진다.

도 4A는 도 3A에서와 같은 FIB 밀링 후에 대상 노출 형상을 검사하는 것을 보여주는 개략적인 단면도이다. 프로브(405)를 가진 프로브 시스템(400)은 IC 디바이스가 자극됨에 따라 도체(120) 상에 나타나는 신호를 검출하도록 작동된다. 프로브 시스템(400)은 기계적 프로브 시스템, AFM(atomic force microscope) 프로브 시스템, 및 전자-빔 프로브 시스템, 또는 FIB 시스템일 수 있다. 그러므로 프로브(405)는 도체와 상호작용하여 검출가능한 제 2입자를 생성하여 이 입자로부터의 도체(420)에 대한 전압이 결정될 수 있는, 기계적 입자빔 또는 집속 입자 빔(전자빔 또는 FIB)일 수 있다. 이러한 프로브는 당업계에서 널리 공지되어 있고 슐럼버그 테크놀로지(Schlumberger Technologies), 산 조세(San Jose), 켈리포니아(California)로부터의 IDS 5000 전자-빔 프로브같이, 상업적으로 구입가능하다.

도 4B는 도 4A와 같이, 노출된 도체의 탐침으로부터 얻어진, 예시적인 파형 이미지이다. 검출된 파형(410)은 IC 디바이스가 자극됨에 따라서 도체(120)에 나타나는 신호의 크기 및 시간에 관한 정보를 함유한다. 정확한 시간 정보가 입수가능하다. 대역폭은 이용가능한 기술에 의해서만 제한된다.

작동의 정확한 순서는 필요한 경우, 도 1A, 2A, 3A 및 4A의 순서로부터 변화될 수 있다. 예들 들면, 어떤 IC 디바이스 제조업자는, IR 파장내의 광에 대에서 조차도 그다지 투과성이 아닌, 중-도핑된 실리콘 기판을 사용한다. 이 경우, IR 광학 현미경 이미지 제조전에, 도 2A에서와 같이 윈도(205)를 레이저-밀링하도록 순서를 변화시키는 것이 바람직하다. 레이저 밀링은 도 2A에서와 같이 수행될 수 있으며, 계속해서 도 2B에서 보이는 IR 광학 현미경 이미지를 제조한다.

IR 광학 이미지의, IC 디바이스에 대한 CAD 레이아읏 데이터로의 정렬은 도 1B를 참조하여 상기한 바와 같이 수행될 수 있다. 도 3A 에서와 같은 IC의 형상에 관련된 FIB를 정확히 이동시키기위해서, FIB 밀링 시스템의 코디네이트 시스템과의 정렬이 또한 확실해야 한다. CAD 레이아웃 데이터와 함께 정렬될 수 있는 형상(도체(120)과 같은) 및, FIB 이미지로 정렬 수 있는 형상(에지(215, 220, 225)와 같은)을 함유한 IR 광학 현미경 이미지는 정렬을 확실히 하는데 사용된다. 기판의 백 사이드의 FIB 이미지는 FIB 밀링이 수행되기 전에 구조적 형상(도체(120)같은)을 보여주지는 않지만, 레이저 밀링에 의해 생성된 토포그래픽적 형상(에지(215, 220, 225) 같은)은 보여준다. 이러한 토포그래픽적 형상은 FIB이미지를 정렬하는데 사용될 수 있고, 그러므로 코디네이트 시스템이, IR 광학 이지지와 함께, FIB 이동에 사용될 수 있다. CAD 레이아웃 데이터, IR 광학 이미지 및 FIB 이미지를이런식으로 연결하면 FIB가 어떠한 IC 형상(도체(120) 같은)에도 정확하게 이동되는 가능하게 하는데, IC 형상은, 형상이 FIB 이미지에서 가시적이지 않을 때조차도 CAD 레이아웃 이미지 또는 IR 광학현미경 이미지에서 가시적이다. IR 광학 이미지 및 FIB 이미지 모두에서 가시적인 어떠한 형상도 상기 2개 이미지 정렬에 사용될 수 있다. 형상은 FIB로 밀링된 홀(hole)일 수도 있고, 디바이스의 다른 형상이 FIB 이미지에 가시화되기 전에 정렬을 제공하기위해, 레이저로 기판내에서 드릴링된 하나 이상의 마크일 수도 있다.

도 5는 IR 광학 현미경 이미지화 및, 대상 형상 및 정렬점을 동정하기위한 디바이스의 기판(500)의 레이저 박막화를 도시하는 도식적, 단면도이다. 기판(500)은 기계적 연마 또는 기타 적절한 공정에 의해, 첫 번째로 박막화되어 약 100내지 200㎛의 두께(505)가 된다. 하나 이상의 홀(hole), 마크, 윈도, 또는 윈도(510)같은 토폴로지 형상은 기판(500)의 백 사이드내로, 바람직하게는 레이저 밀링에 의해 절단된다. IR 광학 현미경(515)은 구역(520, 525, 530, 535) 같은,여러 대상 구역에서 IC 디바이스의 이미지를 얻도록 작동된다. 이들 이미지 중의 최소한 하나는 윈도(510)같이, 기판(500)의 백 사이드내로 절단된 형상 또는 토포그래픽적 형상을 포함한다. IR 광학 현미경 이미지는, 서로에 대한 상대적 위치가 결정되는 코디네이트 정보를 따라서 저장된다. 필요한 경우, 기판(500)의 다수 구역은 바람직하기로는 활성 영역(540, 545) 같은 활성 영역의 층(523)의 등장없이, 윈도(510)같은 윈도의 절단으로 박막화될 수 있다. 도체(550, 555, 560, 565)와 같은 대상 형상은 윈도(510)의 에지(579, 575, 580)과 같이, 기판의 백 사이드에서 밀링된 윈도의 에지이다. IR 광학현미경 이미지 및 이들의 상대적 위치 정보는 저장되어 IC 디바이스를 따라 전달된다.

도 6은 도 5의 디바이스에서의 추가적 FIB 밀링에 대한 정렬점으로 사용되는 형상을 노출시키기 위한 FIB밀링을 도시한다. 활성 부위에 대한 손상을 최소화하기 위하여, FIB밀링은 첫 번째로, 도체(550, 555)같이, 활성 영역 또는 기타 손상받기 쉬운 구조 근처에 위치하지 않은 형상을 노출시키도록 수행된다. 그러므로 상기 형상은 FIB-이미지화될 수 있고 저장된 IR 광학 현미경 이미지 및 CAD 레이아웃 데아타를 FIB 밀링 시스템의 코디네이트 시스템과 함께 정렬시키는데 사용될 수 있다. 이 정렬이 수행된 후, FIB밀링은, 활성 영역(540, 545) 같은 인접 구조에 손상을 줄 위험없이, 도체(560, 565) 같은 기타 대상 형상을 노출시키도록 신뢰성 있게 수행될 수 있다.

도 7 A - 7C는 본 발명에 따른 정렬 방법의 가능한 일례를 예시한다. 도 7A는 대상 도체(705, 710)을 보이는 IC 디바이스 부분의 CAD 이미지(700)이다. 도 7B는 대상 도체(705, 710) 및 윈도(740, 750)의 에지(720, 725, 730)을 보여주는, 도 7A의 IC 디바이스 부분의 IR 광학 현미경 이미지(715)인데, 여기서 기판은 레이저 밀링에 의해 미리 박막화되었다. 도 7C는 윈도(740, 745)의 에지(720, 725, 730, 735) 및 도체(705, 710)의 노출된 부분을 보여주는, 도 7A의 IC디바이스의 부분의 FIB이미지(750) 이다. CAD 레이아웃 및 IR 광학 이미지는 지점(755, 760, 765)과 같은, CAD 레이아웃 및 IR 광학 현미경 이미지에서 가시적인, 선택된 정렬점을 사용하여 서로 정렬될 수 있다. IC 디바이스 및 IR 광학 현미경 이미지가 FIB 밀링 시스템에 전달되었을 때, FIB 시스템은 첫 번째로 사용되어, 윈도(740, 745)의 에지가 가시화된(도체(705, 710)은 FIB 이미지에서 아직 가시화되지 않음), 기판의 백 사이드의 FIB 이미지를 얻는다. 윈도(540, 545)의 코너(570, 575, 580)와 같은, IR광학 현미경 이미지 및 FIB 이미지에 대한 공통적인 정렬점은 선택되어 이미지를 정렬하는데 사용된다. 일단 CAD 레이아웃, IR광학 이미지 및 FIB 이미지가 정렬되면, CAD 레이아웃 이미지 또는 IR 광학 이미지상에서 가시화된 형상은 FIB 이미지에서 가시화되지 않은 형상에 FIB를 이동시키는데 사용될 수 있다. FIB 밀링은 이후 도 7C에서 도시된 도체 부분(705) 같은 숨겨진 형상을 노출시키도록 수행된다. 필요한 경우, 노출된 형상을 도시하는 FIB 이미지가 이후 얻어질 수 있으며, 도 7C의 점(755)같은, 하나 이상의 정렬점은, CAD 레이아웃으로 FIB 이미지를 직접 정렬하도록 선택될 수 있다. 추가적 FIB 밀링은 도 7C에서 도시된 바와 같은 도체 부분(710)을 노출시키도록 수행될 수 있다.

도 8A 및 8B는 IC 디바이스가 장착된 구조와 함께 FIB 밀링 디바이스를 들록하는데 사용되는 IR광학 현미경 및 FIB 이미지(800, 825)의 각각의 예시이다. 양 이미지에서 가시적인 것은 기판의 백 사이드내로 레이저-밀링된 윈도의 에지(810, 815, 820)이다. 도 8A에서 가시화된 것은 도체(825, 830, 835)와 같은 형상이다. 그렇지만 서로-정렬된 이미지는 동일한 축척이 아님에 유의해야한다. 코너점(840, 845)는 이미지(800) 상의 FIB 박스 등록 부위를 한정하는데, 이미지(800)은 이미지(805)상의 부위(850)과 일치하도록 축척화되었다. IR 광학 이미지상의 FIB 작동 박스(850, 865)를 위치시키도록, 슐럼버그 IDS P2X 시스템에 관해 제공된 소프트웨어 이동 도구를 사용하여, 상응하는 FIB 작동 박스는 FIB 이미지상의 코디네이트 위치에 자동적으로 놓여진다. 이들 박스의 경계는 그러므로, 그 코디네이트 시스템 내에서 FIB 시스템에 알려지고, 표시된 위치에서 도체(835, 830)을 노출하도록 명령된 FIB에 사용된다.

도 9는 플립-칩 패키지형 부품(900)의 부분 단면도로서, 칩(915)로부터 패키지(920)까지의 접속점(905, 910)같은 땜납-범프 접속점 및, 본발명에 따른 후속연구를 위해 제거되는 칩 및 패키지의 점선(930) 위쪽의 부분을 보여준다. 칩(915)의 초기 두께(935)는 레이저 밀링 조작 시작 이전에 기계적 연마 등에 의해 감소두께(940)로 감소된다. 기계적 강도를 증가시키기 위해서, 비-전도성 에폭시 또는 다른 결합 물질이 상기 땜납-범프 접속점 사이의 칩(915) 및 패키지(920)사이의 칩에 주입될 수 있다. 적절하게-선택된 결합 물질은, 상기 디바이스가 자극을 받아서 상기한 바와 같이 탐침 조작을 행할 때, 디버그 동안 디바이스로부터의 열전달을 또한 돕는다. 도 10은 칩(915)의 본드 패드(945) 및 플립-칩 패키지화 디바이스에서 전형적으로 발견되는 종류의 땜납 범프 접속점의 정면도이다.

도 11A - 11C는 FIB 밀링 조작을 보조하도록, 얻어진 이미지를 디스플레이하는 방법을 예시한다. 도 11A는 IC 디바이스 부분의 IR 광학 현미경 이미지(1100)이며, 대상 도체(1105)를 보여준다. 이미지(1100)의 적절한 프로세싱에 의해, 유도 이미지(1110)은 도 11B에서 도시된 바와 같이, 도체(1105)의 에지(1115, 1120)가 인핸스되도록 생성된다. 에지-인헨스먼트 기술은 예를 들면, 상기의-참고문헌인 바나드의 유럽특허공개에 공지되있다.

도 11C는 도 11A 의 IC 디바이스 부분의 FIB 이미지(1125)로서, 여기서 도 11B의 에지(1115, 1120) 및 FIB 조작 박스(1130)는 겹쳐져서 IC 디바이스가 도체(1105)와 같은 대상의 특성을 노출시키도록 밀링된다. CAD 데이터 파일로부터의 부분 도체(1105)의 도식(1135)은 필요한 겅우 상기 이미지에 겹쳐질 수 있어서, FIB 조작 박스내의 도체의 배향을 표시한다.

도 12는 본발명에 따른 스텝의 시리즈 중의 가능한 하나를 보여주는 대표적인 플로우 챠트이다. 스텝의 정확한 순서 및 갯수는 변화될 수 있고, 도 12의 순서는 예시적이다. 스텝(1200)에서, 선택된 형상이 위치하는 IC 디바이스 구역이 결정된다. 스텝(1205)에서, 재료는, 기판의 후면에서 실질적으로 제거되어, 예를 들면, 도 1-5에 관해 아래에서 기술된 바와 같은 투과 구조없이,기판을 박막화한다. 스텝(1210)에서, 추가적 재료는, 도 2A에서와 같이, 기판이 상기 구역내에 구조의 IR 이미지화에 충분한 정도로 박판화될 때까지, 상기 결정된 구역 위의 기판의 백 사이드로부터 제거된다. 스텝(1215)에서, 결정된 구역의 IR 광학 현미경 이미지는 예를 들면, 도 2B에서와 같이, 기판의 백 사이드로부터 얻어진다. 스텝(1220)에서, IR 광학 현미경 이미지는 예들 들면, 도 7A-7C에 관해서 상기에서 기술된 바와 같은 FIB 밀링 시스템과 같은 밀링 시스템의 코디네이트 시스템과 함께 정렬된다. 스텝(1225)에서, IR 광학 이미지에서 보여질 수 있는 구조는 가이드로서 사용되어, 도 3A에서와 같이,인접 형상의 교란없이, 밀링 시스템이 디바이스의 백 사이드로부터 선택된 형상을 노출시키도록 작동한다.

도 13은 본발명에 따라 프로세스되어 기판의 백 사이드를 통해 탐침 패드를 설치하는 IC 디바이스의 부분 단면도이다(축척으로 그리지 않음). 이 경우, 윈도(1305)는 상기에서 기술한 기술을 사용하여 기판(1305)의 백 사이드을 통해 밀링시켜서, 도체(1310)의 부분을 노출시킨다. 상기 윈도는 이후 금속으로 채워져서 도체(1310)과 함께 전기적 접촉으로, 도전 패드(1315)를 생산한다. 도전성 재료의 FIB 데포지션 기술은 예를 들면, 타오(Tao) 등의 미국특허 제 5,104,684 호(deposition of platinum) 및 홍고(Hongo) 등의 미국특허 제 5,025,664호(deposition of tungsten and other metals)에 공지되있다. 도체(1310)로부터 기판(1305)으로의 신호의 션트를 방지하기 위하여, 절연 재료(1320)로 입구를 정렬하고, 도전성 재료의 데포지션 이전에 도체를 노출시키도록 FIB로 다시 밀링하는 것이 바람직하다. 절연 재료의 FIB-보조 데포지션 기술은 예들 들면, 1995. 5. 4.에 출원되어 동시-계류중인 미국특허 출원 일련 번호 08/434,548 호에 기술되 있다.

도 13에서 또한 가시화된 것은 확산 영역(1325, 1330), 폴리실리콘 게이트(1335, 1340), 및 금속층(1365)의 도체(1345, 1350, 1355, 1360)이다. 확산 구역(1345, 1330)은 대표적으로 5㎛이하의 길이(1370)을 가지는 반면, 기판(1305)은 대표적으로, 윈도(130)가 밀링되는 구역내에서, 200㎛ 차수로 두께(1375)를 가진다(또는 윈도(1300)의 밀링 이전에 두께(1375)로 감소된다).

도 14는 8인치의 직경(1405) 및 800㎛의 두께(1410)을 갖는 대표적 실리콘 웨이퍼(1400)의 투시도이다. 디바이스(141)같은 IC 디바이스의 어레이가 웨이퍼(1400)의 프론트 사이드에 만들어져 있다. IC 디바이스의 제조 동안에 웨이퍼상에 데포지트된 층은 전체 두께에 약 10㎛을 추가한다.

도 15는 웨이퍼(1500)의 기판 박막화를 위한 배열의 도식적 투시도이다. 웨이퍼는 예를 들면, 진공 척(1505) 또는 기타 수단에 의해서 고정되고, 웨이퍼의 백 사이드는 , 통상의 CMP(chemical mechanical polishing) 공정에서 사용되는 운모 슬러리같은 연마 재료로 피복된 연마 휠(1510)에 맞물려서 회전된다.

도 16은 기계적 연마 또는 기타 적절한 공정에 의한 실리콘 기질(1605)의 박막화이전의 대표적 웨이퍼(1600)의 부분적, 단면도이다. 웨이퍼(1600)은 약 800㎛의 기판 두께(1610) 및 약 10㎛의 접속층 두께(1615)를 가진다. 웰(1520, 1525)같은 활성 영역은 기판(1605)의 프론트 사이드내로 어느정도 깊이(1630)까지 확산된다. 폴리실리콘 게이트는, 폴리실리콘게이트(1640)같이,기판(1605)근처에서 층(1635)내에 제공된다. 금속 접속층(1645)은 도전성 트레이스(1650)같은 도체를 포함한다. 도전성 경로는 게이트(1540)을 도체(1650)에 접속시키는 경로(1655)와 같이, 게이트를 도체에 접속시킨다. 도체상의 신호는, 경로(1660) 및 땜납 범프(1662)와 같이, 경로 및 땜납 범프에 의해 패키지로 이동된다. 이산환 실리콘의 패시베이션층은 금속 접속층(1645)상으로 적용된다. 기판(1605)의 백 사이드를 통한 층(1645)의 도체 접근은, 층(1630)의 활성 영역애 대한 손상 위험이 있고, 또한, 층(153)의 도체(1660)같은 특정 도체의 위치의 정확한 이동을 보조하는, 기판(1605)의 백 사이드 상의 기준 마크나 기타 표시가 없기 때문에 어렵다.

도 17은 웨이퍼의 특이적 위치의 이동에 유용한, 프론트 사이드 상의 플랫 에지(1705) 및 기준마크(1710, 1715, 1720)를 갖는 웨이퍼(1700)를 도시한다. 도 18은 위퍼상의 특정 위치의 이동에 유용한, 프론트 사이드상의 놋치된 에지(1805) 및 기준 마크(1810, 1815,1820)를 갖는 웨이퍼(1700)를 도시한다. 기준 마크는 제조 동안 웨이퍼의 프론트 사이드상에서 생산되기 때문에, 기준 마크는, 웨이퍼의 백 사이드을 통하여 도체에 접근할때의 이동에는 적합하지 않다. 플랫 에지(1705) 또는 놋치(1805)는 웨이퍼의 백 사이드로부터의 임의이동에 유용할 수 있는 반면에, 주위 구조에 대한 손상 위험없는, 특이적 도체에 대한 밀링 디바이스의 정확한 이동에는 충분하지 않다. 웨이퍼상에서 제조된 구조의 위치에 관한 더욱 정확한 정보가 필요하며, 예들들면, 도 16에 도시된 마크(1670, 1675) 같은 레이저 밀링 또는 FIB-밀링 마크에 의해, 본발명에 따른 기판의 백 사이드에 마킹함으로써 제공될 수 있다. 이러한 마크는 기판의 백 사이드을 통해 얻어진 IR 광학 이미지를 FIB와 함께 정렬시키는데 사용될 수 있는데, 이러한 마크는 양 이미지 타입에서 가시적이기 때문이다.

FIB 이미지와 IR 광학 이미지의 정렬은 이미지의 해상도의 차이를 고려해야만 한다. FIB 이미지 해상도는 이미지를 얻는데 사용된 FIB의 스폿트 사이즈에 의해 제한되고, 슐럼버거 P2X 시스템(Schlumberger P2X system)과 같은 현재 시중의 시스템에서 10nm 이하일 수 있다. 광학 이미지 해상도는 회절현상에 의해 0.25 - 0.5㎛까지로 근본적으로 제한되고 다음의 관계식에 의해 결정된다.

d*sin(θ)=n*λ

(식중 d는 공간 주기, θ는 반-개구각, n, 차수=1, 및 λ는 이미지화 매체중의 파장이다. 개선된 반도체 라인직경은 최근 대표적으로, 0.35-0.5㎛이다. 즉, 광학 이미지는 회절에 흐려진다. FIB 이미지는 광학 이미지보다 훨씬 양호한 해상도를 가진다.

해상도의 차이로 인해, 광학 이미지는, 최소 치수의 대표적 신호 라인의 위치를 신뢰성있게 정하는 충분한 정확성으로, 단순한 픽셀-곱-픽셀 기준으로는 FIB 이미지와 함께 정렬될 수 없다. 이미지 정렬을 가능하게하는 방법 중 하나는, 서브-픽셀 보간을 사용하여, 더높은-해상도 FIB 이미지내에서 흐리지않은 형상의 광학 이미지내의 위치를 추론한다. 그 원리는 도 10A, 10B 및 19C에 예시되있다. 도 19A는 도전성 신호 트레이스(1905, 1910, 1915)가 가시화된, 디바이스의, 백 사이드을-통한 광학 이미지를 도시한다. 라인(1920)은 광학 이미지(1900)의 픽셀 줄의 위치를 나타낸다. 도 19B는 상세 구역(1925)의 부분이 보여진(예들 들면, 디바이스 기판내의 윈도를 통해) 동일 디바이스의 FIB 이미지(1930)을 도시한다. 이미지(1930)에서 도체(1905, 1910, 1915)의 부분이 가시화되있다. 라인(1935)는, 광학 이미지(1900)보다 고해상도인, FIB이미지(1930)의 픽셀 줄을 나타낸다.

도 19C는 라인(1920)에 따른 광학 이미지(1900)의, 픽셀(1940, 1955, 1960, 1070)을 포함하는, 픽셀의 강도 및 상대적 공간을 도시한다. 도체(1905, 1910)의 에지의 위치를 추론하기위해서, 픽셀 강도는 적절한 레벨(1975)에서 극한(threshold)이 정해지고, 각 도체 에지의 위치는 도 19C에서 도시된 바와 같이 보간된다. 예들 들면, 만약 극한(1975)이 인접 픽셀(1940, 1945)의 강도 값사이에 놓이면, 도체(1905)의 왼쪽 에지는 픽셀(1950, 1945)의 위치의 중간으로 추론된다.

당업자는 이러한 변형 및 기타 변형이 다음의 청구범위에서 정의돤 본발명의 범위 및 사상내에서 가능함을 인식할 것이다.

본 발명은 활성 영역과 같은 디바이스의 인접 형상을 교란시키지 않고 선택된 도체와 같은 IC 디바이스의 선택된 형상을 노출시키는 방법을 제공하고, 디바이스에 손상을 입히지 않고 기판의 백 사이드를 통해 디바이스의 도체에 액세스할 수 있으며, 전자 빔, FIB, AFM(atomic force microscope; 원자력 현미경) 또는 기계적 프로브를 사용하여 검사를 할 수 있으고 결과적으로 디버그에 요구되는 정확한 타이밍 정보의 취득을 허용할 수 있다.

Claims

IC 디바이스의 인접 형상을 교란시키지 않고 IC(집적회로) 디바이스의 선택된 형상을 노출시키는 방법으로서, 상기 IC 디바이스는 프런트 사이드와 백 사이드가 있는 실리콘 기판, 및 프런트 사이드 상에 상기 형상을 한정하는 복수개의 구조를 지니는 방법에 있어서,

a. 상기 선택된 형상이 배치되는 IC 디바이스의 영역을 한정하는 단계;

b. 기판의 백 사이드로부터 상기 영역의 IR 광학 마이트로스코프 이미지를 취득하는 단계;

c. IR 광학 마이크로스코프 이미지밀링 시스템의 코오디네이트 시스템과 정렬시키는 단계; 및

d. IR 광학 마이크로스코프 이미지를 가이드로 사용하여 인접 형상을 교란시키지 않고 IC 디바이스의 백 사이드로부터 선택된 형상을 노출시키도록 밀링 시스템을 동작시키는 단계

를 포함하는 방법.
제 1항에 있어서, IR 광학 마이크로스코프 이미지를 취득하기에 앞서, 기판이 상기 영역 내에서의 구조의 IR(적외선) 이미징을 가능하게 하도록 충분히 박막화될 때 까지 상기 영역상의 재료를 제거하는 단계를 부가적으로 포함하는 방법.
제 2항에 있어서, 기판의 백 사이드로부터 재료를 제거하는 단계는 IC 디바이스의 형상을 한정하는 구조로 침투되지 않고 기판을 실질적으로 박막화시키기도록 기판의 백 사이드로부터 재료를 제거하는 단계를 포함하는 방법.
제2항에 있어서, 기판의 백 사이드로부터 재료를 제거하는 단계는 래핑(lapping) 또는 연삭에 의해 재료를 기계적으로 제거하는 단계를 포함하는 방법.
제 2항에 있어서, 기판의 백 사이드로부터 재료를 제거하는 단계는 재료를 화학적으로 제거하는 단계를 포함하는 방법.
제 2항에 있어서, 기판의 백 사이드로부터 재료를 제거하는 단계는 대략 100 μm 내지 200 μm의 두께로 기판을 박막화시키는 단계를 포함하는 방법.
제 2항에 있어서, 기판의 백 사이드로부터 재료를 제거하는 단계는 상기 영역의 IR 광학 마이크로스코프 이미지에서 볼 수 있는 표면 요철을 제거하도록 충분히 기판을 연마하는 단계를 포함하는 방법.
제 2항에 있어서, 기판의 백 사이드로부터 재료를 제거하는 단계는 상기 영역상의 기판의 백 사이드에서 안내되는 레이저 빔을 스캐닝하는 단계를 포함하는 방법.
제 2항에 있어서, 기판의 백 사이드로부터 재료를 제거하는 단계는 상기 영역상의 기판의 백 사이드에서 안내되는 아르곤 이온 빔을 스캐닝하여, 할로겐 또는 할로겐 함유 화합물을 삽입시켜 재료의 제거를 보조하는 단계를 포함하는 방법.
제 2항에 있어서, 기판의 백 사이드로부터 재료를 제거하는 단계는 기판의 백 사이드 상에 토폴로지 형상을 형성하도록 상기 재료를 제거하는 단계를 포함하며, 단계 b는 상기 토폴로지 형상을 포함하는 상기 영역의 IR 광학 마이크로스코프 이미지를 취득하는 단계를 포함하는 방법.
제 10항에 있어서, 상기 토폴로지 형상은 상기 재료의 제거에 의해 기판의 백 사이드로 절삭된 개구의 에지를 포함하는 방법.
제 10항에 있어서, 밀링 시스템은 FIB(focused ion beam; 집속 이온 빔) 시스템을 포함하며, 단계 c는

i. 상기 토폴로지 형상이 가시화된 디바이스의 백 사이드의 FIB 이미지를 취득하는 단계;

ii. IR 광학 마이크로스코프 이미지 상의 복수개의 지점들 및 FIB 이미지 상의 해당하는 복수개의 지점들을 선택하는 단계; 및

iii. IR 광학 마이크로스코프 이미지 상의 선택된 지점들을 FIB 이미지의 해당하는 지점들과 정렬시키는 단계

를 포함하는 방법.
제 12항에 있어서, 단계 d는 IC 디바이스의 백 사이드를 통해 개구를 밀링하도록 FIB 시스템을 작동시키는 단계를 포함하는 방법.
제 12항에 있어서, IC 디바이스는 복수개의 이격된 활성 영역이 들어있는 활성 영역 층 및 활성 영역간에 통과하는 도전성 트레이스가 들어있는 금속 층을 지니는 다중 층 디바이스를 포함하고, 상기 금속 층은 활성 영역 층 보다 기판의 프런트 사이드로부터 더 멀리 있으며, 단계 d는 활성 영역을 교란시키지 않고 금속 층의 도전성 트레이스를 노출시키도록 IC 디바이스의 백 사이드를 통해 그리고 활성 영역 층의 활성 영역 사이에서 개구를 밀링하는 FIB 시스템을 동작시키는 단계를 포함하는 방법.
제 14항에 있어서, 단계 d는 금속이외의 다른 재료의 밀링을 선택적으로 향상시키도록 밀링하는 동안 할로겐 함유 화합물을 삽입시키는 단계를 부가적으로 포함하는 방법.
제 14항에 있어서, 노출된 도전성 트레이스 상에 신호가 나타나도록 IC 디바이스에 자극을 인가하는 단계, 및 노출된 도전성 트레이스 상에 신호를 검출하도록 도전성 트레이스를 검사하는 단계를 부가적으로 포함하는 방법.
제 14항에 있어서, 밀링 시스템은 FIB 시스템을 포함하며, 단계 c는

i. IC 디바이스의 FIB 이미지를 IR 광학 마이크로스코프 이미지와 정렬시키는데 적당한 IC의 형상을 노출시키도록 기판을 통해 백 사이드로부터 밀링하는 FIB 시스템을 작동시키는 단계;

ii. 노출된 형상이 가시화된 IC 디바이스의 백 사이드의 FIB 이미지를 취득하는 단계;

iii. FIB 이미지에서 볼 수 있는 노출된 형상과 일치하는 IR 광학 이미지 상의 복수개의 지점들을 선택하는 단계;

iv. IR 광학 마이크로스코프 이미지 상의 선택된 지점들을 FIB 이미지에서 볼 수 있는 해당하는 노출된 형상과 정렬시키는 단계

를 포함하는 방법.