KR19980075590A - 동기식 디램의 2비트 프리팻치 회로를 구비한 칼럼 선택 구조 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리 칩 내부에 외부 2 클락 신호에 대해서 1 클락 신호를 발생하는 동기식 디램의 2 비트 프리팻치 회로를 구비한 칼럼 선택 구조에 관한 것이다.
본 발명은 외부 클락 신호에 동기되어 동작하는 동기식 반도체 메모리 장치의 칼럼 선택 회로에 있어서, 2 비트 프리팻치 모드에서, 첫번째 외부 클락에 대해서는 외부 클락 신호에 동기되어 프리팻치 신호가 발생되고, 두번째 이후의 외부 클락에 대해서는 2이상의 외부 클락 신호 마다에 동기되어 프리팻치 신호가 발생되는 2 비트 프리팻치 조절 회로를 구비하는 것을 특징으로 하여, 종래 기술의 파이프 라인(PIPELINED) 방식의 SDRAM의 칼럼 선택 구조의 메모리 칩의 내부 회로는 주파수 한계를 극복하게 되었다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리 칩 내부에 외부 2 클락 신호에 대해서 1 클락 신호를 발생하는 동기식 디램의 2 비트 프리팻치 회로를 구비한 칼럼 선택 구조에 관한 것이다.
반도체 메모리 장치가 개발되기 시작한 이후 메모리 칩 설계자의 목표는 고집적도와 고속 동작을 하는 반도체 메모리 칩을 설계하는 것이다. 그리고 실제로 집적도 및 동작 속도 측면에서 상당한 발전이 있었다. 현재에는 컴퓨터 컨트롤러 (COMPUTER CONTROLLER)에서 사용하는 클럭(CLOCK)을 CPU 뿐만 아니라 반도체 메모리 장치에 까지 사용 범위를 확대시켜 사용함으로써 반도체 메모리 장치의 성능을 더욱 향상시키고 있다. 이와 같이 외부의 시스템 클락에 동기되어 동작하는 반도체 메모리 장치를 이전의 반도체 메모리 장치와 구분하여 동기식 디램(SYNCHRONOUS DRAM, 이하 SDRAM이라 함)이라고 한다.
도 1은 종래 기술의 파이프 라인(PIPELINED) 방식의 SDRAM의 칼럼 선택 구조를 나타낸 블락도이다. 이를 참조하면, 외부 클락 신호에 동기되어 발생되는 내부 클락 신호인 PCLK는 프리팻치 신호 발생부(101)에 의해서 프리팻치 신호 PCLKCD를 활성화한다. 그리고 상기 PCLKCD는 칼럼 선택 신호 발생부(10)에 입력되어 칼럼 선택 라인 신호인 CSL을 발생하게 된다. 그리고 상기 내부 클락 신호 PCLK는 내부 카운터(20)에 입력되어 칼럼 어드레스를 칼럼 디코더(30)에 입력시킨다. 그리고 상기 칼럼 디코더에 의해 디코딩된 신호를 상기 칼럼 선택 라인 신호 CSL의 조절을 받아 메모리 셀 어레이(40)의 칼럼을 인에이블하게 된다.
도 2는 도 1의 종래 기술의 파이프 라인(PIPELINED) 방식의 SDRAM의 칼럼 선택 구조의 주요 단자의 타이밍도이다. 이를 참조하면, 외부 클락 신호 CLK에 동기되어 내부 클락 신호 PCLK는 펄스를 발생한다. 그리고 상기 내부 클락 신호 PCLK의 각 펄스에 의하여 상기 프리팻치 신호 PCLKCD도 펄스를 발생한다. 그리고 상기 프리팻치 신호 PCLKCD에 의해서 상기 칼럼 선택 라인(CSL) 신호도 인에이블되고, 이에 따라 메모리 셀 어레이(40)의 칼럼이 선택되게 된다.
그러나 SDRAM의 추세가 점차 고속화, 고주파수화 됨에 따라, SDRAM의 클락 주기가 점차 짧아지고 있다. 따라서 종래 기술의 파이프 라인(PIPELINED) 방식의 SDRAM의 칼럼 선택 구조의 메모리 칩의 내부 회로는 주파수 한계를 지니게 되었다.
따라서, 본 발명의 목적은 상기와 같은 주파수 한계를 극복하는 SDRAM의 칼럼 선택 구조를 제공하는 데 있다.
도 1은 종래 기술의 파이프 라인(PIPELINED) 방식의 SDRAM의 칼럼 선택 구조를 나타낸 블락도이다.
도 2는 도 1의 종래 기술의 파이프 라인(PIPELINED) 방식의 SDRAM의 칼럼 선택 구조의 주요 단자의 타이밍도이다.
도 3은 본 발명의 2 비트 프리팻치 방식의 SDRAM의 칼럼 선택 구조를 나타낸 블락도이다.
도 4는 도 3의 최초 클락 응답 회로(60)의 실시예를 나타낸 도면이다.
도 5는 도 3의 2 비트 응용 회로(303)의 실시예를 나타낸 도면이다.
도 6은 도 3의 지연 회로(305)의 실시예를 나타낸 도면이다.
도 7은 도 3의 프리팻치 신호 발생부(307)의 실시예를 나타낸 도면이다.
도 8은 본 발명에 따른 2 비트 프리팻치 회로를 구비한 칼럼 선택 구조의 주요 단자의 타이밍도를 나타낸 도면이다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 다음과 같은 특징을 가진다.
첫째, 본 발명은 외부 클락 신호에 동기되어 동작하는 동기식 반도체 메모리 장치의 칼럼 선택 회로에 있어서, 2 비트 프리팻치 모드에서, 첫번째 외부 클락에 대해서는 외부 클락 신호에 동기되어 프리팻치 신호가 발생되고, 두번째 이후의 외부 클락에 대해서는 2이상의 외부 클락 신호 마다에 동기되어 프리팻치 신호가 발생되는 2 비트 프리팻치 조절 회로를 구비하는 것이다.
둘째, 본 발명은 동기식 반도체 메모리 장치의 칼럼 선택 라인 활성화 방법에 있어서, 최초의 외부 클락 신호에 대해서는 매 클락 신호 마다 칼럼 선택 라인이 활성화되는 단일 비트 프리팻치 과정; 및 두번째 이후의 외부 클락 신호에 대해서는 2 이상의 클락 신호 마다 칼럼 선택 라인이 활성화되는 2 비트 프리팻치 과정을 구비하는 것이다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 3은 본 발명의 2 비트 프리팻치 방식의 SDRAM의 칼럼 선택 구조를 나타낸 블락도이다. 이를 참조하면, 본 발명의 2 비트 프리팻치 방식의 SDRAM의 칼럼 선택 구조는 2 비트 프리팻치 조절 회로(301)를 구비하고 있다.
상기 2 비트 프리팻치 조절 회로(301)는 2 비트 프리팻치 모드에서, 즉 도 3의 프리팻치 모드 선택 신호 P2N이 하이 레벨일 때, 첫번째 외부 클락에 대해서는 외부 클락 신호 CLK에 동기되어 프리팻치 신호 PCLKCD가 발생되고, 두번째 이후의 외부 클락 신호에 대해서는 2이상의 외부 클락 신호 마다에 동기되어 프리팻치 신호 PCLKCD가 발생된다.
그리고 상기 2 비트 프리팻치 조절 회로(301)는 내부 카운터(20), 최초 클락 응답 회로(60), 및 2 비트 응용 회로(303)을 구비한다. 상기 내부 카운터(20)는 외부 클락 신호 CLK가 발생할 때 마다 출력 신호인 카운팅 신호 COSCNT0의 논리 상태가 천이된다. 따라서 상기 카운팅 신호 COSCNT0는 2개의 상기 내부 클락 신호 PCLK마다 한번씩 활성화되게 된다. 그리고 상기 최초 클락 응답 회로(60)는 첫번째 외부 클락 신호 CLK에 동기되어 클락 신호를 발생하고, 두번째 이후의 외부 클락 신호에 대해서는 응답하지 아니한다. 상기 신호 PCAB과 PCA는 첫번째 외부 클락 신호 CLK이 입력될 때만 활성화된다.
그리고 상기 2 비트 응용 회로(303)는 첫번째 외부 클락 신호 CLK에 대해서는 상기 최초 클락 응답 회로(60)의 출력 신호인 최초 클락 응답 신호 PCAB에 응답하고, 두번째 이후의 클락 신호에 대해서는 상기 내부 카운터(20)의 출력 신호인 상기 카운팅 신호 COSCNT0에 응답하여 출력 신호 PCLK2NB를 발생한다.
그리고 상기 2 비트 프리팻치 조절 회로(301)는 프리팻치 신호 발생부(305)를 더 구비할 수도 있다. 상기 프리팻치 신호 발생부(305)는 단일 비트 프리팻치 모드에서는 즉 상기 프리팻치 모드 선택 신호 P2N이 로우 레벨일 때, 상기 외부 클락 신호 CLK에 응답하여 활성화되는 프리팻치 신호 PCLKCD를 발생하고, 2 비트 프리팻치 모드에서는 즉 상기 프리팻치 모드 선택 신호 P2N이 하이 레벨일 때, 상기 2 비트 응용 회로(303)의 출력 신호 PCLK2NB와 상기 외부 클락 신호에 응답하여 2이상의 클락 신호 마다 활성화되는 프리팻치 신호 PCLKCD를 발생한다.
도 4는 도 3의 최초 클락 응답 회로(60)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 최초 클락 응답 회로(60)는 기입/독출 명령이 입력되는 순간에만 인에이블되어 최초의 클락 신호에 응답하고, 두번째 이후의 클락 신호에 대해서는 디스에이블되는 논리 수단(401)을 구비한다. 도 4에서 입력 신호 PRAL과 PCS는 SDRAM에 기입/독출 명령이 입력되면, 하이로 인에이블되는 신호이다. 그리고 PCLK는 외부 클락 신호 CLK을 칩 내부에서 사용하기 위한 내부 신호로 외부 클락 신호 CLK에 동기된 신호이다. 그리고 PC는 기입/독출 명령이 입력될 때에 하이로 활성화되는 신호이다. 따라서 도 4의 PCAB는 기입/독출 명령의 입력이 있는 순간에만 로우로 활성화되고, PCA는 기입/독출 명령의 입력이 있는 순간에만 하이로 활성화된다.
그리고 도 3의 상기 2 비트 프리팻치 조절 회로(301)는 2 비트 프리팻치 모드에서는 상기 내부 카운터의 출력 신호를 지연시키는 지연 회로(305)를 더 구비한다.
도 5는 도 3의 2 비트 응용 회로(303)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 2 비트 응용 회로(303)는 첫번째 외부 클락에 대해서는 상기 최초 클락 응답 회로(60)의 출력 신호 PCAB에 응답하고, 두번째 이후의 클락 신호에 대해서는 상기 카운팅 신호 COSCNT0에 응답하는 논리 수단(501)을 구비한다. 따라서 상기 2 비트 응용 회로(303)의 출력 신호인 PCLK2NB는 첫번째 클락에 대해서는 상기 최초 클락 응답 회로(60)의 출력 신호 PCAB에 응답하여 펄스를 펄스를 발생하고, 두번째 이후의 클락 신호에 대해서는 상기 카운팅 신호 COSCNT0에 응답하여 펄스를 발생한다.
도 6은 도 3의 지연 회로(305)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 지연 회로(305)는 2 비트 프리팻치 모드, 즉 프리팻치 모드 선택 P2N이 하이일 때, 상기 내부 카운터(20)의 출력 신호 COSCNT0에 응답하는 논리 수단(601)을 구비한다. 따라서 상기 지연 회로(305)의 출력 신호인 COSCNT0C는 2 비트 프리팻치 모드 즉 프리팻치 모드 선택 P2N이 하이일 때, 상기 내부 카운터(20)의 출력 신호 COSCNT0를 지연시킨다. 그리고 단일 비트 프리팻치 모드 즉 프리팻치 모드 선택 P2N이 로우일 때, 상기 지연 회로(305)의 출력 신호인 COSCNT0C는 하이의 논리 상태를 유지한다.
그리고 상기 지연 회로에 의하여 상기 2 비트 응용 회로(305)는 첫번째 클락에서는 상기 최초 클락 응답 회로(60)의 출력 신호 PCAB에 응답하게 된다.
도 3의 상기 2 비트 프리팻치 조절 회로(301)는 비트 프리팻치 신호 발생부(307)를 더 구비한다. 도 7은 도 3의 프리팻치 신호 발생부(307)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 비트 프리팻치 신호 발생부(307)는 단일 비트 프리팻치 모드에서는 상기 내부 클락 신호 PCLK에 응답하여 활성화되는 프리팻치 신호 PCLKCD를 발생하고, 2 비트 프리팻치 모드에서는 상기 2 비트 응용 회로(303)의 출력 신호 PCLK2NB와 상기 내부 클락 신호 PCLK에 응답하여 2이상의 클락 신호 마다 활성화되는 프리팻치 신호 PCLKCD를 발생한다. 그리고 상기 비트 프리팻치 신호 발생부(307)는 2 비트 프리팻치 모드에서는 상기 2 비트 응용 회로의 출력 신호 PCLK2NB와 상기 내부 클락 신호 PCLK의 논리 수단(701)을 구비한다. 따라서 상기 비트 프리팻치 신호 발생부(307)의 출력 신호 PCLKCD는 첫번째 클락에서는 상기 PCLK2NB에 응답하고, 두번째 이후의 클락에서는 PCLK2NB가 하이일 때 PCLK에 응답하여 2N RULE이 적용된다.
도 8은 본 발명에 따른 2 비트 프리팻치 회로를 구비한 칼럼 선택 구조의 주요 단자의 타이밍도를 나타낸 도면이다. 이를 참조하면, 외부 클락 신호 CLK에 동기되어 내부 클락 신호 PCLK가 발생된다. 그리고 상기 최초 클락 응답 회로(60)의 출력 신호 PCAB는 두번째 이후의 내부 클락 신호에 응답하여 펄스를 발생한다. 그리고 내부 카운터의 출력 신호인 카운팅 신호 COSCNT0는 두번째 이후의 내부 클락 신호에 응답하여 출력 신호의 논리 레벨이 천이된다. 그리고 상기 2 비트 응용 회로(303)의 출력 신호 PCLKCD는 상기 PCAB와 COSCNT0에 응답하여 펄스를 발생한다. 그리고 상기 PCLKCD에 의하여 칼럼 선택 라인 CSL이 인에이블된다. 따라서 본 발명은 두번째 이후는 2개의 내부 클락 신호 마다 한번씩 동작하는 2N RULE이 적용되어 동작하게 된다.
본 발명은 종래 기술의 주파수 한계를 극복하기 위하여 SDRAM의 외부 명령을 2 클락 마다 입력하고 칼럼 선택 라인(CSL) 신호를 2 클락 주기로 활성화시겨 내부 회로의 동작 여유를 부여하는 2N RULE 방식을 사용한 기술이다. 이러한 2N RULE 방식의 SDRAM은 종래 기술의 파이프 라인(PIPELINED) SDRAM보다 주파수 특성이 우수한 장점을 지니고 있다.
그러나 2N 방식에 따른 2 비트 프리팻치(2 BIT PREFETCH) 방식의 SDRAM 설계에 있어서도 클락 주기가 짧아지고 있다. 따라서 내부 클락을 이용하여 첫 비트 억세스에 해당하는 칼럼 선택 라인 활성화 신호를 생성하는 것은 어렵게 되었다. 그리고 내부 클락을 이용하여 첫 비트 칼럼 선택 신호를 생성하였다 하더라도 첫 비트 활성화 신호와 버스트 동작(BURST OPERATION)에 따른 다음 비트의 칼럼 선택 라인 활성화 신호와는 시간적 차이가 크게 된다. 그리고 활성화 속도가 느린 것이 메모리 칩의 특성을 대표하게 되어 신호간의 위상 차이가 발생하게 된다.
이러한 문제점을 극복하기 위하여 두번째 이후의 클락 신호부터 2N RULE이 적용되도록 하고 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상기와 같은 본 발명에 의하여 종래 기술의 파이프 라인(PIPELINED) 방식의 SDRAM의 칼럼 선택 구조의 메모리 칩의 내부 회로는 주파수 한계를 극복하게 되었다.
Claims (9)
- 외부 클락 신호에 동기되어 동작하는 동기식 반도체 메모리 장치의 칼럼 선택 회로에 있어서,2 비트 프리팻치 모드에서, 첫번째 외부 클락에 대해서는 외부 클락 신호에 동기되어 프리팻치 신호가 발생되고, 두번째 이후의 외부 클락에 대해서는 2이상의 외부 클락 신호 마다에 동기되어 프리팻치 신호가 발생되는 2 비트 프리팻치 조절 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 회로.
- 제1 항에 있어서, 상기 2 비트 프리팻치 조절 회로는외부 클락 신호가 발생할 때 마다 출력 신호인 카운팅 신호의 논리 상태가 천이되는 내부 카운터;첫번째 외부 클락 신호에 동기되어 클락 신호를 발생하고, 두번째 이후의 외부 클락 신호에 대해서는 응답하지 아니하는 최초 클락 응답 회로; 및첫번째 외부 클락 신호에 대해서는 상기 최초 클락 응답 회로의 출력 신호인 최초 클락 응답 신호에 응답하고, 두번째 이후의 클락 신호에 대해서는 상기 내부 카운터의 출력 신호인 상기 카운팅 신호에 응답하여 출력 신호를 발생하는 2 비트 응용 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 회로.
- 제2 항에 있어서, 상기 최초 클락 응답 회로는기입/독출 명령이 입력되는 순간에만 인에이블되어 최초의 클락 신호에 응답하고, 두번째 이후의 클락 신호에 대해서는 디스에이블되는 논리 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 회로.
- 제2 항에 있어서, 상기 2 비트 응용 회로는첫번째 외부 클락에 대해서는 상기 최초 클락 응답 회로의 출력 신호에 응답하고, 두번째 이후의 클락 신호에 대해서는 상기 카운팅 신호에 응답하는 논리 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 회로.
- 제2 항에 있어서, 상기 2 비트 프리팻치 조절 회로는단일 비트 프리팻치 모드에서는 상기 외부 클락 신호에 응답하여 활성화되는 프리팻치 신호를 발생하고, 2 비트 프리팻치 모드에서는 상기 2 비트 응용 회로의 출력 신호와 상기 내부 클락 신호에 응답하여 2이상의 클락 신호 마다 활성화되는 프리팻치 신호를 발생하는 비트 프리팻치 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 회로.
- 제5 항에 있어서, 상기 비트 프리팻치 신호 발생부는2 비트 프리팻치 모드에서는 상기 2 비트 응용 회로의 출력 신호와 상기 내부 클락 신호의 논리 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 회로.
- 제2 항에 있어서, 상기 2 비트 프리팻치 조절 회로는2 비트 프리팻치 모드에서는 상기 내부 카운터의 출력 신호를 지연시키는 지연 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 회로.
- 제7 항에 있어서, 상기 지연 회로는2 비트 프리팻치 모드에서 상기 내부 카운터의 출력 신호에 응답하는 논리 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 회로.
- 동기식 반도체 메모리 장치의 칼럼 선택 라인 활성화 방법에 있어서,최초의 외부 클락 신호에 대해서는 매 클락 신호 마다 칼럼 선택 라인이 활성화되는 단일 비트 프리팻치 과정; 및두번째 이후의 외부 클락 신호에 대해서는 2 이상의 클락 신호 마다 칼럼 선택 라인이 활성화되는 2 비트 프리팻치 과정을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택 라인 활성화 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970011831A KR100230416B1 (ko) | 1997-03-31 | 1997-03-31 | 동기식 디램의 2비트 프리팻치 회로를 구비한 칼럼 선택 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970011831A KR100230416B1 (ko) | 1997-03-31 | 1997-03-31 | 동기식 디램의 2비트 프리팻치 회로를 구비한 칼럼 선택 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980075590A true KR19980075590A (ko) | 1998-11-16 |
| KR100230416B1 KR100230416B1 (ko) | 1999-11-15 |
Family
ID=19501572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970011831A KR100230416B1 (ko) | 1997-03-31 | 1997-03-31 | 동기식 디램의 2비트 프리팻치 회로를 구비한 칼럼 선택 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100230416B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399205B1 (ko) * | 1999-11-29 | 2003-09-26 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
-
1997
- 1997-03-31 KR KR1019970011831A patent/KR100230416B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399205B1 (ko) * | 1999-11-29 | 2003-09-26 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100230416B1 (ko) | 1999-11-15 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20070801 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |