KR19980065435A - 서지보호 기능을 가지는 반도체장치 - Google Patents

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KR19980065435A
KR19980065435A KR1019970000424A KR19970000424A KR19980065435A KR 19980065435 A KR19980065435 A KR 19980065435A KR 1019970000424 A KR1019970000424 A KR 1019970000424A KR 19970000424 A KR19970000424 A KR 19970000424A KR 19980065435 A KR19980065435 A KR 19980065435A
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최경일
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김광호
삼성전자 주식회사
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본 발명은 반도체장치에 관한 것으로서, 특히 서지 보호 기능을 가지는 반도체장치에 있어서, 제 1 도전형 반도체기판; 상기 반도체기판 상에 선택적으로 형성된 고농도 제 2 도전형 매몰영역; 상기 매몰영역 및 상기 반도체기판 상에 형성된 제 2 도전형 에피층; 상기 에피층 내에서 상기 매몰영역의 중앙부의 반도체기판 표면근방에 형성된 제 1 도전형 베이스영역; 상기 베이스영역 내에 형성된 제 2 도전형 콜렉터영역; 상기 에피층 내에서 상기 베이스영역을 둘러싸고, 상기 매몰영역에 접하면서, 상기 베이스영역과 분리되어 형성된 고농도 제 2 도전형 씽크영역; 상기 에피층 내에서 상기 씽크영역을 둘러싸고, 상기 매몰영역의 엣지부에 접하면서, 상기 씽크영역과 분리되어 형성된 고농도 제 1 도전형 제 1 분리영역; 상기 에피층 내에서 상기 제 1 분리영역을 둘러싸고, 상기 제 1 도전형 반도체기판에 접하면서, 상기 제 1 분리영역과 분리되어 형성된 고농도 제 1 도전형 제 2 분리영역을 구비하는 것을 특징으로 한다.

Description

서지 보호 기능을 가지는 반도체장치
본 발명은 반도체장치에 관한 것으로서, 특히 서지 보호 기능을 가지는 반도체장치에 관한 것이다.
도 1 및 도 2 에 종래기술에 의한 서지 보호 기능을 가지는 반도체장치가 도시되어 있다.
상기 반도체장치에서 과전압 인가시 보호(protection) 회로 구조내에 기생 트랜지스터(Qp)가 포화(saturation)될 경우 일부 전류가 분리(isolation)영역(70)으로 유입된다. 이 때 분리영역저항(RGND)에 의한 전압강하로 인하여 회로의 그라운드 레벨(ground level)이 흔들리게 되어 장치 특성이 쉬프트(shift)된다.
본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 씽크영역과 분리영역 사이에 또다른 분리영역을 삽입함으로써, 그라운드 레벨이 안정된 서지 보호 기능을 가지는 반도체장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 제 1 도전형 반도체기판; 상기 반도체기판 상에 선택적으로 형성된 고농도 제 2 도전형 매몰영역; 상기 매몰영역 및 상기 반도체기판 상에 형성된 제 2 도전형 에피층; 상기 에피층 내에서 상기 매몰영역의 중앙부의 반도체기판 표면근방에 형성된 제 1 도전형 베이스영역; 상기 베이스영역 내에 형성된 제 2 도전형 콜렉터영역; 상기 에피층 내에서 상기 베이스영역을 둘러싸고, 상기 매몰영역에 접하면서, 상기 베이스영역과 분리되어 형성된 고농도 제 2 도전형 씽크영역; 상기 에피층 내에서 상기 씽크영역을 둘러싸고, 상기 매몰영역의 엣지부에 접하면서, 상기 씽크영역과 분리되어 형성된 고농도 제 1 도전형 제 1 분리영역; 상기 에피층 내에서 상기 제 1 분리영역을 둘러싸고, 상기 제 1 도전형 반도체기판에 접하면서, 상기 제 1 분리영역과 분리되어 형성된 고농도 제 1 도전형 제 2 분리영역을 구비하는 것을 특징으로 한다.
도 1 은 종래기술에 의한 서지 보호 기능을 가지는 반도체장치를 도시한 도면.
도 2 는 도 1 에 대한 회로도.
도 3 은 본 발명의 일실시예에 의한 서지 보호 기능을 가지는 반도체장치를 도시한 도면.
도 4 는 도 3 에 대한 회로도.
도면의 주요 부분에 대한 부호의 설명
10 : P형 반도체기판 20 : 고농도 N형 매몰영역
30 : N형 에피층 40 : P형 베이스영역
50 : N형 콜렉터영역 60 : 고농도 N형 씽크(sink)영역
62 : 고농도 N형 콘택영역 70, 80 : 고농도 P형 분리영역
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 3 및 도 4 에 본 발명의 일실시예에 의한 서지 보호 기능을 가지는 반도체장치가 도시되어 있다.
본 장치는, P형 반도체기판(10)에 접해 있는 고농도 P형 분리영역(70)과, 고농도 N형 매몰영역(20)에 접해 있는 고농도 N형 씽크영역(60) 사이에, 고농도 N형 매몰영역(20)의 엣지부에 접하는 또다른 분리영역(80)이 삽입된 구조를 가진다.
이러한 구조를 가짐으로써, 기생 트랜지스터(Qp)의 콜렉터를 플로팅(floatng)시켜 트랜지스터의 포화동작을 방지하게 된다. 보다 상세히 설명하자면, 삽입된 분리영역(80)은 고농도 N형 매몰영역(20)의 엣지부에 접하여 P형 반도체기판(GND)(10)과 분리된다. 따라서 기생 트랜지스터(Qp)의 콜렉터는 플로팅되어 기생회로 루프(loop) 및 포화동작이 발생하지 않아 그라운드 레벨이 안정된다.
본 발명은, 서지 보호 기능을 가지는 반도체장치에 있어서 그라운드 레벨을 안정하게 하는 효과를 가진다.

Claims (1)

  1. 제 1 도전형 반도체기판; 상기 반도체기판 상에 선택적으로 형성된 고농도 제 2 도전형 매몰영역; 상기 매몰영역 및 상기 반도체기판 상에 형성된 제 2 도전형 에피층; 상기 에피층 내에서 상기 매몰영역의 중앙부의 반도체기판 표면근방에 형성된 제 1 도전형 베이스영역; 상기 베이스영역 내에 형성된 제 2 도전형 콜렉터영역; 상기 에피층 내에서 상기 베이스영역을 둘러싸고, 상기 매몰영역에 접하면서, 상기 베이스영역과 분리되어 형성된 고농도 제 2 도전형 씽크영역; 상기 에피층 내에서 상기 씽크영역을 둘러싸고, 상기 매몰영역의 엣지부에 접하면서, 상기 씽크영역과 분리되어 형성된 고농도 제 1 도전형 제 1 분리영역; 상기 에피층 내에서 상기 제 1 분리영역을 둘러싸고, 상기 제 1 도전형 반도체기판에 접하면서, 상기 제 1 분리영역과 분리되어 형성된 고농도 제 1 도전형 제 2 분리영역을 구비하는 것을 특징으로 하는 서지 보호 기능을 가지는 반도체장치.
KR1019970000424A 1997-01-10 1997-01-10 서지보호 기능을 가지는 반도체장치 KR19980065435A (ko)

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5823471A (ja) * 1981-08-05 1983-02-12 Toshiba Corp 半導体装置
JPS58168255A (ja) * 1982-03-30 1983-10-04 Fujitsu Ltd 半導体装置
US4868921A (en) * 1986-09-05 1989-09-19 General Electric Company High voltage integrated circuit devices electrically isolated from an integrated circuit substrate
JPH0244759A (ja) * 1988-08-04 1990-02-14 Nec Ic Microcomput Syst Ltd 半導体集積回路装置

Patent Citations (4)

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