KR19980064468A - 동기 검출 회로 - Google Patents

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KR19980064468A
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스타스제우스키보그댄
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윌리엄비.켐플러
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    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Abstract

동기 검출 회로는 각각 싱글 워드를 기억하는 두 개의 직렬 데이터 레지스터(40 및 42)를 구비한다. 전류원 뱅크(44 및 46)의 다수의 전류원은 기억된 동기 워드의 비트를 차동 전류 영역으로 변환한다. 논리 상태에 따라, 전류는 두 라인(50 및 52)에 가산된다. 차동 전류가 선정된 한계치 이하로 떨어지면, 프레임 동기 신호가 발생되어 다음번 후속 워드를 데이터 래치(34)로 래치한 다음, 그 것을 시스템 데이터 클럭의 발생시 시스템으로 전송한다.

Description

동기 검출 회로
본 발명은 일반적으로 직렬 데이터 스트림에서 동기 비트의 존재를 검출하는 동기 검출 회로에 관한 것이며, 특히 전류 영역에서 동작하는 동기 검출 회로에 관한 것이다.
직렬 데이터 스트림은 통상적으로 싱글 와이어 데이터 버스를 통해 전송된다. 동기 전송을 위해 필요한 첫 번째 단계는 데이터 스트림에서 비트 클럭을 추출하는 것이다. 어떤 시스템에서는 비트 클럭 자신이 별도의 라인 또는 버스를 통해 전송되어, 데이터 수신은 한 비트와 연관된 각각의 클럭 엣지에 대해 동기화된다. 그러나 대부분의 데이터는 비트의 그룹으로 전송되며, 각각의 비트 그룹은 싱글 데이터 워드를 구성한다. 통상적으로, 데이터 워드는 1바이트를 이루는 8비트 길이이거나, 라인 코딩 또는 에러 정정 오버헤드를 포함한 9비트 길이이다. 각각의 비트가 인식될 수 있도록 데이터가 동기 방식으로 수신되더라도, 바이트 경계 또는 프레임 경계를 결정하는 것은 여전히 어려우며, 따라서 별도의 프레임 클럭을 필요로 한다.
자기 헤드 디스크나 CD ROM과 같은 데이터 기억장치에서, 통상적으로 기계적으로 회전하는 매체로부터 데이터는 동기 방식으로 추출되어야 한다. 시스템의 전체 동작을 동기화하는데 사용되는 통상적인 방법에서는 각 섹터의 시작 부분에 적어도 1바이트의 동기 데이터를 기억시켜 직렬 데이터가 직렬 시프트 레지스터에 로드되게 하며 해당 시프트 레지스터의 내용은 알고 있는 동기 워드와 병렬 방식으로 비교된다.
동기 워드의 존재를 검출하는 전술한 시스템의 단점은 직렬 레지스터의 각 비트와 동기 워드의 각 비트 간의 비교를 실시하기 위해 다수의 익스클루시브 OR 게이트를 필요로 하는 템플릿 매칭(template matching) 기술을 필요로 한다는 것이다. 이러한 디코딩 기능을 달성하기 위해서는 상당한 양의 회로가 필요해 진다.
명세서에 개시되고 청구된 본 발명은, 직렬 데이터 스트림에서 n 데이터 비트 길이의 선정된 순서의 일련의 동기 비트의 존재를 검출하며 비트 클럭에 의해 클럭되는 동기 검출 회로를 구비한다. 동기 검출 회로는 직렬 데이터 스트림으로부터 길이가 적어도 n인 데이터 비트를 수신하는 직렬 데이터 레지스터를 포함한다. 직렬 데이터 레지스터는 비트 클럭에 의해 클럭된다. 병렬 전류 영역 변환기는 n개 순차적 비트 각각의 패턴 매칭을 전류 영역으로 변환하여 직렬 데이터 레지스터에서 n개 비트 각각에 대해 이산 전류값이 출력되게 한다. 각각의 이산 전류의 값은 연관된 직렬 비트의 미스매칭의 디지털 값에 대응한다. 합산 회로(전류 노드)는 직렬 데이터 레지스터에 기억된 모든 변환된 n비트와 연관된 이산 전류값을 합산하여 합산값을 제공한다. 비교기가 상기 합산값을 기준 합산값과 비교한다. 비교기가 상기 합산값과 기준 합산값과의 임계 비교치를 제공할 때에 동기 검출 신호 발생기는 동기 검출 신호를 발생한다.
본 발명의 다른 양태에 따르면, 병렬 전류 영역 변환기가 직렬 데이터 레지스터에 기억된 n개 순차적 비트 각각을 차동 전류 영역으로 변환한다. 병렬 전류 영역 변환기는 다수의 제1 스위칭가능한 전류원 및 다수의 제2 스위칭가능한 전류원과 각각 연관된 제1 및 제2 차동 노드를 구비한다. 각각의 제1 전류원은 직렬 데이터 레지스터의 n개 순차적 비트중 하나와 연관되어 있으며, n비트중 연관된 하나가 매칭된 논리 상태일 때 전류를 제1 차동 노드로 스위칭할 수 있다. 각각의 제2 전류원은 직렬 데이터 레지스터의 n개 순차적 비트중 하나와 연관되어 있으며, n비트중 연관된 하나가 제1 논리 상태와 반대인 제2 논리 상태일 때 전류를 제2 차동 노드로 스위칭할 수 있다. 합산 회로는 제1 및 제2 전류원에 의해 각각 스위칭된 전류를 합산하도록 동작할 수 있는 제1 및 제2 차동 노드를 구비한다. 상기한 두 합산간의 차이를 선정된 기준값과 비교하여, 기준값보다 작은 경우 동기 검출 신호가 발생된다.
본 발명의 또다른 양태에 따르면, 프레임 발견 신호의 발생시 프레임 동기 신호를 발생하는 프레임 경계 검출 회로가 제공된다. 그러므로 프레임 동기 신호는 직렬 데이터 레지스터에 수신된 다음번 순차적 비트에서 수신될 데이터 워드의 시작과 연관된 프레임 경계가 존재함을 가리켜준다. 상기 동작에서, 병렬 전류 영역 변환기에 의해 변환된 n개 순차적 비트가 최종 수신된 n개 직렬 비트이다. 병렬 데이터 레지스터는 직렬 데이터 레지스터의 처음 m개 비트의 출력을 수신하며, 여기서 m은 직렬 데이터 스트링에서 데이터 워드의 길이이다. 병렬 레지스터는 프레임 동기 신호에 의해 로드된다.
도 1은 본 발명의 동기 검출 회로를 이용하는 시스템의 블록도.
도 2는 동기 검출 회로의 블록도.
도 3은 본 발명의 동기 검출 회로의 상세한 블록도.
도 4는 동기 검출 회로를 구비하는 전류원의 계통도.
도 5는 전류원의 임계부의 계통도.
도 6은 프레임 경계 검출 회로의 블록도.
도 7은 데이터 출력 직렬/병렬 변환 회로의 블록도.
도 8은 시스템의 전체 동작의 타이밍도.
도면의 주요 부분에 대한 부호의 설명
10 : 동기 검출 회로
34 : 데이터 래치
40, 42 : 전류원
60 : 프레임 검출 회로
본 발명 및 본 발명의 장점을 더욱 완벽히 이해하기 위해, 하기의 설명에서는 첨부 도면을 참고로 하겠다.
도 1을 보면, 하드 디스크 드라이브와 같은 데이터 기억장치(12) 및 전단 회로장치와 연관하여 사용되는 동기 검출 회로(10)를 도시한 블록도가 도시되어 있는데, 여기서 전단 구동 회로장치는 데이터 기억 매체로부터 비트 클럭을 회복하도록 동작하는 것이다. 데이터 기억장치(12)는 직렬 데이터 출력 라인(14)으로 직렬 데이터 스트림을 출력하며 라인(18)에 비트 클럭 출력을 제공한다. 직렬 데이터는 유사한 비트 클럭을 공유하는 동기 검출 회로(10)와 동기화되는 포맷을 갖는다. 상기 클럭은 데이터 기억 장치의 타이밍 회복 회로에 의해 발생된다. 상기 클럭 신호는 데이터 기억 장치(12)에서 출력된 데이터의 엣지가 동기 검출 회로(10) 내부의 논리 회로와 동기화되게 해준다. 동기 검출 회로(10)는 라인(14)으로부터 직렬 데이터를 수신하여 그 것을 버스(22)의 병렬 데이터로 변환하는 데이터 래치(20)를 제어한다. 버스(22)는 데이터 래치(20)로 입력된 직렬 데이터가 CPU(16)로 출력하기 위한 데이터 워드로 변환되도록 1바이트 폭의 버스이다. 동기 검출 회로(10)는 데이터 기억장치(12)에 의해 출력되는 섹터의 시작 부분을 검출하며 프레임 경계를 결정해야 한다. 이하 더욱 상세히 설명하겠다.
도 2에는 동기 검출 회로(10) 및 래치(20)의 블록도가 도시되어 있다. 직렬 데이터는 라인(14)으로 수신되며 직렬 입력/병렬 출력 데이터 레지스터(26)에 입력된다. 데이터는 데이터 레지스터(26)를 연속적으로 통과하며, 데이터 레지스터(26)는 양호한 실시예에서 두 개의 9-비트 워드의 기억을 위해 18개 레지스터를 갖는다. 그러므로, 임의의 주어진 클럭 CK 사이클에서 데이터 레지스터(26)에는 18개 순차적 데이터 비트가 기억된다. 내부 레지스터(28)는 기준 동기 워드를 기억한다. 데이터 레지스터(26)내의 각각의 비트는 비교기(30)를 통해 레지스터(28)내의 기준 동기 워드의 각각의 비트와 비교된다. 비교가 참(true)이면 데이터 레지스터(26)내에 동기 워드가 존재한다는 것을 가리킨다. 이러한 경우, 워드 경계 또는 프레임 경계를 표시하며, 이는 프레임 동기 회로(32)에 입력된다. 프레임 동기 회로(32)는 출력 데이터 래치(34)에 입력되는 프레임 동기 신호 FR를 발생시킨다. 출력 데이터 래치(34)는 9비트 길이의 싱글 데이터 워드를 추출하여 기억하고 데이터 출력 워드 DTO로써 출력하며, 시스템 클럭 PCK에 의해 클럭된다.
도 3에는 도 2의 동기 검출 회로의 상세한 논리도가 도시되어 있다. 직렬 입력/병렬 출력 데이터 레지스터는 두 개의 8-비트 마스터/슬레이브 직렬 데이터 레지스터(40 및 42)를 구비한다. 데이터 레지스터(40)는 직렬 데이터 레지스터(42)의 입력으로 입력되는 출력을 갖는다. 직렬 레지스터(40)의 비트에는 0 내지 7의 번호가 붙여져 있고 직렬 데이터 레지스터(42)의 레지스터에는 8 내지 17의 번호가 붙여져 있다. 직렬 데이터 레지스터(40)의 각 레지스터의 출력은 직렬 레지스터(40)에 기억된 데이터 비트 또는 각각의 레지스터를 위한 분리된 전류원인 전류원(44)의 뱅크로 입력된다. 유사하게, 직렬 데이터 레지스터(42)의 각 레지스터의 출력은 직렬 데이터 레지스터(42)내의 각각의 레지스터 및 거기에 기억된 관련 비트를 위한 분리된 전류원인 전류원(46)의 뱅크로 입력된다.
각 전류원의 재방향 설정은 그 전류 출력이 직렬 데이터 레지스터(40 및 42)내의 관련 데이터 레지스터에 기억된 논리 상태 매칭의 함수가 되도록 금속-마스크 프로그래밍된 것이다. 따라서, 디지털 영역이 아날로그 전류 영역으로 변환된다. 또, 전류 영역은 ERR로 표시된 한 라인(50)과 ERRZ로 표시된 한 라인(52)등 두 개의 차동 라인에 의해 제공되는 차동 전류 영역이다. 전류원 뱅크(44 및 46)의 전류원은 라인(50 또는 52)으로부터의 싱크 전류이며, 라인(50 및 52)은 저항(54 및 56)를 통해 포지티브 공급 전압 레일에 접속된다. 전류원의 재방향 설정은 논리 상태 Q와 레지스터에 기억된 동기 패턴 간의 논리 보상에 사용되는 XOR 게이트를 통해서도 제어될 수 있다.
사용되는 코딩 체계는 라인(50 및 52)중 하나의 각각의 전류원 싱크 전류가 I0의 레벨를 갖게 한다. 제공되는 프로그래밍 체계는 금속-마스크 프로그래머블 체계이며, 비트 미스매칭의 경우 라인(50)으로부터 전류 I0를 싱크하고 비트 매칭의 경우 라인(52)으로부터 전류를 싱크한다. 그런 다음, 라인(50 및 52)의 두 전류 레벨을 서로 비교하여 그들 사이에 에러가 있는지 판별하는 것이 필요하다. 선택된 수의 비트에서 에러가 발생할 수 있는 얼마간의 오류 허용 한계를 제공하기 위해, 옵셋이 제공된다. 상기 옵셋은 마스크-프로그래밍 동기 기준 워드와 수신 워드 사이에 다수의 미스매칭의 발생을 허용한다. 예를 들어, 라인(50 및 52)중 부정확한 것으로부터 전류가 싱크되는 비트가 세 개 있다면, 정확한 라인에서 I0이하의 전류가 부정확한 라인(50 또는 52)에서 I0이상의 전류가 흐르므로, 에러는 6I0가 된다. 이러한 것을 조정하기 위해, 라인(50)으로부터 추가적인 양의 전류를 효과적으로 싱크하는 임계 전류원(58)에 의해 임계 전류가 제공된다.
데이터 래치(34)는 9-비트 래치로 구성되며, 직렬 데이터 레지스터(40)내의 각각의 레지스터의 출력에 접속되는 입력을 갖는다. 래치(34)내의 각각의 래치는 마스터/슬레이브 래치인데, 마스터 래치는 프레임 동기 신호 FR에 의해 클럭되고 슬레이브 부분은 시스템 바이트 클럭 PCK에 의해 클럭되므로, 동기 검출 회로(10)에 의해 지정되는 프레임 동기와 독립적으로 데이터가 시스템에 의해 추출되고 동기화될 수 있다. 프레임 검출 신호를 발생하기 위해, 라인(50 및 52)의 신호는 프레임 검출 블록(60)으로 입력되며, 여기서는 동기 워드가 검출되었는지 판별한 다음 언제 프레임 클럭 신호를 발생할지를 결정한다. 이에 대해서는 다음에 상세히 설명하겠다.
도 4에는 전류원 블록(44) 및 전류원 블록(46)의 상세한 블록도가 도시되어 있다. 전류원 블록(44) 및 전류원 블록(46)내의 각각의 전류 스위치는 두 개의 N-채널 트랜지스터(62 및 64)를 구비한다. 각각의 트랜지스터(62 및 64)의 소오스는 공통 소오스 노드(66)에 접속된다. 트랜지스터 쌍(62 및 64) 각각에 대한 공통 소오스 노드(66)는 연관된 N-채널 전류원 트랜지스터(68)의 드레인에 접속되며, 트랜지스터(68)의 소오스는 접지에 접속되고 그 게이트는 라인(70)의 바이어스 전압에 접속된다. 트랜지스터(62)의 게이트는 해당 트랜지스터 쌍과 연관된 레지스터의 참 출력에 접속되며, 트랜지스터(64)의 게이트는 트랜지스터 쌍(62 및 64)과 연관된 레지스터의 역 출력에 접속된다.
각각의 스위칭 트랜지스터 쌍(62 및 64)의 드레인은 라인(72 및 74)에 접속된다. 라인(72 및 74)은 각각의 트랜지스터 쌍(62 및 64)에 대해 동일 라인에 접속가능하도록 마스크-프로그래밍되어 라인(50) 또는 (52)에 접속된다. 이러한 방식으로 각각의 비트 B0-B17에 대한 트랜지스터 쌍(62 및 64)은 라인(50 및 52)중 단지 하나로부터 전류를 인출하도록 프로그래밍될 수 있는데, 라인중 하나는 논리 매칭을 위한 것이고 다른 하나는 논리 미스매칭을 위한 것이다. 예를 들어, 도 4에 도시된 예에서 트랜지스터 쌍(62 및 64)은 비트 B0, B1, B17에 관해 도시되었다. 비트 B0에 관한 트랜지스터(62)의 드레인과 연관된 라인(72)은 라인(50)에 접속되는 반면 비트 B0와 연관된 트랜지스터(64)의 드레인은 라인(52)에 접속되도록 프로그래밍된다. 유사하게, 비트 B1에 관한 트랜지스터(62)의 드레인과 연관된 라인(72)은 라인(50)에 접속되고 비트 B1에 관한 트랜지스터(64)의 드레인과 연관된 라인(74)은 라인(52)에 접속된다. B17 비트에 관한 트랜지스터 쌍(62 및 64)은 B0 및 B1 비트와 연관된 것과는 반대로 접속된다. 트랜지스터(62)의 드레인과 연관된 라인(72)은 라인(52)에 접속되고 트랜지스터(64)의 드레인과 연관된 라인(74)은 라인(50)에 접속된다. 따라서, 레지스터 B0 및 B1에 논리 1이 제공될 때 전류는 라인(50)으로부터 싱크되는 반면 비트 B17에 관한 논리 1은 라인(52)으로부터 전류가 싱크되게 한다.
임계 전류원(58)은 N-채널 전류원 트랜지스터(78)와 직렬 접속된 N-채널 트랜지스터(76) 형태의 싱글 전류 스위치로 도시되어 있다. 트랜지스터(76)는 그 드레인이 ERR 라인(50)에 접속되고 소오스가 트랜지스터(78)의 드레인에 접속되어 있다. 트랜지스터(78)는 소오스가 접지에 접속되고 게이트는 노드(70)의 VBIAS전압에 접속된다. 트랜지스터(76)의 게이트는 임계 신호 TH에 접속된다. 임계 신호 TH가 나타낼 때마다 트랜지스터(78) 형태의 전류원은 ERR 라인(50)으로부터 선정된 레벨의 전류를 싱크한다. 트랜지스터(68)의 사이즈는 모두 동일하며, 트랜지스터(78)의 사이즈는 싱크되는 전류의 레벨을 결정할 수 있는 크기로 된다.
라인(72 및 74)은 데이터 레지스터(40 및 42)내의 각각의 출력 레지스터의 논리 상태가 관련 전류원 트랜지스터(68)의 드레인이 ERRZ 라인(52)에 접속되는 결과가 되도록 ERRZ라인(52) 및 ERR라인(50)에 접속된다. 이렇게 하면 18-비트 동기 워드에서는 라인(52)으로부터 18I0의 전류가 싱크되는 결과가 된다. 그 결과 저항(56) 양단에는 전압 강하가 생긴다. 물론, 동기 워드에는 에러가 없으며, 동기 워드는 레지스터(40 및 42)에 로드되고 싱글 클럭 사이클 동안에만 방출된다고 가정한다. 적절한 옵셋을 제공하기 위해, 임계 전류원은 최대 17I0의 매칭 전류 레벨을 라인(50)에 제공하여 저항(56)의 전압 강하에 대응하는 전압 강하를 저항(54)에 제공하여야 한다. 후술되는 바와 같이, 에러를 고려하면 상기 레벨은 더 낮아진다.
라인(50 및 52)상의 전압은 비교기(80)에 입력되는데, 비교기(80)의 포지티브 입력은 라인(52)에 접속되고 비교기(80)의 네가티브 입력은 라인(50)에 접속된다. 비교기(80)의 출력은 프레임 발견 신호 FRFND를 포함한다. 상기 비교기(80)는 두 라인(50 및 52)의 전압을 비교하여, 이들이 0 값 이하로 갈 때 출력은 하이로 간다.
디지털 워드를 차동 아날로그 전류 모드 논리 영역으로 변환하는 것은 진정한 디지털식 접근 방법에 비해 상당히 적은 회로장치를 제공한다. 비교해 보면, 2-바이트 완전 디지털 오류 허용 동기 검출기는 필요한 논리 게이트의 개수의 관점에서 보면 엄청나게 비싸다. 또, 차동 접근 방식은 다수의 장점을 제공한다. 상기 차동 접근 방식이 제공하는 장점은 다음과 같다:
1. 각 라인(50 및 52)의 전류 변동은 다른 라인의 네가티브 전류 변동과 같다. 따라서 노이즈가 감소한다. 또한, ERR 라인(50) 및 ERRZ 라인(52)이 서로 인접하여 병렬로 놓여지는 경우, 이들은 쌍극자를 형성하는데, 그러면 다른 신호와의 전자기 노이즈 및 용량성 결합이 상당히 감소한다.
2. 최악의 경우의 동기 검출 동작 근방에서, 실제 비트 미스매칭의 수가 임계치 보다 1 크거나 같은 경우, ERR 라인(50) 및 ERRZ 라인(52)의 전압 전위는 대략 단위 전압 정도 떨어져 있다(V0= I0*R). 이러한 적은 양의 전압 차는 모든 전류 스위치 및 전류원이 거의 동일한 전위에서 동작하게 하므로, 비-이상적 디바이스 특성의 효과는 상당히 감소한다. 따라서 케스코드 전류원과 같은 정교한 전류원이 필요없다. 또, 전류 스위치는 최소 사이즈의 소오스-접속된 MOS 트랜지스터로 실현될 수 있다.
3. 전류 라인을 재균형화하는데 필요한 추가적인 전류원의 수는 임계치의 간단한 선형 정수 함수로 된다.
4. 두 금속층을 접속시키는 간단하고 정상적인 금속 마스크 비아 패턴이면 새로운 동기 필드 비트 패턴을 형성하기에 충분하다.
5. 차동 접근 방식은 싱글-엔드 접근 방식에 비해 두 배 정도 디바이스 미스매칭 에러에 영향을 받지 않는다.
임계 전류원(58)에 필요한 전류원의 수 및 그 사이즈를 결정하기 위한 유도식이 아래에 제시되어 있다.
차동 전류-모드 방정식의 유도
N = 18, 관측 윈도우 사이즈, 즉 직렬 시프트 레지스터의 사이즈는 필드 길이와 같다
n = 순간 비트 에러의 실제 수, 0 ≤ n ≤ N
t = 설정 임계치, 즉 비트 에러의 허용 수; 3 비트의 경우: 0 ≤ k ≤ 7
k = 동적으로 스위칭되지 않는 비-에러 라인에 접속된 전류원의 추가 수
I0= 단위 전류원
V0= 레지스터 비트의 전압 강하 성분, V0= I0*R
이라고 하면,
에러 전류는 순간 비트 에러의 수 및 추가 상태 소오스의 수에 직비례한다:
IE= (n+k)I0
비-에러 전류는 정확한 비트의 순간 수에 직비례한다:
IN= (N-n)I0
두 전류는 한 쌍의 매칭된 저항을 통해 전압으로 변환된다:
VE= (n+k)I0R = (n+k)V0
VN= (N-n)I0R = (N-n)V0
이들의 차이는 비교기로 입력된다.
△V = VN- VE= (N-2n-k)V0
△V가 제로보다 작으면 동기 탐색이 계속되며, △V가 제로보다 크면 정지하고 동기 발견 상태를 선언한다.
k의 유도
△V ≥ 0 이면 동기 발견
N-2n-k ≥ 0 == ≥ k ≥ N-2n
k가 정수 이므로, 방정식을 만족시키는 k의 임계값은
k ≤ (N-1) - 2n
비트 에러의 수가 임계치 t와 같다면,
k = (N-1) - 2t 또는,
k = (2*2B+p) - 2t
k = 2*(2B-y) + p = 2*t + p
그러면,
N-1 = 2*2B+ p 및,
t = B 디지트 바이너리 표현에서 t의 1보수
예를 들어, N = 18, t = [t2,t1,t0] 이면
t = [t2,t1,t0](비트-바이-비트 역변환) 및
k = 2t + 3
비교기는 비트 에러 수의 동적 함수로써 입력한다.
△V = [1 + 2(t-n)]V0
탐색 과정 동안에 전류원이 한 라인에서 다른 라인으로 간단히 재방향설정되므로, 최소 차동 전압 거리는 2V0이다. 또한, △V = 0 은 상기 방정식의 유효한 답이 아니다. 비교기 임계치는 △V = V0(n=t 이면 발견)와 △V = -V0(n=t+1 이면 비발견) 사이에서 결정하도록 제로로 설정되는 것을 알 수 있다.
도 5에는 임계 전류원(58)의 계통도가 도시되어 있다. 임계 전류원(58)은 ERR 라인(50)으로부터 전류를 싱크하기 위한 4개의 전류원을 구비한다. 여기에는 4개의 전류 스위칭 트랜지스터(90)가 제공되는데, 그 드레인은 ERR 라인(50)에 접속되고 소오스는 관련 전류원에 접속된다. 4개 트랜지스터의 게이트는 신호 BPZ, TH0, TH1, TH2에 접속된다. BPZ 신호는 바이패스 모드 신호이며 고려되지 않겠다. 임계 신호 TH0-바, TH1-바, TH2-바는 모두 보수 값이다. 신호 TH-바와 연관된 트랜지스터(90)는 N-채널 트랜지스터(92)의 드레인에 접속되며, 트랜지스터(92)의 소오스는 접지에 접속되고 게이트는 바이어스 전압 라인(70)에 접속된다. 임계 게이트 제어 신호 TH1-바와 연관된 트랜지스터(90)는 그 소오스가 N-채널 트랜지스터(94)의 드레인에 접속되며, 트랜지스터(94)의 소오스는 접지에 접속되고 게이트는 바이어스 전압 라인(70)에 접속된다. TH2-바 게이트 제어 신호와 연관된 트랜지스터(90)의 소오스는 N-채널 트랜지스터(96)의 드레인에 접속되며, 트랜지스터(96)의 소오스는 접지에 접속되고 게이트는 바이어스 전압 라인(70)에 접속된다. 트랜지스터(92, 94, 96)는 트랜지스터(68)의 정수 배 사이즈로 맞물려져 있다. 각각의 트랜지스터(68)는 너비 대 길이 비를 나타내는 W/L의 기준 사이즈를 갖는 것으로 생각한다. 트랜지스터(92)는 트랜지스터(68)보다 2배 큰 상수를 가지며, 트랜지스터(94)는 4배의 상수, 트랜지스터(96)는 8배의 상수를 갖는다. 따라서, 각각의 트랜지스터(68)를 통과하는 전류가 I0일 때, 트랜지스터(92)는 2I0의 전류 흐름을 갖고, 트랜지스터(94)는 4I0의 전류 흐름을, 트랜지스터(96)는 8I0의 전류 흐름을 갖는다.
BPZ 게이트 제어 신호와 연관된 트랜지스터(90)는 N-채널 트랜지스터(98)의 드레인에 접속된 소오스를 가지며, 트랜지스터(98)의 소오스는 접지에 접속되고 그 게이트는 바이어스 신호(70)에 접속된다. 트랜지스터(98)는 트랜지스터(68) 사이즈의 3배인 사이즈 관계를 갖는다. 추가적인 바이패스 트랜지스터(100)가 제공되는데, 그 드레인은 ERRZ 라인(52)에 접속되고, 소오스는 N-채널 트랜지스터(102)의 드레인에 접속되며 게이트는 바이패스 신호 BP에 접속된다. 트랜지스터(102)는 트랜지스터(68)와 유사한 사이즈이고 접지에 접속된 소오스와 바이어스 제어 신호(70)에 접속된 게이트는 가지며 전류원을 구성한다. 트랜지스터(90)는 정상 동작, 9-비트 모드 동안 턴온되고, 바이패스 8-비트 모드 동안 턴오프되는데, 이 때 트랜지스터(100)는 턴온된다. 이와 같이, 트랜지스터(100)가 턴온되고 트랜지스터(90)가 턴오프되면 정상 동작 모드와 비교하여 -I0의 네가티브 차이가 생긴다.
도 6을 참조하면, 도 3의 프레임 검출 회로(60)의 도시도가 도시되어 있다. 프레임 검출 회로(60)는 9-비트 원형 레지스터(110)를 구비한다. 원형 레지스터(110)는 0으로 번호 붙인 입력 레지스터와 8로 번호 붙인 출력 레지스터를 갖는다. 입력 레지스터는 AND 게이트(112)의 출력에 접속되며, 게이트(112)의 한 입력은 버블 발생 블록(114)의 출력에 접속되고 다른 입력은 라인(116)상의 8번 출력 레지스터의 출력에 접속된다. 버블 발생 블록(114)은 프레임 발견 신호 FRFND의 발생에 응답하여, 원형 레지스터(110)의 0번 입력 레지스터에 제로(0)를 배치한다. FRFND 신호가 없는 경우, 버블 발생 블록(114)의 출력은 하이로 상승되고 8번 레지스터의 출력은 0번 입력 레지스터로 입력된다. 이렇게 하여 CK 신호에 의해 클럭됨에 따라 레지스터(110)의 1비트에만 논리 0이 계속적으로 삽입될 수 있다. 8번 출력 레지스터로부터 0이 출력되면, 이 것이 프레임 경계를 구성한다. 동기 워드가 검출될 때마다, 래치(34)로 래치될 데이터에 관한 다음번 8비트가 레지스터(40)로 로드되어야 한다. 그러므로, 프레임 경계는 FR 신호를 발생하기 전에 9사이클 클럭 만큼 지연되어야 한다. 이렇게 되면, 레지스터(40)의 출력이 래치되고, 이 출력은 동기 워드에 뒤이은 다음번 데이터 워드를 형성한다. 따라서, 버블 발생 블록(114)은 싱글 클럭 사이클 동안 AND 게이트(112)의 입력에 로우 논리 레벨을 발생시켜 논리 로우가 레지스터(110)의 입력으로 로드되게 해준다. 8번 레지스터에 있는 레지스터(110)의 출력은 지연되고 기억된 동기 출력 신호를 제공하도록 레지스터 블록(118)에도 입력된다.
도 7에는 직렬 데이터 레지스터(40 및 42)와 데이터 래치(34)의 상세한 블록도가 도시되어 있다. 직렬 데이터 레지스터(40) 및 직렬 데이터 레지스터(42)내의 각각의 레지스터는 마스터/슬레이브 조합을 구비한다. 마스터 래치(130)는 직렬 데이터 입력에 접속된 입력을 갖는데, 그 입력은 첫 번째 레지스터에서는 DT1 입력이며 후속 레지스터에서는 선행 레지스터의 출력이다. 마스터 래치(130)의 출력은 슬레이브 래치(132)의 입력으로 입력된다. 슬레이브 래치(132)의 출력은 다음번 마스터 래치(130)의 입력에 접속된다. 마스터 래치(130)는 클럭 신호 CK의 역에 의해 클럭되고, 슬레이브 래치(132)는 클럭 신호 CK에 의해 클럭된다. 그러므로, 클럭 신호가 로우일 때마다 마스터 래치는 그 출력에 데이터를 래치하며, 클럭 신호가 하이로 갈 때 슬레이브 래치(132)가 데이터를 그 출력으로 클럭한다. 그 출력은 Q로 표시되어 있다.
데이터 래치(34)도 각각의 데이터 레지스터를 가진 마스터/슬레이브 구성이며 마스터 래치(134)와 슬레이브 래치(136)를 구비한다. 마스터 래치(134)는 직렬 데이터 레지스터(40)에서 연관된 슬레이브 래치(132)의 출력에 접속된 입력을 갖는다. 마스터 래치(134)의 출력은 데이터 래치(34)의 관련된 래치(136)중 하나의 입력에 접속된다. 마스터 래치(134)는 프레임 동기 신호 FR에 의해 클럭되고 슬레이브 래치(136)는 PCK 시스템 워드 클럭에 의해 클럭된다. 마스터 래치(134)는 FR 신호의 로우 논리 레벨에서 데이터를 래치하도록 클럭되는 반면, PCK 신호에는 하이 논리 레벨이 요구된다. 데이터 래치(34)의 래치(134 및 136)에 마스터/슬레이브 관계를 제공함으로써, 내부 프레임 동기 신호 FR는 동기 검출 회로(10)와 연관된 내부 프레임 신호로 마스터 래치에 데이터가 로드되게 하는 반면, 시스템 동기 클럭 신호 PCK는 시스템의 워드 속도와 동기화하여 데이터가 출력되게 해준다. 마스터 래치(134)는 CK 신호의 로우 논리 레벨에서 로드하는 반면, PCK 신호는 CK 신호의 하이 레벨에서 데이터를 전송한다. 그러므로, 마스터/슬레이브 래치(134 및 136)는 투명성(transparent)으로 되지 않는다. 또, 별도의 내부 프레임 동기 신호가 있으므로, 시스템 워드 클럭 PCK를 내부 프레임 동기 신호 FR와 정렬할 필요가 없다.
도 8에는 클럭 신호 CK와 시스템 워드 클럭 PCK에 대한 타이밍도가 도시되어 있다. 각각의 슬레이브 래치(132)의 데이터 출력은 Q로 표시되어 있다. 도 8은 도 7의 구조의 동작을 설명하는 것이다.
직렬 레지스터(40) 및 데이터 래치(34)에서 각각의 시프트 레지스터는 비교적 직렬형의 전방 레벨 감지형 D-타입 래치이다. 마스터 래치(130)는 간단한 리셋 동작으로 작동한다. 각각의 마스터 래치(130 및 134)는 파워-다운 모드 동작을 갖는다. 상기 파워-다운 모드 동안, 클럭 입력은 각각의 마스터 래치의 출력이 논리 1이 되고, 마스터 래치(134)로 입력되는 클럭이 논리 1의 비활성 상태로 되며, PCK 클럭이 논리 0의 비활성 상태로 되도록 설정된다. 이렇게 하면 각각의 슬레이브 래치(132)의 출력에는 논리 1이 출력되고, 각각의 슬레이브 래치(136)에는 논리 1이 출력된다. 따라서 마스터 래치(130 및 134)는 효과적으로 불투명성(opaque)이 된다. 다시 말해, 마스터 래치(130 및 134)는 그를 통해 데이터가 전송되지 못하게 한다. 마스터 래치(130 및 134)는 단지 출력이 논리 1이 되게 한다. 한편, 슬레이브 래치(132 및 136)는 투명성이며, 각각 마스터 래치(130 및 134)의 출력을 통과시킨다. 이러한 방법에 의하면, 마스터 래치에만 리셋 회로가 필요하고 슬레이브 래치에는 필요치 않다.
다른 파워-다운 동작에서, 레지스터(42)는 동기 워드의 검출 후 더 이상 필요하지 않기 때문에 파워 다운된다.
요약하면, 디지털 워드를 전류 영역의 병렬 워드로 변환함으로써 직렬 데이터 스트링의 동기 워드의 존재를 검출할 수 있는 동기 검출 회로가 제공되었다. 전류 영역에서, 전류는 논리 비트 매칭값의 존재시 제1 라인에 부가되고 논리 비트 미스매칭값의 존재시 제2 라인에 부가된다. 상기 전류는 동기 워드의 각각의 비트에 대해 더해지고 두 값이 서로 비교된다. 값이 선정된 기준값 이하로 떨어지면, 이는 동기 검출 워드의 존재를 가리키는 것이며, 이에 따라 워드에 대한 프레임 경계의 발생을 트리거한다. 상기 프레임 경계는 다음의 후속하는 데이터 워드를 래치에 래치한 다음 그 것을 시스템에 출력하는데 이용된다.
양호한 실시예가 상세히 설명되어 있지만, 청구범위에 의해 규정되는 본 발명의 정신이나 범위에서 벗어나지 않고도 여러 가지 변경, 대체, 변형이 이루어질 수 있음을 이해할 것이다.

Claims (11)

  1. 비트 클럭에 의해 클럭되며 직렬 디지털 데이터 스트림에서 n 데이터 비트 길이의 선정된 순서의 일련의 동기 비트의 존재를 검출하는 동기 검출 회로에 있어서,
    상기 직렬 데이터 스트림으로부터 길이가 적어도 n인 데이터 비트를 수신하며 비트 클럭에 의해 클럭되는 직렬 데이터 레지스터와;
    n개 순차적 비트 각각을 전류 영역으로 변환하여, 연관된 직렬 비트의 비트 미스매칭 디지털 값에 대응하는 이산 전류값이 상기 직렬 데이터 레지스터의 n개 비트 각각에 대해 출력되게 하는 병렬 전류 영역 변환기와;
    상기 직렬 데이터 레지스터에 기억된 모든 변환된 n개 비트와 연관된 이산 전류값을 합산하여 합산값을 제공하는 합산 회로와;
    상기 합산값을 기준 합산값과 비교하는 비교기와;
    상기 비교기가 상기 합산값과 상기 기준 합산값과의 임계 비교치를 제공할 때에 동기 검출 신호를 발생하는 동기 검출 신호 발생기
    를 구비하는 것을 특징으로 하는 동기 검출 회로.
  2. 제1항에 있어서, 상기 병렬 전류 영역 변환기는 상기 직렬 데이터 레지스터에 기억된 n개 순차적 매칭/미스매칭 비트 각각을 차동 전류 영역으로 변환하는 것을 특징으로 하는 동기 검출 회로.
  3. 제2항에 있어서, 상기 병렬 전류 영역 변환기가,
    제1 차동 노드 및 제2 차동 노드와;
    상기 제1 및 제2 차동 노드와 연관된 다수의 스위칭가능한 전류원을 구비하며, 각각의 상기 스위칭가능한 전류원은 상기 직렬 데이터 레지스터의 n개 순차적 비트중 하나와 연관되어 있으며, n개 비트중 연관된 하나가 상기 n개 동기 비트중 상기 대응하는 하나와 매칭될 때 상기 제1 차동 노드로 스위칭가능하고, n개 비트중 연관된 하나가 상기 n개 동기 비트중 대응하는 하나와 미스매칭될 때 상기 제2 차동 노드로 스위칭할 수 있으며;
    상기 합산 회로는 상기 제1 및 제2 차동 노드를 구비하여 상기 스위칭가능한 전류원에 의해 각각 스위칭된 전류를 합산하며;
    상기 비교기는 상기 제1 및 제2 차동 노드 상의 상기 합산된 전류간의 차이를 판정하고, 상기 차이와 선정된 기준값을 비교하는
    것을 특징으로 하는 동기 검출 회로.
  4. 제1항에 있어서, 상기 직렬 데이터 레지스터가 길이 n을 갖는 것을 특징으로 하는 동기 검출 회로.
  5. 제1항에 있어서, 상기 동기 비트는 상기 직렬 데이터 레지스터에 수신된 데이터와 연관된 시스템 데이터 워드의 이산 배수를 나타내는 순서로 배열되는 것을 특징으로 하는 동기 검출 회로.
  6. 제5항에 있어서, 상기 일련의 동기 비트가 2 데이터 워드의 길이를 포함하는 것을 특징으로 하는 동기 검출 회로.
  7. 제1항에 있어서, 상기 동기 검출 신호의 발생시 프레임 동기 신호를 발생하여, 상기 동기 검출 신호의 존재는 상기 동기 검출 신호의 검출 후 상기 직렬 데이터 레지스터에 수신된 다음번 순차적 비트에서 수신될 데이터 워드의 시작과 연관된 프레임 경계의 존재를 가리키게 하는 프레임 경계 검출 회로를 더 구비하고, 여기서 상기 n개 순차적 비트는 상기 직렬 데이터 레지스터에 기억된 최종 n개 비트인 것을 특징으로 하는 동기 검출 회로.
  8. 제7항에 있어서, 상기 직렬 데이터 레지스터의 처음 m-비트의 출력을 수신하는 병렬 데이터 레지스터를 더 구비하며, 여기서 m은 상기 직렬 데이터 스트림에서 데이터 워드의 길이이고, 상기 병렬 데이터 레지스터는 상기 프레임 동기 신호에 의해 로드되는 것을 특징으로 하는 동기 검출 회로.
  9. 제8항에 있어서, 상기 프레임 검출 회로는 상기 직렬 데이터 레지스터로의 로딩에 앞서 상기 프레임 동기 신호의 발생을 비트 클럭의 m 클럭 사이클 만큼 지연시켜 다음번 m 비트가 직렬 데이터 레지스터로 로드될 수 있게 하는 지연장치를 구비하는 것을 특징으로 하는 동기 검출 회로.
  10. 제9항에 있어서, 상기 프레임 검출 회로는 제1 논리 신호가 기억되어 있고 통과된 값들이 재순환되도록 비트 클럭에 의해 클럭되는 원형 m-비트 레지스터와, 상기 원형 레지스터의 1번 레지스터로 제2 논리 상태의 논리 신호를 삽입하는 삽입 회로를 구비하며, 여기서 m번 레지스터는 상기 m번 레지스터가 제2 논리 상태에 있을 때마다 상기 프레임 검출 신호를 출력하는 출력 레지스터인 것을 특징으로 하는 동기 검출 회로.
  11. 비트 클럭에 의해 클럭되며 직렬 디지털 데이터 스트림에서 n 데이터 비트 길이의 선정된 순서의 일련의 동기 비트의 존재를 검출하는 방법에 있어서,
    상기 직렬 데이터 스트림으로부터 길이가 적어도 n인 데이터 비트를 직렬 데이터 레지스터에서 수신하며, 비트 클럭에 의해 클럭되는 상기 직렬 데이터 레지스터를 클럭킹하는 단계와;
    병렬 전류 영역 변환기를 사용하여 n개 순차적 비트 각각을 전류 영역으로 변환하여, 연관된 직렬 비트의 비트 미스매칭 디지털 값에 대응하는 이산 전류값이 상기 직렬 데이터 레지스터의 n개 비트 각각에 대해 출력되게 하는 단계와;
    상기 직렬 데이터 레지스터에 기억된 모든 변환된 n개 비트와 연관된 이산 전류값을 합산 회로로 합산하여 합산값을 제공하는 단계와;
    비교기를 사용하여 상기 합산값을 기준 합산값과 비교하는 단계와;
    상기 비교 단계가 상기 합산값과 상기 기준 합산값과의 임계 비교치를 제공할 때에 동기 검출 신호를 발생하는 단계
    를 포함하는 것을 특징으로 하는 동기 검출 방법.
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