JP5076454B2 - シリアルデータ受信回路、シリアルデータ受信装置、およびシリアルデータ受信方法 - Google Patents

Description

本発明はシリアルデータ受信回路、シリアルデータ受信装置、およびシリアルデータ受信方法に関し、特に、データビット群ごとに連続してシリアル転送されるシリアルデータの、データビット群のビット順列を、ＬＳＢファーストとＭＳＢファーストとで相互変換を行うことが可能なシリアルデータ受信回路、シリアルデータ受信装置、およびシリアルデータ受信方法に関するものである。

図１０は特許文献１の実施例のブロック図である。図１０では、同期パターン長が２４ビットであり、動作速度をビットレートの１／８に低減させる場合について示す。図１０において、ＰＣＭビットシリアルデータはシフトレジスタ１０１とシフトレジスタ及びラッチ回路１０２へ夫々入力される。シフトレジスタ１０１は８ビット（１ワード）構成とされており、ビットシリアルデータを１ワード８ビットのワードシリアルデータに変換するものである。

変換されたワードシリアルデータは４段の縦続構成のワードラッチ回路Ｌ１０１〜Ｌ１０４へワードシフトが行われて各ワード毎に順次ラッチされることになる。尚、最終段ラッチ回路Ｌ１０４は７ビット構成とされているものとする。各ワードラッチ回路Ｌ１０１〜Ｌ１０４にラッチされた各ビットを図１１に示す如くラッチ回路Ｌ１０４の先頭ビットから順にｂ１、ｂ２、ｂ３、・・・とすると、最終段ラッチ回路Ｌ１０１の最終ビットはｂ３１となる。

これ等全てのラッチ回路Ｌ１０１〜Ｌ１０４のパラレルビットｂ１〜ｂ３１において、定期的にフレーム同期パターンが現れるパターン（ビットの組合せ）は、ｂ１〜ｂ２４、ｂ２〜ｂ２５、ｂ３〜ｂ２６、ｂ４〜ｂ２７、ｂ５〜ｂ２８、ｂ６〜ｂ２９、ｂ７〜ｂ３０、ｂ８〜ｂ３１の８組である。そこで、特許文献１では、この不確定性（８通りの不確定性）を考慮して、これ等８組の各パターンに夫々対応して８個のフレーム同期部Ｆ１０１〜Ｆ１０８を設けている。

これ等各フレーム同期部Ｆ１０１〜Ｆ１０８の各種タイミング信号（ラッチタイミング信号、ワードタイミング信号、フレームタイミング信号）はセレクタ１０７にて択一的に導出されてシフトレジスタ及びラッチ回路１０２等の次段回路へ供給される。セレクタ１０７では、フレーム同期判定部１０５によりフレーム同期パターンが検出されたフレーム同期部（Ｆ１０１〜Ｆ１０８）のタイミング信号を選択するものである。

また特許文献２ないし特許文献６には、その他のシリアルデータ受信回路およびシリアルデータ受信方法の一例が開示されている。
特開平８−３０７４０５号公報 特開平７−２２１７４９号公報 特開平１１−１４５９４４号公報 特開２００１−３６５１４号公報 特開平９−５５７２８号公報 特開２００１−３０８７１９号公報

シリアルデータ受信装置に入力されるシリアルデータのビット順列がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ファーストである一方、シリアルデータ受信装置から出力されるワードシリアルデータのビット順列にはＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ファーストが要求される場合がある。また逆に、シリアルデータ受信装置への入力はＭＳＢファーストで行われる一方、シリアルデータ受信装置からの出力はＬＳＢファーストが要求される場合がある。これらは、通信方式の規格や、ワードシリアルデータの供給先の回路の仕様や規格等によって各種の組合せが存在する。よって、シリアルデータ受信装置への入力時と出力時との間において、シリアルデータのビット順列をＬＳＢファーストとＭＳＢファーストとで相互変換を行う必要がある場合がある。しかし特許文献１のシリアルデータ受信装置においては、シリアルデータのＬＳＢファーストとＭＳＢファーストとの相互変換については開示されていない。するとシリアルデータ受信装置への入力時と出力時とで、ビット順列が異なる場合に対応できないため問題である。

また特許文献１の回路においては、フレーム同期判定部によりフレーム同期パターンが検出されたフレーム同期部のタイミング信号を、セレクタ１０７で選択する動作を行う。しかしセレクタ１０７の具体的な構成については開示がされていないため実施することができず、問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、データビット群ごとに連続してシリアル転送されるシリアルデータのデータビット群のビット順列を、ＬＳＢファーストとＭＳＢファーストとで相互変換を行うことが可能なシリアルデータ受信回路、シリアルデータ受信装置、およびシリアルデータ受信方法を提供することを目的とする。

前記目的を達成するために本発明に係るシリアルデータ受信回路では、シリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビット（ｍは自然数）に区切られたデータビット群を出力するシリアルデータ受信回路において、少なくとも（ｍ＋ｋ−１）ビット分のシリアルデータを取り込み、ｍビット分の前記シリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するシフトレジスタ回路と、ｍ通りのビット列の各々について、同期パターンと一致するか否かを検出する比較回路と、ｍ通りのビット列のうちの、比較回路で一致が検出された一つのビット列の上位ｍビットを選択して出力するセレクタ回路と、シフトレジスタ回路と比較回路との接続経路間、またはセレクタ回路の出力経路に備えられ、セレクタから出力される上位ｍビットのビット配列を、ｍビットのデータビット群のビット順列とは逆転させる変換回路とを備えることを特徴とする。

また本発明に係るシリアルデータ受信装置では、ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群が連続するシリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビットに区切られたデータビット群を出力するシリアルデータ受信装置において、少なくとも（ｍ＋ｋ−１）ビット分のシリアルデータを取り込み、ｍビット分の前記シリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するシフトレジスタ回路と、ｍ通りのビット列の各々について、同期パターンと一致するか否かを検出する比較回路と、ｍ通りのビット列のうちの、比較回路で一致が検出された一つのビット列の上位ｍビットを選択して出力するセレクタ回路と、シフトレジスタ回路と比較回路との接続経路間、またはセレクタ回路の出力経路に備えられ、セレクタから出力される上位ｍビットのビット配列を、ｍビットのデータビット群のビット順列とは逆転させる変換回路とを備えることを特徴とする。

また本発明に係るシリアルデータ受信方法では、ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群が連続するシリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビットに区切られたデータビット群を出力するシリアルデータ受信方法において、少なくとも（ｍ＋ｋ−１）ビット分のシリアルデータを取り込み、ｍビット分のシリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するステップと、ｍ通りのビット列の各々について、同期パターンと一致するか否かを検出するステップと、ｍ通りのビット列のうちの、一致するか否かを検出するステップで一致が検出された一つのビット列の上位ｍビットを選択して出力するステップと、選択して出力するステップから出力される上位ｍビットのビット配列を、ｍビットのデータビット群のビット順列とは逆転させるステップとを備えることを特徴とする。

シリアルデータ受信回路（またはシリアルデータ受信方法）は、シリアルデータを受信し、ｍビットに区切られたデータビット群を出力する回路である。シリアルデータは、ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群が連続してシリアル転送される。シリアルデータ受信回路に入力される時点においては、同期が取れていないため、ｍビットに区切られたデータビット群の区切り位置は認識されていない状態である。シフトレジスタ回路（またはシリアルデータを取り込むステップ）は、少なくとも（ｍ＋ｋ−１）ビット分のシリアルデータを取り込み、ｍビット分のシリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力する。

シフトレジスタ回路（またはビット列を出力するステップ）は、ｍビット分のシリアルデータが入力されるたびに出力動作を行うことから、シリアルデータからｍビットのパラレルデータへの変換が行われていることになる。シリアルデータの入力形式は、ｍビットごとに区切られたデータビット群が連続して入力される形式である。そしてシフトレジスタ回路（またはビット列を出力するステップ）で行われるシリアル／パラレル変換は、ｍビットごとに区切られたデータビット群の先頭ビット開始位置が、パラレルデータのどの位置にあるか不明な状態で行われる。すなわち、シリアルデータを無作為にｍビットのパラレルデータへ変換して出力する。

そしてシフトレジスタ回路は、シフトレジスタ回路の１ビット目からｍビット目までの各々を始点として、ｋビットからなるｍ通りのビット列を出力する。またビット列を出力するステップは、シリアルデータを取り込むステップにおいて取り込まれたシリアルデータの１ビット目からｍビット目までの各々を始点として、ｋビットからなるｍ通りのビット列を出力する。すなわち、シフトレジスタ回路（またはビット列を出力するステップ）は、先頭ビット開始位置を１ビットずつずらしながら、ｋビットのビット長を有する、ｍ通りのビット列を出力する。そしてこれらｍ通りのビット列の何れか１つの先頭ビット開始位置が、データビット群の先頭ビット開始位置と一致することになる。

比較回路（または一致検出動作を行うステップ）は、ｍ通りのビット列の各々に対応してｍ個備えられる。そして比較回路（または一致検出動作を行うステップ）は、ｍ通りのビット列の各々について、同期パターンとビット列との一致検出動作を行う。すなわち、パラレル変換後のデータから、正確にデータビット群の先頭ビット開始位置を認識している可能性のあるｍ個分のビット列候補を出力するシフトレジスタ回路（またはビット列を出力するステップ）と、ｍ個分の比較回路（または一致検出動作を行うステップ）とを備えるようにする。よって、ｍ個の比較回路（または一致検出動作を行うステップ）のいずれかにおいて、一致検出動作が行われる。これにより、無作為に変換したｍビットのパラレルデータから、同期パターンを検出することができる。

セレクタ回路（またはビット列を選択して出力するステップ）は、ｍ通りのビット列のうちの、比較回路（または一致するか否かを検出するステップ）で一致が検出された一つのビット列の上位ｍビットを選択して出力する。これにより、検出すべきデータビット群の先頭ビット開始位置を正しく認識したビット列を選択することができる。よって、正しく区切られたデータビット群を得ることができる。

変換回路（またはビット順列を逆転させるステップ）は、セレクタから出力される前記上位ｍビットのビット配列を、ｍビットのデータビット群のビット順列とは逆転させる。変換回路が、シフトレジスタ回路と比較回路との接続経路間に備えられる場合には、正確にデータビット群の先頭ビット開始位置を認識している可能性のあるｍ個分のビット列候補の各々に対して、データビット群ごとに、データビット群のビット順列をＭＳＢファーストとＬＳＢファーストとで相互変換が行われる。また変換回路が、セレクタ回路の出力経路に備えられる場合には、データビット群の先頭ビット開始位置を正しく認識したビット列に対して、データビット群ごとに、データビット群のビット順列をＭＳＢファーストとＬＳＢファーストとで相互変換が行われる。

以上より、ｍビット（ｍは自然数）のデータビット群ごとに連続してシリアル転送されるシリアルデータから、正確にｍビットに区切られたデータビット群を認識することができる。そして、シリアルデータ受信回路への入力時と、シリアルデータ受信回路からの出力時との間において、データビット群のビット順列をＬＳＢファーストとＭＳＢファーストとで相互変換を行うことができる。よって、シリアルデータ受信回路への入力時と出力時とで、ビット順列が異なる場合に対応することが可能となる。

本発明のシリアルデータ受信回路およびシリアルデータ受信方法によれば、ＬＳＢファーストのビット順列のデータビット群ごとに連続してシリアル転送されるシリアルデータからフレーム同期パターンを検出すること、および、データビット群ごとに連続してシリアル転送されるシリアルデータのデータビット群のビット順列を、ＬＳＢファーストとＭＳＢファーストとで相互変換を行うことが可能なシリアルデータ受信回路、シリアルデータ受信装置、およびシリアルデータ受信方法を提供することが可能となる。

シリアルデータ受信回路についての一般的な説明をする。各ビットの役割を識別するために時系列のビット群の区切りを判別するフレーム同期検出等の信号同期検出を行うシリアルデータ受信回路が知られている。シリアルデータ受信回路としては、例えば通信系のシリアル伝送の分野でシリアルデータを受信し、データビット群ごとに区切られたワードシリアルデータへ変換を行う機能を有するものがある。シリアルデータは、所定のビット数を有するデータビット群ごとに、連続してシリアル転送される。シリアルデータには、同期パターン信号が含まれている。受信側では同期パターン信号を目安に同期を行う。これにより、送られたビットシリアル信号からデータビット群の先頭ビットを正確に認識し、ビットの位置ずれなく区切り位置を認識することができる。

本発明のシリアルデータ受信回路１に係る第１実施形態を図１乃至図６を用いて説明する。本実施形態のシリアルデータは、開始コード⇒有効データ⇒終了コードといったフォーマットで送られるものとする。また有効データは固定長であるとする。またデータビット群のｍビットが８ビット、同期パターン信号のｋビットが３２ビットの場合を説明する。また、シリアルデータ受信回路１に入力されるシリアルデータＳＥＤＡＴＡのビット順列がＬＳＢファーストであり、出力するシリアルデータＳＥＤＡＴＡ２のビット順列はＭＳＢファーストが必要とされている場合を説明する。なおシリアルデータＳＥＤＡＴＡは、ＬＶＤＳ方式（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）のシリアル転送であるとする。

まず、シリアルデータ受信回路１の構成を説明する。図１に、第１実施形態に係るシリアルデータ受信回路１の回路構成図を示す。シリアルデータ受信回路１は、シリアルパラレル変換回路３、同期コード検出回路４、パラレルシリアル変換回路５を備える。シリアルパラレル変換回路３は、クロック生成回路１１、クロック分周回路１２、フリップフロップ１３、シフトレジスタ１４を備える。クロック生成回路１１には、シリアルデータＳＥＤＡＴＡおよびストローブ信号ＳＴＲＢが入力され、クロック信号ＤＳＣＬＫが出力される。シリアルデータＳＥＤＡＴＡは、８ビットのデータビット群ごとにＬＳＢファースト入力される。しかしシリアルデータ受信回路１に入力される時点においては、同期が取れていないため、８ビットに区切られたデータビット群の区切り位置は認識されていない状態である。シフトレジスタ１４は、直列接続されるフリップフロップＦＦ１ないしＦＦ８を備える。フリップフロップＦＦ１には、シリアルデータＳＥＤＡＴＡが入力される。またフリップフロップＦＦ１ないしＦＦ８にはクロック信号ＤＳＣＬＫが入力される。またフリップフロップ１３にはフリップフロップＦＦ１ないしＦＦ８の各々の出力、およびクロック分周回路１２から出力されるクロック信号ＤＳＣＬＫ４が入力される。

同期コード検出回路４の回路構成を、図２を用いて説明する。同期コード検出回路４は、４０ビットのシフトレジスタ１０、ビット順列変換回路２０、信号分岐回路２５、開始コード検出回路３０、第１フリップフロップ４０、オア回路５０、セレクタ回路６０、第２フリップフロップ８０、同期パターンレジスタ回路９０を備える。ビット順列変換回路２０は、変換部Ｃ１ないしＣ８、およびビット列レジスタ回路Ｒ１ないしＲ８を備える。また開始コード検出回路３０は、一致検出回路Ｄ１ないしＤ８を備える。

シフトレジスタ１０は、８ビットのラッチ回路Ｌ１〜Ｌ５を備える。ラッチ回路Ｌ１ないしＬ５は、５段の縦続構成となっており、全体で４０ビットのシフトレジスタを構成している。ラッチ回路Ｌ１にはパラレルデータＰＡＤＡＴＡが入力される。またラッチ回路Ｌ１ないしＬ５の各々には、クロック信号ＤＳＣＬＫ４が入力される。シフトレジスタ１０からは、３２ビットのビット列ＢＳ１ないしＢＳ８が出力され、ビット順列変換回路２０に入力される。

ビット順列変換回路２０は、変換部Ｃ１ないしＣ８およびビット列レジスタ回路Ｒ１ないしＲ８を備える。変換部Ｃ１ないしＣ８は、シフトレジスタ１０とビット列レジスタ回路Ｒ１ないしＲ８との接続経路間の各々に備えられる。変換部Ｃ１ないしＣ８には、ビット列ＢＳ１ないしＢＳ８が入力される。変換部Ｃ１ないしＣ８からは変換後ビット列ＣＢＳ１ないしＣＢＳ８が出力され、各々ビット列レジスタ回路Ｒ１ないしＲ８に入力される。

ビット列レジスタ回路Ｒ１ないしＲ８から出力される変換後ビット列ＣＢＳ１ないしＣＢＳ８は、信号分岐回路２５に入力される。信号分岐回路２５からは、変換後ビット列ＣＢＳ１ないしＣＢＳ８の上位８ビットのビット列である上位ビット列ＨＣＢＳ１ないしＨＣＢＳ８が出力され、セレクタ回路６０に入力される。また信号分岐回路２５からは変換後ビット列ＣＢＳ１ないしＣＢＳ８が出力され、開始コード検出回路３０の一致検出回路Ｄ１ないしＤ８にそれぞれ入力される。

同期パターンレジスタ回路９０は、３２ビットのレジスタである。そして、同期パターンレジスタ回路９０の（１）ビット目に同期パターンＲＳのＬＳＢが保持され、（３２）ビット目に同期パターンＲＳのＭＳＢが保持されている。そして同期パターンレジスタ回路９０から出力される同期パターンＲＳが、開始コード検出回路３０の一致検出回路Ｄ１ないしＤ８の各々に入力される。一致検出回路Ｄ１ないしＤ８からは、検出信号ＤＳ１ないしＤＳ８が出力される。オア回路５０には検出信号ＤＳ１ないしＤＳ８が入力され、検出信号ＤＤＳが出力される。第１フリップフロップ４０には検出信号ＤＳ１ないしＤＳ８、クロック信号ＤＳＣＬＫ４および検出信号ＤＤＳが入力され、ロック信号ＬＳ１ないしＬＳ８が出力される。セレクタ回路６０には、上位ビット列ＨＣＢＳ１ないしＨＣＢＳ８、検出信号ＤＳ１ないしＤＳ８、ロック信号ＬＳ１ないしＬＳ８がそれぞれ入力される。

図３に、セレクタ回路６０の回路図を示す。セレクタ回路６０は、第１セレクタ６１、第２セレクタ６２、第３セレクタ６３、オア回路６４を備える。第１セレクタ６１は、アンド回路Ａ１１ないしＡ１８、オア回路Ｏ１０を備える。アンド回路Ａ１１ないしＡ１８には、上位ビット列ＨＣＢＳ１ないしＨＣＢＳ８、およびロック信号ＬＳ１ないしＬＳ８がそれぞれ入力される。アンド回路Ａ１１ないしＡ１８の出力は全てオア回路Ｏ１０に入力され、オア回路Ｏ１０からは出力データＳＳ１０が出力される。第２セレクタ６２は、アンド回路Ａ２１ないしＡ２８、オア回路Ｏ２０を備える。アンド回路Ａ２１ないしＡ２８には、上位ビット列ＨＣＢＳ１ないしＨＣＢＳ８、および検出信号ＤＳ１ないしＤＳ８がそれぞれ入力される。アンド回路Ａ２１ないしＡ２８の出力は全てオア回路Ｏ２０に入力され、オア回路Ｏ２０からは出力データＳＳ２０が出力される。

オア回路６４には、検出信号ＤＳ１ないしＤＳ８が入力され、出力信号ＪＳ１が出力される。第３セレクタ６３は、アンド回路Ａ３０およびＡ３１、オア回路Ｏ３０を備える。アンド回路Ａ３０には出力データＳＳ１０および出力信号ＪＳ１の反転信号が入力され、出力データＳＳ３０が出力される。またアンド回路Ａ３１には出力データＳＳ２０および出力信号ＪＳ１が入力され、出力データＳＳ３１が出力される。オア回路Ｏ３０には出力データＳＳ３０およびＳＳ３１が入力され、検出データＦＤが出力される。なお上位ビット列ＨＣＢＳ１ないしＨＣＢＳ８、出力データＳＳ１０ないしＳＳ３０およびＳＳ３１、検出データＦＤはそれぞれ８ビットのデータである。またアンド回路Ａ１１ないしＡ１８、アンド回路Ａ２１ないしＡ２８、アンド回路Ａ３０およびＡ３１、オア回路Ｏ１０ないしＯ３０は、入力される８ビットのデータに対応して、それぞれ８個構成になっている。

セレクタ回路６０から出力された検出データＦＤは、第２フリップフロップ８０（図２）に入力される。また第２フリップフロップ８０にはクロック信号ＤＳＣＬＫ４が入力される。そして第２フリップフロップ８０からは、パラレルデータＰＡＤＡＴＡ２が出力される。

パラレルデータＰＡＤＡＴＡ２は、パラレルシリアル変換回路５（図１）に入力される。またパラレルシリアル変換回路５には、クロック信号ＤＳＣＬＫ４およびクロック信号ＤＳＣＬＫが入力される。そしてクロック信号ＤＳＣＬＫに応じて、パラレルデータＰＡＤＡＴＡ２の上位ビットから順に、シリアルデータＳＥＤＡＴＡ２が出力される。シリアルデータＳＥＤＡＴＡ２は、クロック信号ＤＳＣＬＫ４と共に、シリアルデータ受信回路１から出力される。

次に、シリアルデータ受信回路１の動作を説明する。まず、シリアルパラレル変換回路３（図１）の動作を説明する。シフトレジスタ１４は、入力されるシリアルデータＳＥＤＡＴＡを、クロック信号ＤＳＣＬＫ（３２５（ＭＨｚ））の立ち上がりエッジおよび立ち下がりエッジによって１ビットずつシフトする。クロック分周回路１２は、クロック信号ＤＳＣＬＫを４分周したクロック信号ＤＳＣＬＫ４（８１．２５（ＭＨｚ））をフリップフロップ１３および同期コード検出回路４に供給すると共に、シリアルデータ受信回路１の外部へ出力する。フリップフロップ１３は、クロック分周回路１２から送られたクロック信号ＤＳＣＬＫ４をもとに、１：８のシリアル／パラレル変換を行う。つまりシフトレジスタ１４及びフリップフロップ１３によって、８ビットのデータビット群ごとに、シリアルデータＳＥＤＡＴＡが順次シリアル／パラレル変換される。このシリアルデータＳＥＤＡＴＡからパラレルデータＰＡＤＡＴＡへの変換は、同期パターンの検出が行われていない状態で行われる。よってシフトレジスタ１４によって、シリアルデータＳＥＤＡＴＡが、無作為に８ビットのデータビット群ごとに区切られる。そして区切られたシリアルデータＳＥＤＡＴＡのうち、フリップフロップＦＦ８に保持されるビットがＬＳＢ、フリップフロップＦＦ１に保持されるビットがＭＳＢとして取り扱われる。シリアルパラレル変換回路３からは、８ビットのパラレルデータＰＡＤＡＴＡおよびクロック信号ＤＳＣＬＫ４が出力され、同期コード検出回路４に入力される。

図２を用いて、同期コード検出回路４の動作を説明する。シフトレジスタ１０は、４０ビット分のデータを取り込むレジスタである。ラッチ回路Ｌ１によってシフトレジスタ１０の（１）ビット目から（８）ビット目が構成される。以下同様にして、ラッチ回路Ｌ５によってシフトレジスタ１０の（３３）ビット目から（４０）ビット目までが構成される。シフトレジスタ１０は、クロック信号ＤＳＣＬＫ４の立ち上がりエッジに応じて、ラッチ回路Ｌ１ないしＬ４のデータのそれぞれをラッチ回路Ｌ２ないしＬ５へシフトさせると共に、パラレルデータＰＡＤＡＴＡをラッチ回路Ｌ１に取り込む。よってシフトレジスタ１０では、８ビットずつデータが更新される、８ビットシフト動作が行われる。このとき、無作為に８ビットのデータビット群ごとに区切られたシリアルデータＳＥＤＡＴＡのＬＳＢである第１ビットが、ラッチ回路Ｌ１の（８）ビット目に取り込まれる。またシリアルデータＳＥＤＡＴＡのＭＳＢである第８ビットが、ラッチ回路Ｌ１の（１）ビット目に取り込まれる。

シフトレジスタ１０からは、クロック信号ＤＳＣＬＫ４に応じて、ビット列ＢＳ１ないしＢＳ８が出力される。ビット列ＢＳ１ないしＢＳ８は、シフトレジスタ１０において、先頭ビット開始位置が１ビットずつずらすことで得られた、３２ビットのビット長を有する８通りのビット列である。具体的には図４に示すように、シフトレジスタ１０の（１）ビット目から（８）ビットまでの各々を始点とし、（３２）ビット目から（３９）ビット目を終点とする、３２ビットからなる８通りのビット列ＢＳ１ないしＢＳ８である。そしてシフトレジスタ１０から出力されるビット列ＢＳ１ないしＢＳ８は、それぞれ、ビット順列変換回路２０の変換部Ｃ１ないしＣ８に入力される。

変換部Ｃ１ないしＣ８の動作を説明する。変換部Ｃ１ないしＣ８は、シフトレジスタ１０とビット列レジスタ回路Ｒ１ないしＲ８とを接続する配線により構成される。

例として変換部Ｃ３の動作について、図５を用いて説明する。変換部Ｃ３には、ビット列ＢＳ３が入力される。ビット列ＢＳ３は、シフトレジスタ１０の（３）ビット目から（３４）ビット目に対応するビット列であり、第１データビット群ＤＢ１ないし第４データビット群ＤＢ４によって構成される。第１データビット群ＤＢ１のＬＳＢである第１ビットはシフトレジスタ１０の（１０）ビット目に対応し、ＭＳＢである第８ビットはシフトレジスタ１０の（３）ビット目に対応する。また第２データビット群ＤＢ２のＬＳＢである第１ビットはシフトレジスタ１０の（１８）ビット目に対応し、ＭＳＢである第８ビットはシフトレジスタ１０の（１１）ビット目に対応する。また第３データビット群ＤＢ３のＬＳＢである第１ビットはシフトレジスタ１０の（２６）ビット目に対応し、ＭＳＢである第８ビットはシフトレジスタ１０の（１９）ビット目に対応する。また第４データビット群ＤＢ４のＬＳＢである第１ビットはシフトレジスタ１０の（３４）ビット目に対応し、ＭＳＢである第８ビットはシフトレジスタ１０の（２７）ビット目に対応する。よって、ビット列ＢＳ３内に存在する第１データビット群ＤＢ１ないし第４データビット群ＤＢ４は、シフトレジスタ１０の（３４）ビット目から（３）ビット目までのデータに対応し、８ビットごとにＬＳＢファーストのビット順列を有する。

そして変換部Ｃ３によって、シフトレジスタ１０の（３）ビット目に対応する第１データビット群ＤＢ１のＭＳＢである第８ビットが、ビット列レジスタ回路Ｒ３の（８）ビット目へ入力される。以下同様にして変換部Ｃ３により、シフトレジスタ１０の（４）（５）（６）（７）（８）（９）（１０）ビット目に対応する第７ビットないし第１ビットが、それぞれビット列レジスタ回路Ｒ３の（７）（６）（５）（４）（３）（２）（１）ビット目へ入力される。これにより変換部Ｃ３によって、第１データビット群ＤＢ１が変換後第１データビット群ＲＤＢ１へ変換される。変換後第１データビット群ＲＤＢ１のＭＳＢである第８ビットはビット列レジスタ回路Ｒ３の（８）ビット目に対応し、ＬＳＢである第１ビットはビット列レジスタ回路Ｒ３の（１）ビット目に対応する。以下同様にして、第２データビット群ＤＢ２ないし第４データビット群ＤＢ４においても、ビット順列がそれぞれ逆転するように変換が行われる。そして変換後第２データビット群ＲＤＢ２ないし変換後第４データビット群ＲＤＢ４が得られる。これにより、変換後ビット列ＣＢＳ３内に存在する変換後第１データビット群ＲＤＢ１ないし変換後第４データビット群ＲＤＢ４は、ビット列レジスタ回路Ｒ３の（３２）ビット目から（１）ビット目までのデータに対応し、８ビットごとにＭＳＢファーストのビット順列を有する。そして変換後ビット列ＣＢＳ３は、変換後第１データビット群ＲＤＢ１ないし変換後第４データビット群ＲＤＢ４によって構成されることから、変換後第１データビット群ＲＤＢ１のＬＳＢ（ビット列レジスタ回路Ｒ３の（１）ビット目）が変換後ビット列ＣＢＳ３のＬＳＢとなり、変換後第４データビット群ＲＤＢ４のＭＳＢ（ビット列レジスタ回路Ｒ３の（３２）ビット目）が変換後ビット列ＣＢＳ３のＭＳＢとなる。

以下同様にして、変換部Ｃ３以外の他の全ての変換部においても、データビット群のビット順列を変換する変換動作が行われ、変換後ビット列ＣＢＳ１ないしＣＢＳ８が得られる。そして図２に示すように、変換部Ｃ１ないしＣ８からは変換後ビット列ＣＢＳ１ないしＣＢＳ８が出力され、ビット列レジスタ回路Ｒ１ないしＲ８に保持される。ビット列レジスタ回路Ｒ１ないしＲ８から出力される変換後ビット列ＣＢＳ１ないしＣＢＳ８は、信号分岐回路２５を介して開始コード検出回路３０へ入力される。

開始コード検出回路３０の動作を、図２ないし図６を用いて説明する。一致検出回路Ｄ１ないしＤ８では、同期パターンレジスタ回路９０に保持される同期パターンＲＳと、ビット列レジスタ回路Ｒ１ないしＲ８に保持される変換後ビット列ＣＢＳ１ないしＣＢＳ８とについて、一致するか否かが判断される。一致の判断は、同期パターンレジスタ回路９０とビット列レジスタ回路Ｒ１ないしＲ８との（１）ビット目同士、（２）ビット目同士・・・（３２）ビット目同士までを比較して行われる。よって、同期パターンＲＳと変換後ビット列ＣＢＳ１ないしＣＢＳ８との、ＬＳＢ同士からＭＳＢ同士までが順次比較されるため、両者のビット順列が同一の状態で比較されることになる。これにより、同期パターンＲＳと、変換後ビット列ＣＢＳ１ないしＣＢＳ８との一致比較を行うことが可能とされる。

また、８個の一致検出回路Ｄ１ないしＤ８を設け、一致検出回路Ｄ１ないしＤ８のそれぞれにおいて同期パターンＲＳの検出が行われるため、一致検出回路Ｄ１ないしＤ８で同時に一致検出が行われることになる。すると、分周後のクロック信号ＤＳＣＬＫ４（８１．２５（ＭＨｚ））を用いて一致検出が可能となるため、クロック信号ＤＳＣＬＫ（３２５（ＭＨｚ））に応じて逐次一致検出を行う場合に比して、動作速度を低減させることができる。

例として一致検出回路Ｄ３において一致検出が行われる場合を、図６のタイミングチャートを用いて説明する。時間ｔ１において、一致検出回路Ｄ３で、変換後ビット列ＣＢＳ３と同期パターンＲＳとが一致することが検出されたとする。この時に、開始コード検出回路３０（図２）に備えられる一致検出回路Ｄ３から、ハイレベルのパルス信号である検出信号ＤＳ３が出力される（領域ＡＲ１）。ハイレベルの検出信号ＤＳ３は、セレクタ回路６０の第２セレクタ６２のアンド回路Ａ２３（図３）に入力され、アンド回路Ａ２３の出力は上位ビット列ＨＣＢＳ３によって決定されるため、また他の検出信号ＤＳ１、ＤＳ２、ＤＳ４ないしＤＳ８はローレベルであるため、他のアンド回路Ａ２１、Ａ２２、Ａ２４ないしＡ２８の出力はローレベルに固定される。そしてオア回路Ｏ２０からは、上位ビット列ＨＣＢＳ３が出力データＳＳ２０として出力される。これにより第２セレクタ６２では、ハイレベルの検出信号ＤＳ３に応じて上位ビット列ＨＣＢＳ３が選択される。ここで上位ビット列ＨＣＢＳ３は、図５に示すように、変換後ビット列ＣＢＳ３のＭＳＢである（３２）ビット目のビットから、（２５）ビット目のビットまでの上位８ビットである。

またハイレベルの検出信号ＤＳ３がオア回路６４に入力されることにより、ハイレベルの出力信号ＪＳ１が出力され、アンド回路Ａ３０およびＡ３１に入力される。よって時刻ｔ１からｔ２ａまでの間においては、アンド回路Ａ３１の出力は出力データＳＳ２０によって決定され、アンド回路Ａ３０の出力はローレベルに固定されるため、第３セレクタ６３において、出力データＳＳ２０が選択され、出力データＳＳ１０がマスクされる。そして第３セレクタ６３からは、出力データＳＳ２０が検出データＦＤとして出力され、検出データＦＤは第２フリップフロップ８０（図２）に入力される。このとき第２フリップフロップ８０の（１）ビット目に上位ビット列ＨＣＢＳ３のＭＳＢである第８ビットが入力され、（８）ビット目にＬＳＢである第１ビットが入力される。第２フリップフロップ８０からは、クロック信号ＤＳＣＬＫ４に応じて、検出データＦＤが８ビットのパラレルデータＰＡＤＡＴＡ２として出力される。

また時刻ｔ１において、ハイレベルの検出信号ＤＳ３はオア回路５０（図２）に入力され、オア回路５０からはハイレベルの検出信号ＤＤＳが出力される（図６、矢印Ｙ１）。ハイレベルの検出信号ＤＤＳが第１フリップフロップ４０のイネーブル端子ＥＮに入力されることで、ハイレベルの検出信号ＤＳ３が第１フリップフロップ４０に取り込まれる。よって時刻ｔ２以降においては、第１フリップフロップ４０から出力されるロック信号ＬＳ３がハイレベルで固定される（矢印Ｙ２）。そしてロック信号ＬＳ３のハイレベル状態は、次の一致検出が行われる時刻ｔ４まで固定される。

ハイレベルのロック信号ＬＳ３は、第１セレクタ６１のアンド回路Ａ１３（図３）に入力され、アンド回路Ａ１３の出力は上位ビット列ＨＣＢＳ３によって決定される。また他の検出信号ＬＳ１、ＬＳ２、ＬＳ４ないしＬＳ８はローレベルであるため、他のアンド回路Ａ１１、Ａ１２、Ａ１４ないしＡ１８の出力はローレベルに固定される。そしてオア回路Ｏ１０からは、上位ビット列ＨＣＢＳ３が出力データＳＳ１０として出力される。これにより第１セレクタ６１では、ハイレベルの検出信号ＬＳ３に応じて上位ビット列ＨＣＢＳ３が選択される。

また時刻ｔ２ａ以降は、ローレベルの検出信号ＤＳ１ないしＤＳ８がオア回路６４に入力されることにより、オア回路６４の出力信号ＪＳ１はローレベルとされる。よって時刻ｔ２ａからｔ３までの間においては、アンド回路Ａ３０の出力は出力データＳＳ１０によって決定され、アンド回路Ａ３１の出力はローレベルに固定されるため、オア回路Ｏ３０において出力データＳＳ１０が選択され、出力データＳＳ２０がマスクされる。そして第３セレクタ６３からは、出力データＳＳ１０が検出データＦＤとして出力される。

これにより時刻ｔ１から時刻ｔ３までの期間において、第１フリップフロップ４０およびセレクタ回路６０により、変換後ビット列ＣＢＳ３が同期パターンＲＳと一致していることを検出した状態が保持される。そしてセレクタ回路６０は、時刻ｔ１から時刻ｔ３までの期間において、第４データビット群ＤＢ４の先頭ビットを正確に認識し、ビットの位置ずれなく正しく上位ビット列ＨＣＢＳ３を抽出した上で、上位ビット列ＨＣＢＳ３を検出データＦＤとして出力することができる。そして次の一致検出が行われるまで、上位ビット列ＨＣＢＳ３の抽出動作が継続される。

また時刻ｔ３において、次の一致検出動作が一致検出回路Ｄ２において行われる場合を説明する。このとき一致検出回路Ｄ２から、ハイレベルのパルス信号である検出信号ＤＳ２が出力される（領域ＡＲ２）。ハイレベルの検出信号ＤＳ２が、第２セレクタ６２のアンド回路Ａ２２に入力されることで、第２セレクタ６２からは、上位ビット列ＨＣＢＳ２が出力データＳＳ２０として出力される。また時刻ｔ３において、ハイレベルの検出信号ＤＳ２はオア回路５０（図２）に入力され、オア回路５０からはハイレベルの検出信号ＤＤＳが出力される（図６、矢印Ｙ３）。そして時刻ｔ４以降においては、第１フリップフロップ４０から出力されるロック信号ＬＳ２がハイレベルで固定される（矢印Ｙ４）。よって前述したように、時刻ｔ３からｔ４ａまでの間においては、第３セレクタ６３からは、出力データＳＳ２０（上位ビット列ＨＣＢＳ２）が検出データＦＤとして出力される。

また時刻ｔ４ａ以降は、ローレベルの検出信号ＤＳ１ないしＤＳ８がオア回路６４に入力されることにより、オア回路６４の出力信号ＪＳ１はローレベルとされる。よって前述したように、時刻ｔ４ａ以降においては、第３セレクタ６３からは、出力データＳＳ１０（上位ビット列ＨＣＢＳ２）が検出データＦＤとして出力される。

これにより時刻ｔ３以降の期間において、第１フリップフロップ４０およびセレクタ回路６０により、変換後ビット列ＣＢＳ２が同期パターンＲＳと一致していることを検出した状態が保持される。そしてセレクタ回路６０は、時刻ｔ３以降の期間において、ビットの位置ずれなく正しく上位ビット列ＨＣＢＳ２を抽出した上で、上位ビット列ＨＣＢＳ２を検出データＦＤとして出力する。そして第２フリップフロップ８０からは、クロック信号ＤＳＣＬＫ４に応じて、検出データＦＤが８ビットのパラレルデータＰＡＤＡＴＡ２として出力される。

パラレルシリアル変換回路５の動作を説明する。同期コード検出回路４から出力されるパラレルデータＰＡＤＡＴＡ２は、パラレルシリアル変換回路５に入力される。パラレルシリアル変換回路５は、不図示のバッファ回路とパラレルシリアル変換部とを備える。バッファ回路は、クロック信号ＤＳＣＬＫ４に同期して８ビットのパラレルデータＰＡＤＡＴＡ２を受信し、次のクロック信号ＤＳＣＬＫ４のパルスが入力されるまでそれを保持するとともに、パラレルデータＰＡＤＡＴＡ２をパラレルシリアル変換部に出力する。パラレルシリアル変換部は、クロック信号ＤＳＣＬＫ４に同期してバッファ回路からのパラレルデータＰＡＤＡＴＡ２を受信し、クロック信号ＤＳＣＬＫに同期してシリアルデータＳＥＤＡＴＡ２として出力する。このときパラレルシリアル変換部は、クロック信号ＤＳＣＬＫに応じて、上位ビット列ＨＣＢＳ３のＭＳＢである第８ビットからＬＳＢである第１ビットまでを順番に出力する。よってシリアルデータＳＥＤＡＴＡ２は、ＭＳＢファーストのビット順列となる。

これによりシリアルデータ受信回路１は、シリアルデータ受信回路１に入力されるシリアルデータＳＥＤＡＴＡを構成するデータビット群のＬＳＢファーストのビット順列を、ＭＳＢファーストのビット順列を有するシリアルデータＳＥＤＡＴＡ２に変換して出力することができる。そしてシリアルデータ受信回路１からは、シリアルデータＳＥＤＡＴＡ２とクロック信号ＤＳＣＬＫ４とが出力される。よってシリアルデータ受信回路１の後段の回路においては、クロック信号ＤＳＣＬＫ４を用いることによって、シリアルデータＳＥＤＡＴＡ２から正確に８ビットに区切られたデータビット群を認識することができる。

以上、第１実施形態で説明したシリアルデータ受信回路１では、８ビットのデータビット群ごとに連続してシリアル転送されるシリアルデータＳＥＤＡＴＡから、正確に８ビットに区切られたデータビット群を認識することができる。そして、シリアルデータ受信回路１への入力時と、シリアルデータ受信回路１からの出力時との間において、データビット群のビット順列をＬＳＢファーストからＭＳＢファーストへ変換することができる。よって、シリアルデータ受信回路１に入力されるシリアルデータＳＥＤＡＴＡのデータビット群のビット順列がＬＳＢファーストである一方、シリアルデータ受信回路１から出力されるシリアルデータＳＥＤＡＴＡ２のデータビット群のビット順列にＭＳＢファーストが要求される場合においても、対応する事が可能となる。

またシリアルデータ受信回路１では、シリアルデータＳＥＤＡＴＡを一度パラレルデータＰＡＤＡＴＡに変換し、再度シリアルデータＳＥＤＡＴＡ２へ変換する動作を行っている。このように一度パラレル変換を経由することで、第１に、シリアルデータＳＥＤＡＴＡを構成するデータビット群のビット順列をＬＳＢファーストからＭＳＢファーストへ変換する際の動作速度を低減させることが可能となる。よって、高速な素子や回路を使用する必要をなくすことができる。

またパラレル変換を経由することで、第２に、シリアルデータを８ビットのパラレルデータＰＡＤＡＴＡに変換し、８個の一致検出回路Ｄ１ないしＤ８を設けて、一致検出回路Ｄ１ないしＤ８において同期パターンの検出を同時に行うことで、検出に係る動作速度を低減させることができる。よって高速のビットレートを有するシリアルデータＳＥＤＡＴＡから同期パターンＲＳと変換後ビット列との一致を検出する場合にも、セットアップ時間、ホールドアップ時間等を確保することができる。これにより、高速な素子や回路を使用する必要がなくなるため、開発コストの削減、消費電力の削減、回路規模の縮小化等を図ることができる。

本発明の第２実施形態を図７を用いて説明する。第２実施形態に係る同期コード検出回路４ａは、第１実施形態に係る同期コード検出回路４（図２）に比して、ビット順列変換回路２０を備えない構成である。また同期パターンレジスタ回路９０には、同期パターンＲＳに代えて第２同期パターンＣＲＳが保持される。第２同期パターンＣＲＳのＭＳＢである第３２ビットは同期パターンレジスタ回路９０の（１）ビット目に保持され、ＬＳＢである第１ビットは同期パターンレジスタ回路９０の（３２）ビット目に保持される。そして同期パターンレジスタ回路９０から出力される第２同期パターンＣＲＳは、一致検出回路Ｄ１ないしＤ８の各々に入力される。またセレクタ回路６０と第２フリップフロップ８０との接続経路間に、出力データビット順列変換回路２１が備えられる。出力データビット順列変換回路２１には検出データＦＤが入力され、変換後検出データＣＦＤが出力される。また信号分岐回路２５からは、上位ビット列ＨＣＢＳ１ないしＨＣＢＳ８に代えて、ビット列ＢＳ１ないしＢＳ８の上位８ビットのビット列である上位ビット列ＨＢＳ１ないしＨＢＳ８が出力される。その他の構成については、第１実施形態に係る同期コード検出回路４と同様であるため、ここでは詳細な説明は省略する。

例として、一致検出回路Ｄ３での動作を説明する。図５に示すように、ビット列ＢＳ３は、シフトレジスタ１０の（３）ビット目から（３４）ビット目までに対応するビット列であり、第１データビット群ＤＢ１ないし第４データビット群ＤＢ４によって構成される。そして第１データビット群ＤＢ１ないし第４データビット群ＤＢ４は、シフトレジスタ１０の（３４）ビット目から（３）ビット目までのデータに対応し、８ビットごとにＬＳＢファーストのビット順列を有する。よって、第１データビット群ＤＢ１のＭＳＢ（シフトレジスタ１０の（３）ビット目）がビット列ＢＳ３のＭＳＢとなり、第４データビット群ＤＢ４のＬＳＢ（シフトレジスタ１０の（３４）ビット目）がビット列ＢＳ３のＬＳＢとなる。一方、第２同期パターンＣＲＳは、同期パターンレジスタ回路９０の（１）ビット目にＭＳＢである第３２ビットが保持され、（３２）ビット目にＬＳＢである第１ビットが保持されている。

そして一致検出回路Ｄ３は、同期パターンレジスタ回路９０の（１）ビット目とシフトレジスタ１０の（３）ビット目とを比較するため、第２同期パターンＣＲＳとビット列ＢＳ３とのＭＳＢ同士が比較される。以下同様にして、同期パターンレジスタ回路９０の（２）ビット目とシフトレジスタ１０の（４）ビット目の比較、・・・、同期パターンレジスタ回路９０の（３２）ビット目（第２同期パターンＣＲＳのＬＳＢ）とシフトレジスタ１０の（３４）ビット目（ビット列ＢＳ３のＬＳＢ）との比較、が各々行われる。これにより、第２同期パターンＣＲＳとビット列ＢＳ３とが同一のビット順列で比較されるため、両者の一致比較が可能とされる。

そして一致検出回路Ｄ３において、ビット列ＢＳ３と第２同期パターンＣＲＳとの一致が検出されると、セレクタ回路６０は上位ビット列ＨＢＳ３を選択して、検出データＦＤとして出力する。

ここで検出データＦＤとして出力される上位ビット列ＨＢＳ３は、ビット順列の変換動作が行われていない。よって出力データビット順列変換回路２１を介さずに、検出データＦＤを第２フリップフロップ８０に直接入力すると、第２フリップフロップ８０の（１）ビット目に上位ビット列ＨＢＳ３のＬＳＢである第１ビットが入力され、（８）ビット目にＭＳＢである第８ビットが入力されることになる。すると第１実施形態の場合に比べて、第２フリップフロップ８０に入力される検出データＦＤのビット順列が逆転することになる。よって出力データビット順列変換回路２１によって、検出データＦＤのビット順列を逆転させる変換動作を行い、変換後に得られる変換後検出データＣＦＤを第２フリップフロップ８０に入力することが行われる。そして第２フリップフロップ８０からは、クロック信号ＤＳＣＬＫ４に応じて、変換後検出データＣＦＤが８ビットのパラレルデータＰＡＤＡＴＡ２として出力される。

これにより、第１実施形態で説明したビット列ＢＳ１ないしＢＳ８のビット順列を変換する方式に比して、本実施形態では、第２同期パターンＣＲＳおよび検出データＦＤのビット順列を変換するだけで済むため、変換を行うデータ量が少なくてすむ。よって同期コード検出回路４ａの回路規模のさらなる縮小化を図ることや、省電力化を図ることができる。

本発明の第３実施形態を図８を用いて説明する。第３実施形態に係る同期コード検出回路は、第１実施形態のビット順列変換回路２０に代えて、ビット順列変換回路２０ｂおよびデータ形式レジスタ９５を備える。ビット順列変換回路２０ｂは、変換部Ｃ１ないしＣ８とビット列レジスタ回路Ｒ１ないしＲ８との接続経路間に、バイパスセレクタ回路Ｂ１ないしＢ８を備える。バイパスセレクタ回路Ｂ１ないしＢ８には、シフトレジスタ１０から出力されるビット列ＢＳ１ないしＢＳ８、および変換部Ｃ１から出力される変換後ビット列ＣＢＳ１ないしＣＢＳ８の各々が入力される。またデータ形式レジスタ９５には、ＣＰＵ等の外部制御装置から報知信号ＡＳが入力され保持される。報知信号ＡＳは、シリアルデータＳＥＤＡＴＡのデータビット群のビット配列が、ＬＳＢファーストであるかＭＳＢファーストであるかを報知する信号である。データ形式レジスタ９５から出力される報知信号ＡＳは、バイパスセレクタ回路Ｂ１ないしＢ８の各々に入力される。バイパスセレクタ回路Ｂ１ないしＢ８は、報知信号ＡＳに応じて、ビット列ＢＳ１ないしＢＳ８または変換後ビット列ＣＢＳ１ないしＣＢＳ８の何れか一方を選択して、ビット列レジスタ回路Ｒ１ないしＲ８へ出力する。

シリアルデータＳＥＤＡＴＡのデータビット群のビット順列が、ＬＳＢファーストである場合には、ＣＰＵ等からＬＳＢファースト入力である旨の報知信号ＡＳが、データ形式レジスタ９５を介してバイパスセレクタ回路Ｂ１ないしＢ８に入力される。そしてバイパスセレクタ回路Ｂ１ないしＢ８は、報知信号ＡＳに応じて、変換後ビット列ＣＢＳ１ないしＣＢＳ８を選択してビット列レジスタ回路Ｒ１ないしＲ８に出力する。これにより第１実施形態で説明したように、シリアルデータ受信回路１は、シリアルデータＳＥＤＡＴＡを構成するデータビット群のビット順列を、ＬＳＢファーストからＭＳＢファーストへ変換した上で、シリアルデータＳＥＤＡＴＡ２として出力することができる。

一方、シリアルデータＳＥＤＡＴＡのデータビット群のビット順列が、ＭＳＢファーストである場合には、バイパスセレクタ回路Ｂ１ないしＢ８は、報知信号ＡＳに応じてビット列ＢＳ１ないしＢＳ８を選択してビット列レジスタ回路Ｒ１ないしＲ８に出力する。これによりシリアルデータ受信回路１は、シリアルデータＳＥＤＡＴＡを構成するデータビット群のビット順列をＭＳＢファーストに維持したまま、シリアルデータＳＥＤＡＴＡ２として出力することができる。

以上より第３実施形態に係る同期コード検出回路では、シリアルデータＳＥＤＡＴＡのデータビット群のビット順列が、ＬＳＢファーストおよびＭＳＢファーストのいずれであっても、シリアルデータＳＥＤＡＴＡ２のデータビット群のビット順列をＭＳＢファーストとすることができる。

なおバイパスセレクタ回路は、第２実施形態に係る同期コード検出回路４ａ（図７）において、出力データビット順列変換回路２１をバイパスするように備えられるとしてもよい。そしてバイパスセレクタ回路が、報知信号ＡＳに応じて、シリアルデータＳＥＤＡＴＡのデータビット群のビット順列がＬＳＢファーストである場合には変換後検出データＣＦＤを選択して第２フリップフロップ８０へ出力し、ＭＳＢファーストである場合には検出データＦＤを選択して第２フリップフロップ８０へ出力する形態としてもよい。これにより、シリアルデータＳＥＤＡＴＡのデータビット群のビット順列がＬＳＢファーストである場合およびＭＳＢファーストである場合の何れの場合においても、シリアルデータＳＥＤＡＴＡ２のデータビット群のビット順列をＭＳＢファーストとすることができることは言うまでもない。

本発明の第４実施形態に係る同期コード検出回路４ｃを、図９を用いて説明する。同期コード検出回路４ｃは、シリアルデータＳＥＤＡＴＡのデータビット群のビット順列が、ＬＳＢファーストである場合の経路とＭＳＢファーストである場合の経路との２系統の経路を有する回路である。シフトレジスタ１０から出力されるビット列ＢＳ１ないしＢＳ８は、ビット順列変換回路２０で変換後ビット列ＣＢＳ１ないしＣＢＳ８に変換された上で信号分岐回路２５に入力されると共に、ビット順列変換回路２０を介さずに未変換のままで信号分岐回路２５に入力される。また信号分岐回路２５からは、変換後ビット列ＣＢＳ１ないしＣＢＳ８の上位８ビットのビット列である上位ビット列ＨＣＢＳ１ないしＨＣＢＳ８に加え、ビット列ＢＳ１ないしＢＳ８の上位８ビットのビット列である上位ビット列ＨＢＳ１ないしＨＢＳ８が出力される。開始コード検出回路３０は、一致検出回路Ｄ１ないしＤ８に加えて、Ｄ１ｍないしＤ８ｍを備える。一致検出回路Ｄ１ないしＤ８からは検出信号ＤＳ１ないしＤＳ８が出力され、一致検出回路Ｄ１ｍないしＤ８ｍからは検出信号ＤＳ１ｍないしＤＳ８ｍが出力される。また同期パターンレジスタ回路９０から出力される同期パターンＲＳが、開始コード検出回路３０の一致検出回路Ｄ１ないしＤ８、および一致検出回路Ｄ１ｍないしＤ８ｍの各々に入力される。ここで同期パターンＲＳのＬＳＢがレジスタ回路９０の（１）ビット目に保持され、同期パターンＲＳのＭＳＢがレジスタ回路９０の（３２）ビット目に保持される。第１フリップフロップ４０からは、ロック信号ＬＳ１ないしＬＳ８、およびＬＳ１ｍないしＬＳ８ｍが出力される。なおその他の構成については、第１実施形態に係る同期コード検出回路４と同様であるため、ここでは詳細な説明は省略する。

例として、一致検出回路Ｄ３またはＤ３ｍで一致検出される場合の動作を説明する。一致検出回路Ｄ３には、変換後ビット列ＣＢＳ３と同期パターンＲＳとが入力される。そして一致検出回路Ｄ３において一致検出が行われるためには、変換後ビット列ＣＢＳ３と同期パターンＲＳとのビット順列が同一である必要がある。同様に、一致検出回路Ｄ３ｍには、ビット列ＢＳ３と同期パターンＲＳとが入力される。そして一致検出回路Ｄ３ｍにおいて一致検出が行われるためには、ビット列ＢＳ３と同期パターンＲＳとのビット順列が同一である必要がある。

入力されるシリアルデータＳＥＤＡＴＡのデータビット群のビット順列が、ＬＳＢファーストである場合を説明する。この場合、第１実施形態において説明したように、変換後ビット列ＣＢＳ３のＬＳＢがビット列レジスタ回路Ｒ３の（１）ビット目に対応し、変換後ビット列ＣＢＳ３のＭＳＢがビット列レジスタ回路Ｒ３の（３２）ビット目に対応する。一方、ビット列ＢＳ３のＬＳＢはシフトレジスタ１０の（３４）ビット目に対応し、ビット列ＢＳ３のＭＳＢはシフトレジスタ１０の（３）ビット目に対応する。すると、変換後ビット列ＣＢＳ３と同期パターンＲＳとのビット順列が同一となる。よって一致検出回路Ｄ３において一致検出が行われ、ハイレベルの検出信号ＤＳ３が出力される。そしてセレクタ回路６０は、検出信号ＤＳ３に応じて、上位ビット列ＨＣＢＳ３を選択して、検出データＦＤとして出力する。

一方、入力されるシリアルデータＳＥＤＡＴＡのデータビット群のビット順列が、ＭＳＢファーストである場合を説明する。この場合、第２実施形態において説明したように、ビット列ＢＳ３のＬＳＢがシフトレジスタ１０の（３）ビット目に対応し、ビット列ＢＳ３のＭＳＢがシフトレジスタ１０の（３４）ビット目に対応する。一方、変換後ビット列ＣＢＳ３のＬＳＢはビット列レジスタ回路Ｒ３の（３２）ビット目に対応し、変換後ビット列ＣＢＳ３のＭＳＢはビット列レジスタ回路Ｒ３の（１）ビット目に対応する。するとビット列ＢＳ３と同期パターンＲＳとのビット順列が同一となる。よって一致検出回路Ｄ３ｍにおいて一致検出が行われ、ハイレベルの検出信号ＤＳ３ｍが出力される。そしてセレクタ回路６０は、検出信号ＤＳ３ｍに応じて、上位ビット列ＨＢＳ３を選択して、検出データＦＤとして出力する。

これにより同期コード検出回路４ｃによって、入力されるシリアルデータＳＥＤＡＴＡのデータビット群のビット順列が、ＬＳＢファーストおよびＭＳＢファーストのいずれの場合であっても、シリアルデータＳＥＤＡＴＡ２のデータビット群のビット順列を必ずＭＳＢファーストとすることが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態においては、シリアルデータ受信回路１の出力データは、パラレルシリアル変換回路５で変換されたシリアルデータＳＥＤＡＴＡ２であるとしたが、この形態に限られない。パラレルデータＰＡＤＡＴＡ２を、シリアルデータ受信回路１の出力データとしてもよいことは言うまでもない。

また第１実施形態では、変換部Ｃ１ないしＣ８は、シフトレジスタ１０とビット列レジスタ回路Ｒ１ないしＲ８との接続経路間の各々に備えられるとしたが、この形態に限られない。変換部Ｃ１ないしＣ８は、ビット列レジスタ回路Ｒ１ないしＲ８と信号分岐回路２５との接続経路間に備えられるとしてもよいことは言うまでもない。

なお本実施形態では、シリアルデータＳＥＤＡＴＡはＬＶＤＳ方式であるとしたが、この方式に限られず、開始コード⇒有効データ⇒終了コードといったフォーマットで送られるシリアルデータであれば何れの形式のシリアルデータであっても本発明を適用できることは言うまでもない。

また本実施形態では、シリアルデータＳＥＤＡＴＡは８ビットのデータビット群ごとに連続してシリアル転送されるとしたが、この形態に限られない。８ビットのバイト単位についてのみでなく、１６ビットのワード単位や、３２ビットのロングワード単位のデータビット群についても本発明を適用できることは言うまでもない。

また本実施形態では、シフトレジスタ１０は４０ビットのシフトレジスタであるとしたが、この形態に限られない。シフトレジスタ１０の（１）ビット目から（８）ビットまでの各々を始点とし、（３２）ビット目から（３９）ビット目を終点とする、３２ビットからなる８通りのビット列ＢＳ１ないしＢＳ８を得ることが出来ればよいことから、シフトレジスタ１０は少なくとも３９ビットのシフトレジスタであればよい。

なお、開始コード検出回路３０は比較回路の一例、変換部Ｃ１ないしＣ８は変換回路の一例、バイパスセレクタ回路Ｂ１ないしＢ８はスイッチ回路のそれぞれ一例である。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群ごとに連続してシリアル転送されるシリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビットに区切られた前記データビット群を出力するシリアルデータ受信回路において、
少なくとも（ｍ＋ｋ−１）ビット分の前記シリアルデータを取り込み、ｍビット分の前記シリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するシフトレジスタ回路と、
前記ビット列の各々について、前記同期パターンとの一致検出動作を行う比較回路と、
前記比較回路で前記一致検出動作が行われた前記ビット列を選択して出力するセレクタ回路と、
前記シフトレジスタ回路と前記比較回路との接続経路間、または前記セレクタ回路の出力経路に備えられ、前記ビット列のビット順列を、先頭ビットからｍビットごとに逆転させる変換動作を行う変換回路と
を備えることを特徴とするシリアルデータ受信回路。
（付記２）前記セレクタ回路から入力される前記ビット列に対して、前記シリアルデータのビットレートに基づいてパラレル／シリアル変換を行うパラレル／シリアル変換回路を備えることを特徴とする付記１に記載のシリアルデータ受信回路。
（付記３）前記シリアルデータ受信回路に入力される前記シリアルデータのビット順列と、前記パラレル／シリアル変換回路から出力される出力シリアルデータのビット順列とが同一の際に、前記変換回路をバイパスするスイッチ回路を備えることを特徴とする付記１に記載のシリアルデータ受信回路。
（付記４）
前記変換回路は前記シフトレジスタ回路と前記比較回路との接続経路間に備えられ、
前記同期パターンは前記変換回路によって変換された変換後ビット列に対応し、
前記比較回路は前記変換後ビット列の各々について前記同期パターンとの一致検出動作を行うことを特徴とする付記１に記載のシリアルデータ受信回路。
（付記５）前記変換回路は、前記シフトレジスタ回路と前記比較回路とを接続する配線であることを特徴とする付記４に記載のシリアルデータ受信回路。
（付記６）前記変換回路と前記比較回路との接続経路間に、前記変換回路から出力される変換後ビット列を取り込むビット列レジスタ回路を備えることを特徴とする付記４に記載のシリアルデータ受信回路。
（付記７）前記変換回路は前記セレクタ回路の出力経路に備えられ、
前記同期パターンは前記ビット列に対応し、
前記比較回路は、前記ビット列の各々について前記同期パターンとの一致検出動作を行うことを特徴とする付記１に記載のシリアルデータ受信回路。
（付記８）前記比較回路には、前記ビット列の各々と、前記変換回路によって変換動作が行われた変換後ビット列の各々とが入力され、
前記比較回路は、前記ビット列または前記変換後ビット列のうちの予め定められた何れか一方について、前記同期パターンとの一致検出動作を行うことを特徴とする付記１に記載のシリアルデータ受信回路。
（付記９）前記比較回路と前記セレクタ回路との接続経路間に備えられ、前記一致検出動作が行われた前記ビット列を記憶した上で前記セレクタ回路へ報知する記憶部を備えることを特徴とする付記１に記載のシリアルデータ受信回路。
（付記１０）前記シリアルデータ受信回路に入力される前記シリアルデータがＬＳＢファーストの前記ビット順列である場合には、前記シリアルデータ受信回路から出力される前記データビット群はＭＳＢファーストの前記ビット順列を有してシリアル出力され、
前記シリアルデータ受信回路に入力される前記シリアルデータがＭＳＢファーストの前記ビット順列である場合には、前記シリアルデータ受信回路から出力される前記データビット群はＬＳＢファーストの前記ビット順列を有してシリアル出力されることを特徴とする付記１に記載のシリアルデータ受信回路。
（付記１１）ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群ごとに連続してシリアル転送されるシリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビットに区切られた前記データビット群を出力するシリアルデータ受信装置において、
少なくとも（ｍ＋ｋ−１）ビット分の前記シリアルデータを取り込み、ｍビット分の前記シリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するシフトレジスタ回路と、
前記ビット列の各々について、前記同期パターンとの一致検出動作を行う比較回路と、
前記比較回路で前記一致検出動作が行われた前記ビット列を選択して出力するセレクタ回路と、
前記シフトレジスタ回路と前記比較回路との接続経路間、または前記セレクタ回路の出力経路に備えられ、前記ビット列のビット順列を、先頭ビットからｍビットごとに逆転させる変換動作を行う変換回路と
を備えることを特徴とするシリアルデータ受信装置。
（付記１２）ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群ごとに連続してシリアル転送されるシリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビットに区切られた前記データビット群を出力するシリアルデータ受信方法において、
少なくとも（ｍ＋ｋ−１）ビット分の前記シリアルデータを取り込み、ｍビット分の前記シリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するステップと、 前記ビット列の各々について、前記同期パターンとの一致検出動作を行うステップと、
前記一致検出動作を行うステップで前記一致検出動作が行われた前記ビット列を選択して出力するステップと、
前記ビット列のビット順列を、先頭ビットからｍビットごとに逆転させる変換動作を行うステップと
を備えることを特徴とするシリアルデータ受信方法。

シリアルデータ受信回路１の回路構成図である。 同期コード検出回路４の回路構成図である。 セレクタ回路６０の回路構成図である。 ビット列ＢＳ１ないしＢＳ８の模式図である。 変換部Ｃ３の模式図である。 シリアルデータ受信回路１のタイミングチャートである。 同期コード検出回路４ａの回路構成図である。 ビット順列変換回路２０ｂの回路構成図である。 同期コード検出回路４ｃの回路構成図である。 特許文献１のシリアルデータ受信装置の回路図である。 特許文献１のラッチ回路およびフレーム同期部の回路図である。

１ シリアルデータ受信回路
４、４ａ、４ｃ 同期コード検出回路
１０ シフトレジスタ
２０、２０ａ、２０ｂ ビット順列変換回路
３０ 比較回路
４０ 第１フリップフロップ
５０ オア回路
６０ セレクタ回路
８０ 第２フリップフロップ
９０ 同期パターンレジスタ回路
ＢＳ１ないしＢＳ８ ビット列
Ｃ１ないしＣ８ 変換部
ＣＢＳ１ないしＣＢＳ８ 変換後ビット列
Ｄ１ないしＤ８ 一致検出回路
ＤＳ１ないしＤＳ８ 検出信号
ＤＳＣＬＫ、ＤＳＣＬＫ４ クロック信号
ＦＤ 検出データ
ＨＣＢＳ１ないしＨＣＢＳ８ 上位ビット列
ＰＡＤＡＴＡ、ＰＡＤＡＴＡ２ パラレルデータ
Ｒ１ないしＲ８ ビット列レジスタ回路
ＲＳ 同期パターン
ＳＥＤＡＴＡ、ＳＥＤＡＴＡ２ シリアルデータ

Claims (10)

1. ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群が連続するシリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビットに区切られた前記データビット群を出力するシリアルデータ受信回路において、
   少なくとも（ｍ＋ｋ−１）ビット分の前記シリアルデータを取り込み、ｍビット分の前記シリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するシフトレジスタ回路と、
   前記ｍ通りのビット列の各々について、前記同期パターンと一致するか否かを検出する比較回路と、
   前記ｍ通りのビット列のうちの、前記比較回路で前記一致が検出された一つのビット列の上位ｍビットを選択して出力するセレクタ回路と、
   前記シフトレジスタ回路と前記比較回路との接続経路間、または前記セレクタ回路の出力経路に備えられ、前記セレクタから出力される前記上位ｍビットのビット配列を、前記ｍビットのデータビット群のビット順列とは逆転させる変換回路と
   を備えることを特徴とするシリアルデータ受信回路。
2. 前記セレクタ回路から入力される前記上位ｍビットに対して、前記シリアルデータのビットレートに基づいてパラレル／シリアル変換を行うパラレル／シリアル変換回路を備えることを特徴とする請求項１に記載のシリアルデータ受信回路。
3. 前記シリアルデータのビット順列が前記ＬＳＢファーストであるか前記ＭＳＢファーストであるかを報知する信号に応じて前記変換回路をバイパスするスイッチ回路を備えることを特徴とする請求項１に記載のシリアルデータ受信回路。
4. 前記変換回路は前記シフトレジスタ回路と前記比較回路との接続経路間に備えられ、
   前記同期パターンは前記変換回路によって変換された変換後ビット列に対応し、
   前記比較回路は前記変換後ビット列の各々について前記同期パターンと一致するか否かを検出することを特徴とする請求項１に記載のシリアルデータ受信回路。
5. 前記変換回路は、前記シフトレジスタ回路と前記比較回路とを接続する配線であることを特徴とする請求項４に記載のシリアルデータ受信回路。
6. 前記変換回路と前記比較回路との接続経路間に、前記変換回路から出力される変換後ビット列を取り込むビット列レジスタ回路を備えることを特徴とする請求項４に記載のシリアルデータ受信回路。
7. 前記変換回路は前記セレクタ回路の出力経路に備えられ、
   前記同期パターンは前記ｍ通りのビット列に対応し、
   前記比較回路は、前記ｍ通りのビット列の各々について前記同期パターンとの一致検出動作を行うことを特徴とする請求項１に記載のシリアルデータ受信回路。
8. 前記変換回路は前記シフトレジスタ回路と前記比較回路との接続経路間に備えられ、
   前記比較回路には、前記ｍ通りのビット列の各々と、前記変換回路によって変換動作が行われた変換後ビット列の各々とが入力され、
   前記比較回路は、前記ｍ通りのビット列または前記変換後ビット列のうちの予め定められた何れか一方について、前記同期パターンとの一致検出動作を行うことを特徴とする請求項１に記載のシリアルデータ受信回路。
9. ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群が連続するシリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビットに区切られた前記データビット群を出力するシリアルデータ受信装置において、
   少なくとも（ｍ＋ｋ−１）ビット分の前記シリアルデータを取り込み、ｍビット分の前記シリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するシフトレジスタ回路と、
   前記ｍ通りのビット列の各々について、前記同期パターンと一致するか否かを検出する比較回路と、
   前記ｍ通りのビット列のうちの、前記比較回路で前記一致が検出された一つのビット列の上位ｍビットを選択して出力するセレクタ回路と、
   前記シフトレジスタ回路と前記比較回路との接続経路間、または前記セレクタ回路の出力経路に備えられ、前記セレクタから出力される前記上位ｍビットのビット配列を、前記ｍビットのデータビット群のビット順列とは逆転させる変換回路と
   を備えることを特徴とするシリアルデータ受信装置。
10. ＬＳＢファーストまたはＭＳＢファーストのビット順列のｍビット（ｍは自然数）のデータビット群が連続するシリアルデータから、ｋビット（ｋは自然数）の同期パターンを検出し、正しくｍビットに区切られた前記データビット群を出力するシリアルデータ受信方法において、
    少なくとも（ｍ＋ｋ−１）ビット分の前記シリアルデータを取り込み、ｍビット分の前記シリアルデータが入力されるたびに、１ビット目からｍビットまでの各々を始点として、ｋビットからなるｍ通りのビット列を出力するステップと、
    前記ｍ通りのビット列の各々について、前記同期パターンと一致するか否かを検出するステップと、
    前記ｍ通りのビット列のうちの、前記一致するか否かを検出するステップで前記一致が検出された一つのビット列の上位ｍビットを選択して出力するステップと、
    前記選択して出力するステップから出力される前記上位ｍビットのビット配列を、前記ｍビットのデータビット群のビット順列とは逆転させるステップと
    を備えることを特徴とするシリアルデータ受信方法。

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