KR100995315B1 - 래치 회로 및 이를 구비한 주파수 분주기 - Google Patents

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Abstract

리셋 기능이 구비된 래치 회로 및 이를 구비한 주파수 분주기에 있어서, 버스트 모드의 입력 클록 신호의 오프 구간동안, 논리 '0' 또는 논리 '1'로 고정된 출력 클록 신호가 생성된다. 따라서, 리셋 기능이 구비된 래치 회로 및 이를 구비한 주파수 분주기가 채용된 버스트 모드의 시스템은 입력 클록의 입력 시점과 동시에 정확한 분주 동작을 수행할수 있다.

Description

래치 회로 및 이를 구비한 주파수 분주기{HIGH SPEED LATCH CIRCUIT AND FREQUENCY DIVIDER HAVING THE SAME}
본 발명은 래치 회로 및 이를 구비한 주파수 분주기에 관한 것으로서, 구체적으로, 버스트 모드의 입력 클록 신호를 이용하여 소정비로 분주된 출력 클록 신호를 생성하는 래치 회로 및 이를 구비한 주파수 분주기에 관한 것이다.
클록에 동기되어 동작하는 모든 회로 및 시스템들은 외부로부터 제공되는 기준 클록을 이용하여 원하는 주파수 대역의 출력 클록을 자체적으로 생성하여 사용한다.
특정 회로 및 특정 시스템들은 필요에 따라 상기 기준 클록을 체배 또는 분주하여 상기 출력 클록을 생성한다. 이 경우, 주파수 체배기 또는 주파수 분주기가 필요하다.
특히, 주파수 분주기는 위상 동기 루프(PLL: Phase-Locked Loop)를 이용한 주파수 합성기(Frequency Synthesizer), 직/병렬화기(Serializer/Deserializer)를 이용한 고속 직렬 인터페이스 회로 등 다양한 분야에서 응용된다.
주파수 분주기는 일반적으로 연속적으로 입력되는 클록(이하, 연속 모드의 입력 클록)을 소정의 분주비로 분주하여 출력 클록을 생성하지만, 불연속적인 입력 클록(이하, 버스트(burst) 모드의 입력 클록 신호)을 소정의 분주비로 분주하여 출력 클록을 생성하기도 한다.
한편, 최근 반도체 공정 기술과 회로 설계 기법의 급격한 발전으로 인하여 데이터 전송속도가 고속화되고 있는 상황이다. 이러한 상황에서 최근 연구되고 있는 주파수 분주기는 고속으로 전송되는 데이터의 입력 시점에 정확히 동기되는 출력 클록을 생성할 수 있어야 한다.
특히, 입력 클록 신호가 일정 시간동안 오프 상태를 유지하다가 유효한 상태로 변화되는 버스트 모드의 출력 클록을 사용하는 회로 및 시스템의 경우, 주파수 분주기는 상기 유효한 상태로 변화된 입력 클록에 즉각적으로 응답하여 분주된 출력 클록을 생성할 수 있어야 한다.
종래의 주파수 분주기는 부궤환 형태로 연결된 다수의 래치 회로가 서로 종속적으로 연결된 구조로 이루어진다. 이 경우, 출력 클록을 생성하는 마직막 단의 래치 회로는 첫번째 단의 래치 회로에 입력되는 입력 클록의 입력 시점에서 논리 '0'과 논리 '1' 사이의 불안정한 전압 레벨을 갖는 출력 클록을 생성한다. 따라서, 입력 클록의 입력 시점으로부터 대략 3 클록 이상의 정착 시간 이후에야 정확한 분주 동작이 수행된다. 즉, 수신단 측에 구비된 주파수 분주기로부터 생성되는 출력 클록이 송신측으로부터 수신된 데이터에 동기될 때까지 약 수십∼수백 bit 이상의 위상 정렬 시간이 필요하다.
전원이 꺼지지 않는 한 연속모드의 입력 클록을 사용하는 회로 시스템에서는 수 클록 이상의 위상 정렬 시간(또는 정착 시간)은 시스템 동작에 아무런 영향을 끼치지 않으므로 허용될수 있다.
그러나, 버스트 모드의 출력 클록을 사용하는 회로 시스템에서는 입력 클록이 오프 상태를 나타내는 구간마다 주파수 분주기의 출력 클록은 논리 '0'과 논리 '1' 사이의 중간값에 해당하는 불안정한 전압 레벨을 가진다. 즉, 입력 클록이 오프 상태에서 온 상태로 변화될 때마다 수 클록 이상의 위상 정렬 시간(또는 정착 시간)이 경과된 후에 비로소 정확한 분주 동작이 수행된다.
이와 같이, 버스트 모드의 출력 클록을 사용하는 회로 시스템에서는 입력 클록이 오프 상태에서 온 상태로 변화될때 마다 일정한 위상 정렬 시간(또는 정착 시간)이 필요하므로, 시스템의 전체 처리 속도가 저하된다.
따라서 입력 클록의 입력 시점과 동시에 정확한 분주 동작을 요구하는 버스트모드 시스템에서는 상술한 바와 같은 구조의 래치부를 갖는 주파수 분주기는 시스템에서 요구하는 버스트 모드의 분주 동작이 불가능하다.
따라서, 본 발명의 목적은 버스트 모드의 입력 클록의 입력 시점과 동시에 정확한 버스트 모드의 출력 클록을 생성하는 를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 고속의 래치부를 구비함으로써, 위상 정렬 시간(또는 정착 시간)이 없이 버스트 모드의 분주 동작을 수행할 수 있는 주파수 분주기를 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명의 본 발명의 래치 회로는 오프 구간과 온 구간으로 정의된 버스트 모드의 입력 클록 신호에 따라 입력 신호를 감지하는 데이터 감지부; 상기 감지된 입력 신호를 입력받고, 반전된 상기 입력 클록 신호에 따라 상기 감지된 입력 신호를 래치하는 데이터 저장부; 및 리셋 신호, 상기 데이터 저장부에 의해 래치된 입력 신호 및 논리 '0' 또는 논리 '1'로 고정된 리셋값 신호(Reset Value)를 입력받고, 상기 오프 구간에서 상기 리셋 신호가 온(ON)되면, 래치된 상기 입력 신호와 무관한 상기 리셋값 신호를 출력 신호로 출력하는 리셋부를 포함한다.
상기와 같은 다른 기술적 과제를 해결하기 위한 본 발명의 주파수 분주기는 오프 구간과 온 구간으로 정의되는 버스트 모드의 입력 클록 신호를 소정비로 분주하는 주파수 분주기에 있어서, 상기 입력 클록 신호에 따라 입력 신호를 감지하는 데이터 감지부; 상기 감지된 입력 신호를 입력받고, 반전된 상기 입력 클록 신호에 따라 상기 감지된 입력 신호를 래치하는 데이터 저장부; 및 리셋 신호, 상기 데이터 저장부에 의해 래치된 입력 신호 및 논리 '0' 또는 논리 '1'로 고정된 리셋값 신호(Reset Value)를 입력받고, 상기 오프 구간에서 상기 리셋 신호가 온(ON)되면, 래치된 상기 입력 신호와 무관한 상기 리셋값 신호를 출력 신호로 출력하는 리셋부를 포함하는 제1 래치부; 및 상기 제1 출력 신호와, 상기 입력 클록 신호를 입력받고, 상기 입력 클록 신호를 상기 온 구간동안 소정비로 분주하여 출력 클록 신호를 생성하고, 상기 오프 구간 동안 상기 리셋값 신호를 제2 출력 신호로 생성하는 제2 래치부를 포함한다.
본 발명에 의하면, 버스트 모드의 입력 클록 신호의 오프 구간동안, 논리 '0' 또는 논리 '1'로 고정된 출력 클록 신호가 생성된다. 따라서, 본 발명의 래치 회로 및 이를 구비한 주파수 분주기가 채용된 버스트 모드의 시스템은 입력 클록의 입력 시점과 동시에 정확한 분주 동작을 수행할수 있다.
이하, 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 버스트 모드로 동작하는 주파수 분주기의 회로 구성을 나타내는 도면으로서, 분주비가 '2'로 설정된 예이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 주파수 분주기(100)는 두 개의 래치 회로가 부궤환 형태로 연결되어, 버스트 모드의 입력 클록 신호를 분주한다.
구체적으로, 주파수 분주기(100)는 제1 및 제2 래치부(120, 140)를 포함한다.
제1 래치부(120)는 피드백되는 제2 래치부(140)의 출력 신호를 입력 신호(Din)로서 인가받는 제1 입력단(D1)과, 기설정된 리셋값(Reset Value)을 인가받는 리셋값 입력단(RTIN)과, 리셋 신호(Reset)를 인가받는 리셋단(RST)과, 온 구간과 오프 구간으로 정의된 버스트 모드의 입력 클록 신호(CLK)를 인가받는 제1 클록단(CK1) 및 입력 신호(Din)와 리셋값(Reset Value) 중 어느 하나를 출력하는 제1 출력단(Q1)을 포함한다. 여기서, 상기 버스트 모드의 입력 클록 신호(CLK)는 송신단으로부터 전송되는 버스트 모드의 데이터 신호를 동기시키기 위하여 사용되는 클록 신호이다. 버스트 모드의 데이터 신호는 실제로 데이터가 존재하는 유효 구간과 데이터가 존재하지 않는 무효 구간으로 정의된다. 버스트 모드의 입력 클록 신호(CLK)는 상기 유효 구간에 대응하는 데이터에 대해서는 온 상태를 유지하고, 상기 무효 구간에 대응하는 데이터에 대해서는 오프 상태를 유지한다.
제1 래치부(120)는 리셋 기능을 구비한 래치부로서, 리셋 신호(Reset)가 온되면, 기설정된 리셋값(Reset Value)에 따라 논리 '0' 및 논리 '1' 중 어느 하나의 논리 레벨로 초기화된(고정된) 출력 신호(Dout1)를 출력한다.
제2 래치부(140)는 제1 래치부(120)의 출력 신호(Dout)를 인가받는 제2 입력단(D2)과, 상기 버스트 모드의 입력 클록 신호(CLK)를 인가받는 제2 클록단(CK2) 및 상기 버스트 모드의 입력 클록 신호(CLK)가 2분주된 출력 클록 신호(CLK/2)를 출력하는 제2 출력단(Q2)을 구비한다.
제2 래치부(140)는 제1 래치부(120)와 같이 리셋 기능을 수행할 수 있으나, 본 실시예에서는 리셋 기능이 없는 것을 전제로 한다.
제2 래치부(140)가 리셋 기능을 구비하도록 제1 래치부(120)와 동일한 방식으로 설계되어도 무방하다. 그러나, 리셋 기능을 구비하는 경우 상기 리셋 기능을 수행하기 위하여 리셋값(Reset Value)에 해당하는 전압 레벨로 미리 충전하는 과정을 필요로 한다. 이 경우, 전력 손실이 발생할 수 있다. 제1 래치부(120)에서만 리셋 기능이 수행되어도 제2 래치부(140)가 정상적으로 동작하는 것이 가능하므로, 본 실시예에서는 전력 손실을 방지하기 위해 제1 래치부(120)만이 리셋 기능을 수행하는 것으로 한정하여 설명한다.
한편, 도 1에 도시된 제1 래치부(120)의 제1 클록단(CK1)에는 반전된 입력 클록 신호(CLK)가 인가된다. 즉, 제1 래치부(120)는 버스트 모드의 입력 클록 신호(CLK)의 로우 상태(또는 하강 에지)에 응답하여 래치동작을 수행하고, 제2 래치부(140)는 상기 버스트 모드의 입력 클록 신호(CLK)의 하이 상태(또는 상승 에지)에서 응답하여 래치동작을 수행한다.
도 2는 도 1에 도시된 리셋 기능이 구비된 제1 래치부의 상세 회로도이다.
도 2를 참조하면, 상기 리셋 기능이 구비된 제1 래치부(120)는 기본적으로 고속 동작을 위한 전류-모드 논리 회로(Current-Mode Logic circuit: CML)를 이용하여 설계된다. 이러한 제1 래치부(120)는 제1 데이터 감지부(122), 제1 데이터 저장부(124) 및 리셋부(126)를 포함한다.
제1 데이터 감지부(122)는 도 1에 도시된 제2 래치부(140)의 출력 신호(Dout2)를 차동 형태로 인가받는 제1 및 제2 NMOS 트랜지스터(MN1, MN2)와, 상기 제1 NMOS 트랜지스터(MN1)의 소스와 상기 제2 NMOS 트랜지스터(MN2)의 소스에 공통으로 연결된 제3 NMOS 트랜지스터(MN3)를 포함한다. 상기 제1 NMOS 트랜지스터(MN1)와 제2 NMOS 트랜지스터(MN2)의 드레인들은 각각 제1 및 제2 저항(R1, R2)을 통해 전원 전압(VDD)과 연결되고, 게이트들은 상기 차동 형태로 제공되는 상기 출력 신호를 각각 인가받는다. 제3 NMOS 트랜지스터(MN3)의 소스는 리셋부(126)와 연결되고, 게이트는 버스트 모드의 입력 클록 신호(CLK)를 인가받는다. 도 2에는 제3 NMOS 트랜지스터(MN3)의 게이트에 CLK+ 신호가 인가되고 제6 NMOS 트랜지스터(MN6)의 게이트에 CLK- 신호가 인가되는 예가 도시되어 있으나, 제3 NMOS 트랜지스터(MN3)의 게이트에 CLK- 신호가 인가되고 제6 NMOS 트랜지스터(MN6)의 게이트에 CLK+ 신호가 인가될 수도 있다. 제1 데이터 감지부(122)는 제2 래치부(140)의 출력 신호(Dout2)를 차동의 입력 신호(Din)로서 입력받고, 입력 클록 신호(CLK)가 논리 '1'인 경우 입력 신호(Din)를 제1 출력단(Q1)을 통해 차동의 출력 신호(Dout1)로 출력한다. 따라서 제1 데이터 감지부(122)는 일종의 버퍼의 기능을 수행한다.
이와 같이, 제1 데이터 감지부(122)는 고속의 버퍼링 동작을 수행하기 위해 전류-모드 로직으로 설계되며, 제1 데이터 감지부(122)로부터 출력되는 차동의 출력 신호(Dout1)는 고속 동작을 위해 전원 전압(VDD)의 전압 레벨로부터 수백 mV만큼 차이나는 전압 레벨을 갖는다. 또한, 제1 데이터 감지부(122)는 고속으로 온/오프 동작을 수행하기 위해 차동 구조로 설계된다.
제1 데이터 저장부(124)는 크로스커플링된 구조로 연결된 제4 및 제5 NMOS 트랜지스터(MN4, MN5)와, 드레인이 상기 제4 및 제5 NMOS 트랜지스터(MN4, MN5)의 소스에 공통으로 연결된 제6 NMOS 트랜지스터(MN6)로 구성된다. 제4 및 제5 NMOS 트랜지스터(MN4, MN5)의 드레인들은 제1 데이터 저장부(124)에 포함된 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 드레인들에 각각 연결되어, 차동의 제1 출력 신호(Dout1)를 수신한다. 제6 NMOS 트랜지스터(NM6)의 소스는 리셋부(126)에 연결되고, 게이트는 CLK+ 신호 또는 CLK- 신호 중 어느 하나를 인가받는다. 제1 데이터 저장부(124)는 입력되는 입력 클록 신호(CLK)가 논리 '1'인 경우 동작하며, 상기 입력되는 입력 클록 신호(CLK)가 논리 '0'으로 천이하는 시점의 직전의 출력값을 저장하고, 저장된 출력값을 리셋부(126)에 공급한다. 따라서, 제1 데이터 저장부(124)의 출력 노드는 직전의 출력값을 유지한다.
이와 같이, 제1 데이터 저장부(124)는 출력값을 손실없이 저장하기 위해 커패시터 형태의 임피던스 특성을 가지며, 제1 데이터 저장부(124)에 포함된 제4 및 제5 NMOS 트랜지스터(MN4, MN5)는 크로스커플링된 구조로 연결되어, 음의 트랜스컨덕턴스단을 형성한다. 이러한 구조는 입력 클록 신호(CLK)가 저속 또는 불연속적으로 입력되는 경우, 상기 출력값의 충분한 저장시간을 제공하지 못할 수도 있다. 그러나, 제1 데이터 저장부(124)는 기본적으로 고속의 환경에서 사용되며, 제1 데이터 저장부(124)의 출력단과 연결된 리셋부(126)가 리셋 기능을 수행함으로써, 불연속적으로 입력되는 입력 클록 신호(CLK)에 대해서도 문제없이 동작할 수 있다.
리셋부(126)는 차동 구조로 연결된 제7 및 제8 NMOS 트랜지스터(MN7, MN8)와, 제9 및 제10 NMOS 트랜지스터(MN9, MN10)를 포함한다. 제7 NMOS 트랜지스터(MN7)의 드레인은 제1 데이터 저장부(124)에 포함된 제5 NMOS 트랜지스터(MN5)의 드레인과 연결되고, 제8 NMOS 트랜지스터(MN8)의 드레인은 제1 데이터 저장부(124)에 구비된 제4 NMOS 트랜지스터(MN5)의 드레인과 연결된다. 제7 및 제8 NMOS 트랜지스터(MN7, MN8)의 게이트들은 차동의 리셋값(Reset Value)을 인가받는다. 이때, Reset Value +는 제7 NMOS 트랜지스터(MN7)의 게이트에 인가되고, Reset Value -는 제8 NMOS 트랜지스터(MN8)8)의 게이트에 인가된다. 제9 NMOS 트랜지스터(MN9)의 드레인은 제1 데이터 감지부(122)에 포함된 제3 NMOS 트랜지스터(MN3)의 소스와 제1 데이터 저장부(124)에 포함된 제6 NMOS 트랜지스터(MN6)의 소스에 각각 연결되고, 게이트는 차동의 리셋 신호(Reset)를 인가받는다. 따라서, 제9 NMOS 트랜지스터(MN9)의 게이트는 Reset+ 신호 및 Reset- 신호 중 어느 하나를 인가받는다. 제9 NMOS 트랜지스터(MN9)의 소스는 테일 전류원(Itail)을 통해 접지와 연결된다. 제10 NMOS 트랜지스터(MN10)의 드레인은 제7 NMOS 트랜지스터(MN7)와 제8 NMOS 트랜지스터(MN8)의 소스에 연결되고, 게이트는 Reset+ 신호 및 Reset- 신호 중 어느 하나를 인가받고, 소스는 테일 전류원(Itail)을 통해 접지와 연결된다.
리셋부(126)에 논리 '1'의 리셋 신호(Reset)가 인가되면, 제9 NMOS 트랜지스터의 게이트에는 논리 '0'의 리셋 신호가 인가되므로, 제1 데이터 감지부(122)와 제1 데이터 저장부(124)는 동작하지 않고, 오직 리셋부(126)만 동작을 한다. 이때, 리셋부(126)에 인가되는 기설정된 리셋값(Reset Value)에 따라 리셋부(126)는 논리 '0' 또는 논리 '1'로 고정된(초기화된) 차동의 제1 출력 신호(Dout1)를 출력한다. 따라서 리셋 신호(Reset)가 온되면, 제1 데이터 감지부(122)로 입력되는 입력 클록 신호(CLK)의 논리 레벨에 관계없이 제1 래치부(120)는 논리 '0' 또는 논리 '1'의 레벨로 초기화된 차동의 제1 출력 신호(Dout1)를 출력한다.
도 3은 도 1에 도시된 제2 래치부의 상세회로도이다.
도 3을 참조하면, 제2 래치부(140)는 제1 래치부(120)와 동일하게 고속 동작을 위한 전류-모드 논리 회로(Current-Mode Logic circuit: CML)이다. 다만, 전술한 바와 같이, 전력 손실을 방지하기 위하여 제2 래치부(140)는 리셋 기능을 수행하지 않는다. 따라서, 제2 래치부(140)에는 제1 래치부(120)의 리셋부(126)를 포함하지 않는다. 즉, 제2 래치부(140)는 제1 래치부(120)의 제1 데이터 감지부(122)와 동일한 기능을 갖는 제2 데이터 감지부(142)와 제1 데이터 저장부(122)와 동일한 기능을 갖는 제2 데이터 저장부(144)를 포함한다.
제2 데이터 감지부(142)는 제11 내지 제13 NMOS 트랜지스터(MN11, MN12, MN13)를 포함하며, 제2 데이터 저장부(144)는 제14 내지 제16 NMOS 트랜지스터(MN14, MN15, MN16)를 포함한다. 제2 데이터 감지부(142) 및 제2 데이터 저장부(144)에 대한 구체적인 설명은 도 2를 참조하여 설명한 제1 데이터 감지부(122) 및 제1 데이터 저장부(124)에 대한 설명으로 각각 대신한다.
도 4는 종래의 주파수 분주기와 본 발명의 일실시예에 따른 주파수 분주기의 모의실험 결과를 비교한 파형도이다. 맨 위쪽에 도시된 파형은 입력 클록 신호의 파형이고, 중간에 도시된 파형은 종래의 주파수 분주기로부터 출력되는 출력 클록 신호의 파형이고, 맨 아랫쪽에 도시된 파형은 리셋 기능이 구비된 본 발명의 일실시예에 따른 주파수 분주기로부터 출력되는 출력 클록 신호의 파형이다. 여기서, 각 파형들의 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.
도 4를 참조하면, 종래의 주파수 분주기는 입력 클록 신호(CLK)의 입력 시점(t0)으로부터 2분주된 정상의 출력 클록 신호(CLK/2)가 생성되는 시점(t1)까지 8 클록의 위상 정렬 시간(또는 정착 시간)을 필요로 한다. 즉, 종래의 주파수 분주기는 상기 위상 정렬 시간동안 대략 1.50V의 불안정한 중간 전압 레벨을 갖는 출력 클록 신호를 출력한다. 그러나, 본 발명의 일실시예에 따른 주파수 분주기는 상기 위상 정렬 시간을 필요로 하지 않는 것을 알 수 있다.
도 5는 본 발명의 일실시예에 따른 주파수 분주기에 인가되는 리셋 신호와 2분주된 출력 클록 신호의 파형도이다. 도 5에서 윗쪽에 도시된 파형은 리셋 신호의 파형이고, 아랫쪽에 도시된 파형은 2분주된 출력 클록 신호의 파형이다. 각 파형의 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.
도 5에 도시된 바와 같이, 리셋 신호(Reset)가 온(논리 '1' 또는 논리 '하이')되면, 본 발명의 일실시예에 따른 주파수 분주기는 리셋 신호(Reset)의 온 구간동안(입력 클록 신호가 오프 상태인 구간) 입력 클록 신호와 무관한 논리 '1'로 고정된 출력 신호를 출력한다. 따라서, 본 발명에 따른 주파수 분주기는 위상 정렬 시간을 필요로 하지 않는다.
도 6은 본 발명의 일실시예에 따른 주파수 분주기에 입력되는 버스트 모드의 입력 클록 신호와 2분주된 출력 클록 신호의 파형을 나타낸 도면이다. 도 6에서 윗쪽에 도시된 도면은 입력 클록 신호를 나타낸 파형이고, 아랫쪽에 도시된 파형은 출력 클록 신호를 나타낸 파형이다. 여기서, 각 파형들의 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.
도 6에 도시된 바와 같이, 본 발명의 일실시예에 따른 주파수 분주기는 오프 구간에서 대략 1.2V의 논리 '로우'의 입력 클록 신호를 입력받아서 오프 구간에서는 대략 1.8V의 논리 '하이'로 고정된(초기화된) 출력 클록 신호를 출력한다. 따라서, 본 발명의 일실시예에 따른 주파수 분주기는 종래의 주파수 분주기와 달리 오프 구간에서 중간레벨의 불안정한 논리레벨을 출력하지 않는다. 도 6에 도시된 모의 실험에서는 논리 '하이'로 고정된(초기화된) 출력 클록 신호의 예가 도시되었으나, 본 발명의 일실시예에 따른 주파수 분주기는 오프 구간에서 논리 '로우'로 고정된(초기화된) 출력 클록 신호를 출력할 수도 있다.
도 1은 본 발명의 일실시예에 따른 버스트 모드로 동작하는 주파수 분주기의 회로 구성을 나타내는 도면이다.
도 2는 도 1에 도시된 리셋 기능이 구비된 제1 래치부의 상세 회로도이다.
도 3은 도 1에 도시된 제2 래치부의 상세회로도이다.
도 4는 종래의 주파수 분주기와 본 발명의 일실시예에 따른 주파수 분주기의 모의실험 결과를 비교한 파형도이다.
도 5는 본 발명의 일실시예에 따른 주파수 분주기에 인가되는 리셋 신호와 2분주된 출력 클록 신호의 파형도이다.
도 6은 본 발명의 일실시예에 따른 주파수 분주기에 입력되는 버스트 모드의 입력 클록 신호와 2분주된 출력 클록 신호의 파형을 나타낸 도면이다.

Claims (13)

  1. 오프 구간과 온 구간으로 정의된 버스트 모드의 입력 클록 신호에 따라 입력 신호를 감지하는 데이터 감지부;
    상기 감지된 입력 신호를 입력받고, 반전된 상기 입력 클록 신호에 따라 상기 감지된 입력 신호를 래치하는 데이터 저장부; 및
    리셋 신호, 상기 데이터 저장부에 의해 래치된 입력 신호 및 논리 '0' 또는 논리 '1'로 고정된 리셋값 신호를 입력받고, 상기 오프 구간에서 상기 리셋 신호가 온(ON)되면, 래치된 상기 입력 신호와 무관한 상기 리셋값 신호를 출력 신호로 출력하는 리셋부를 포함하는 래치 회로.
  2. 제1항에 있어서, 상기 입력 클록 신호, 상기 입력 신호, 상기 리셋값 신호 및 상기 리셋 신호는 각각 차동 입력 신호인 래치 회로.
  3. 제1항에 있어서, 상기 데이터 감지부는 전류 모드 로직 회로인 래치 회로.
  4. 제1항에 있어서, 상기 데이터 감지부는 버퍼인 래치 회로.
  5. 제1항에 있어서,
    상기 데이터 감지부, 상기 데이터 저장부 및 상기 리셋부에 전원 전압을 각각 공급하는 제1 및 제2 저항; 및
    상기 리셋부를 통해 상기 데이터 감지부와 상기 데이터 저장부에 각각 연결되는 테일 전류원을 포함하는 래치 회로.
  6. 제5항에 있어서,
    상기 데이터 감지부는,
    상기 입력 신호를 인가받는 제1 및 제2 NMOS 트랜지스터; 및
    상기 버스트 모드의 입력 클록 신호를 인가받는 게이트; 상기 제1 및 제2 NMOS 트랜지스터의 소스에 공통으로 연결되는 드레인; 및 상기 리셋부에 연결되는 소스;로 이루어진 제3 NMOS 트랜지스터를 포함하는 래치 회로.
  7. 제6항에 있어서,
    상기 데이터 저장부는,
    상기 데이터 감지부의 출력단과 연결되고, 크로스커플링된 제4 및 제5 NMOS 트랜지스터; 및
    상기 제4 및 제5 NMOS 트랜지스터의 소스와 공통으로 연결되는 드레인; 상기 버스트 모드의 입력 클록 신호를 인가받는 게이트; 및 상기 제3 NMOS 트랜지스터의 소스와 연결되는 소스;로 이루어진 제6 NMOS 트랜지스터를 포함하는 래치 회로.
  8. 제7항에 있어서,
    상기 리셋부는,
    상기 데이터 저장부의 출력단과 연결되고, 상기 리셋값 신호를 입력받는 제7 및 제8 NMOS 트랜지스터;
    상기 제3 및 제6 NMOS 트랜지스터의 소스와 연결되는 드레인; 상기 리셋 신호를 인가받는 게이트; 및 상기 테일 전류원과 연결되는 소스;로 이루어진 제9 NMOS 트랜지스터; 및
    상기 제7 및 제8 NMOS 트랜지스터의 소스와 연결되는 드레인; 상기 리셋 신호를 인가받는 게이트; 및 상기 제9 NMOS 트랜지스터의 소스와 연결되는 소스로 이루어진 제10 NMOS 트랜지스터를 포함하는 래치 회로.
  9. 오프 구간과 온 구간으로 정의되는 버스트 모드의 입력 클록 신호를 소정비로 분주하는 주파수 분주기에 있어서,
    상기 입력 클록 신호에 따라 입력 신호를 감지하는 데이터 감지부;
    상기 감지된 입력 신호를 입력받고, 반전된 상기 입력 클록 신호에 따라 상기 감지된 입력 신호를 래치하는 데이터 저장부; 및
    리셋 신호, 상기 데이터 저장부에 의해 래치된 입력 신호 및 논리 '0' 또는 논리 '1'로 고정된 리셋값 신호를 입력받고, 상기 오프 구간에서 상기 리셋 신호가 온(ON)되면, 래치된 상기 입력 신호와 무관한 상기 리셋값 신호를 출력 신호로 출력하는 리셋부를 포함하는 제1 래치부; 및
    상기 제1 출력 신호와, 상기 입력 클록 신호를 입력받고, 상기 입력 클록 신호를 상기 온 구간동안 소정비로 분주하여 출력 클록 신호를 생성하고, 상기 오프 구간 동안 상기 리셋값 신호를 제2 출력 신호로 생성하는 제2 래치부
    를 포함하는 주파수 분주기.
  10. 제9항에 있어서,
    상기 제2 래치부의 출력단은 상기 제1 래치부의 입력단에 부궤환 형태로 연결된 주파수 분주기.
  11. 제9항에 있어서,
    상기 제2 래치부는 상기 입력 클록 신호를 2분주하는 주파수 분주기.
  12. 삭제
  13. 제9항에 있어서,
    상기 제2 래치부는,
    상기 버스트 모드의 입력 클록 신호에 따라 상기 제1 출력 신호를 감지하는 제2 데이터 감지부; 및
    상기 제1 출력 신호를 입력받고, 상기 입력 클록 신호에 따라 상기 제1 출력 신호를 래치하고, 상기 온 구간동안, 래치된 상기 제1 출력 신호를 소정비로 분주한 상기 출력 클록 신호를 출력하고, 상기 오프 구간동안, 상기 리셋값 신호를 상기 제2 출력 신호로 출력하는 제2 데이터 저장부를 포함하는 주파수 분주기.
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