KR19980052737A - 핀 감소형 pwm 제어장치 - Google Patents
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Abstract
본 발명은 핀 감소형 PWM 제어 장치에 관한 것으로서, 특히 전원전압을 공급하는 전원공급부; 상기 전원공급부의 전원을 소정의 클럭신호에 따라 공급받고 그에 대응되는 스타팅 신호를 출력하여 상기 전원공급부의 전류를 제어하는 소프트 스타팅부; 상기 전원공급부의 소정의 신호와 소정의 피드백 신호 및 클럭신호에 응답하여 소정의 제어신호를 출력하는 제어신호 발생부; 및 상기 제어신호 발생부의 출력 신호에 의하여 최종 출력단의 스위칭 트랜지스터를 제어하는 출력부를 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 칩 외부의 소프트 스타팅을 위한 커패시터를 제거하고 집적회로 설계시 칩 내부의 제어부에 소프트 스타팅 회로를 설계하여 외부 핀 수를 줄인 효과가 있다.
Description
본 발명은 펄스폭 변조(Pulse Width Modulation; 이하 PWM) 제어 장치에 관한 것으로서, 특히 칩 외부의 소프트 스타팅을 위한 커패시터를 제거하고 집적회로 설계시 칩 내부의 제어부에 소프트 스타팅 회로를 설계하여 외부 핀 수를 줄인 핀 감소형 PWM 제어 장치에 관한 것이다.
도 1 은 종래 기술에 의한 PWM 제어 장치를 나타낸 회로도로서, 칩 내부의 제어부(10)와, 칩 외부의 제 1(20), 제 2 핀부(30), 및 칩 외부의 최종 출력단(40)을 포함한다.
한편, 상기 제어부(10)는 소정의 클럭신호를 발생하는 발진기(11)와, 전원전압(VCC)과 제 1 노드(N1) 사이에 연결된 전류원(I1)과, 상기 전류원(I1)의 신호 및 최종 출력단(40)의 피드백 신호(Vcs)를 각각 비반전단자와 반전단자로 입력받고 그에 대응되는 소정의 신호를 출력하는 비교기(13)와, 상기 발진기(11)의 클럭신호 및 비교기(13)의 출력신호를 각각 셋단자(S)와 리셋단자(R)로 입력받고 그에 대응되는 신호를 반전단자(QB)로 출력하는 SR 랫치(15)와, 상기 발진기(11)의 클럭신호 및 SR 랫치(15)의 출력신호를 입력받고 그에 대응되는 신호들을 출력하는 오아게이트(17)와, 전원전압(VCC)과 제 2 노드(N2) 사이에 전류통로가 연결되고 상기 오아게이트(17)의 출력 반전 값에 응답하여 그에 대응되는 소정의 신호를 출력하는 제 1 트랜지스터(Q1), 및 상기 제 2 노드(N2)와 접지전압 사이에 전류통로가 연결되고 상기 오아게이트(17)의 출력 비반전 값에 응답하고 그에 대응되는 소정의 신호를 출력하는 제 2 트랜지스터(Q2)로 구성되어 있다.
또한, 칩 외부의 제 1 핀부(20)는 상기 제어부(10)의 제 3 노드(N3)와 칩 외부의 접지전압 사이에 연결되어 상기 제어부(10)의 전류원(I1)의 전원을 소프트하게 충전하는 소프트 스타팅 커패시터(Cs)로 구성되어 있다.
또한, 칩 외부의 제 2 핀부(30)는 상기 제어부(10)의 제 1 노드(N1)와 칩 외부의 제 4 노드(N4) 사이에 연결된 순방향 다이오드와, 상기 제 4 노드(N4)와 접지전압 사이에 연결된 제 2 커패시터(Cf), 및 상기 제 4 노드(N4)와 접지전압 사이에 연결된 포토 커플러(Photocoupler)로 구성되어 있다.
또한, 칩 외부의 최종 출력단(40)의 스위칭 트랜지스터(M1)는 전원전압과 접지전압 사이에 연결되고 상기 제어부(10)의 제 2 노드(N2)의 신호에 응답하며, 상기 스위칭 트랜지스터(M1)의 일측단의 신호(Vcs)가 비교기(13)의 반전단자로 피드백되도록 구성되어 있다.
상기와 같이 구성되어 있는 종래 회로는 제어부(10)를 단순화시키기 위하여 제 2 커패시터의 전압단자(Vf)를 한 핀(30)으로 처리하였고, 또한 소프트 스타팅 커패시터의 전압단자(Vs)를 또 한 핀(20)으로 처리하였다. 또한, 소프트 스타팅 기능과 스타팅 시간을 조절하기 위해 상기 제 1 커패시터(Cs)를 제 2 커패시터(Cf)와 병렬로 연결하였고, 상기 제 1 커패시터(Cs)는 상기 제 2 커패시터(Cf) 보다 상당히 큰 값의 커패시터이다.
한편, 상기 제어부(10)의 초기 구동시 전류원(I1)의 전류로 충전되는 제 2 커패시터(Vf)로 인해 제 1 커패시터(Vs)는 완만하게 충전되고, 상기 제 1 커패시터(Vs)의 전위가 비교기(13)의 반전단자의 입력전압(Vcs) 보다 높을 때에 고전압을 출력하여 SR 랫치(15)의 리셋단자(R)로 입력된다.
상기 SR 랫치(15)에서 발진기(11)의 클럭신호 및 비교기(13)의 출력신호가 각각 셋단자와 리셋단자로 입력되어 그에 대응되는 소정의 신호가 오아게이트(17)로 입력된다.
상기 오아게이트(17)는 발진기(11)의 클럭신호 및 상기 SR 랫치(15)의 출력신호를 입력받아 논리합하고 그에 대응되는 신호를 반전 및 비반전시켜 출력하므로, 오아게이트(17)는 항상 서로 다른 두 값을 출력하게 된다.
상기 오아게이트(17)의 출력신호에 응답하는 엔형 제 1 트랜지스터(Q1)와 제 2 트랜지스터(Q2)의 동작은 하나가 턴-온되면 나머지 하나는 턴-오프된다. 또한, 상기 제 1 트랜지스터(Q1)가 구동되면 제 2 노드(N2)의 전위는 전원전압으로 풀-업되어 최종 출력단(40)의 스위칭 트랜지스터(M1)는 온되고, 상기 제 2 트랜지스터(Q2)가 구동되면 제 2 노드(N2)의 전위는 접지전압으로 풀-다운되어 최종 출력단(40)의 스위칭 트랜지스터(M1)는 오프된다.
도 2 는 상기 도 1 의 각 회로단의 신호 타이밍을 나타낸 타이밍도로서, 상기 도 1 과 동도면을 참조하여 살펴보면 다음과 같다.
상기 도 1 의 발진기(11)의 클럭신호와 비교기(13)의 출력신호의 주기는 반 사이클만큼 지연된 주기를 갖고 있어, 상기 두 신호는 동일한 레벨의 신호로는 SR 랫치(15)로 입력되지 않는다. 즉, 상기 SR 랫치(15)의 셋단자와 리셋단자는 항상 서로 다른 값이 입력되며 그에 대응되는 신호가 반전단자로 출력된다.
상기 SR 랫치(15)의 출력값 및 발진기(11)의 클럭신호가 오아게이트(17)로 입력되어 제 1(Q1) 또는 제 2 트랜지스터(Q2)를 구동시키며, 상기 트랜지스터의 제 2 노드(N2)의 신호는 발진기(11) 클럭신호의 하향모서리 구간부터 상기 비교기(13) 출력신호의 상향모서리 구간에서 고전압이 되며, 또한 상기 제 2 노드(N2)의 신호는 상기 비교기(13) 출력신호의 하향모서리 구간부터 발진기(11) 클럭신호의 상향모서리 구간에서 저전압이 된다.
또한, 전류원(I1)의 공급을 받는 제 2 커패시터(Cf)의 충전위는 제 1 노드(N1)의 전류분산과 충전시간으로 인해 서서히 증가되며, 비교기(13)의 반전단자의 전위(Vcs)보다 높게되는 시점에서 접지전압으로 방전되는 주기를 갖게 된다.
따라서, 상기와 같이 종래의 PWM 제어 장치는 집적회로 설계시 많은 칩 외부 핀 수로 인해 주변회로가 복잡해지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 칩 외부의 소프트 스타팅을 위한 커패시터를 제거하고 집적회로 설계시 칩 내부의 제어부에 소프트 스타팅 회로를 설계하여 외부 핀 수를 줄인 핀 감소형 PWM 제어 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, 전원전압을 공급하는 전원공급부; 상기 전원공급부의 전원을 소정의 클럭신호에 따라 공급받고 그에 대응되는 스타팅 신호를 출력하여 상기 전원공급부의 전류를 제어하는 소프트 스타팅부; 상기 전원공급부의 소정의 신호와 소정의 피드백 신호 및 클럭신호에 응답하여 소정의 제어신호를 출력하는 제어신호 발생부; 및 상기 제어신호 발생부의 출력 신호에 의하여 최종 출력단의 스위칭 트랜지스터를 제어하는 출력부를 구비한 것을 특징으로 한다.
도 1 은 종래 기술에 의한 PWM 제어 장치를 나타낸 회로도.
도 2 는 상기 도 1 의 각 회로단의 신호 타이밍을 나타낸 타이밍도.
도 3 은 본 발명에 의한 PWM 제어 장치를 나타낸 회로도.
도 4 는 상기 도 3 의 소프트 스타팅부의 각 회로단의 신호 타이밍을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 칩 내부의 제어부. 110 : 전원공급부.
130 : 소프트 스타팅(Soft Start)부. 150 : 제어신호발생부.
170 : 출력부 200 : 칩 외부의 제 1 핀 부.
300 : 칩 외부의 최종출력단.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 3 은 본 발명에 의한 PWM 제어 장치를 나타낸 회로도로서, 칩 내부의 제어부(100)와, 칩 외부의 제 1 핀부(200), 및 칩 외부의 최종 출력단(300)을 포함한다.
또한, 상기 칩 내부의 제어부(100)는 전원공급부(110)와, 소프트 스타팅부(130)와, 제어신호 발생부(150), 및 출력부(170)를 포함한다.
한편, 상기 제어부(100)의 전원공급부(110)는 전원전압(VCC), 및 상기 전원전압과 제 1 노드(Nd1) 사이에 연결되고 소정의 제어신호에 의해 출력 전류량이 조정되는 제 1 전류원(I1)으로 구성되어 있다.
또한, 소프트 스타팅부(130)는 상기 전원전압(VCC)에 연결된 제 2 전류원(Iss)과, 상기 제 2 전류원(Iss)에 연결되고 소정의 클럭신호에 따라 개폐되는 스위칭수단(131)과, 상기 스위칭수단(131)의 일측단과 접지전압 사이에 연결되고 상기 스위치를 개폐하는 소정의 클럭신호에 의해 상기 제 2 전류원(Iss)의 신호(Is)를 충전하는 제 1 커패시터(Cs), 및 상기 제 1 커패시터(Cs)의 충전전압(Vs) 및 비교전압(Vref)을 각각 비반전단자와 반전단자로 입력받고 그에 대응되는 소정의 스타팅 신호를 상기 전원공급부(110)의 제 1 전류원(I1)으로 출력하여 전류량을 제어하는 제 1 비교기(133)로 구성되어 있다.
또한, 제어신호 발생부(150)는 소정의 클럭신호를 발생하는 발진기(151)와, 상기 전원공급부(110)의 제 1 전류원(I1)의 신호 및 소정의 피드백 신호(Vcs)를 각각 반전단자와 비반전단자로 입력받고 그에 대응되는 신호를 출력하는 제 2 비교기(153), 및 상기 발진기(151)의 클럭신호 및 상기 제 2 비교기(153)의 출력 신호를 각각 셋단자(S)와 리셋단자(R)로 입력받고 그에 대응되는 신호를 반전단자(QB)로 출력하는 SR 랫치(155)로 구성되어 있다.
또한, 출력부(170)는 상기 발진기(151)의 클럭신호 및 SR 랫치(155)의 출력신호를 입력받고 그에 대응되는 신호들을 출력하는 게이트수단(171)과, 전원전압(VCC)과 제 2 노드(Nd2) 사이에 전류통로가 연결되고 상기 게이트수단(171)의 출력 반전 값에 응답하여 그에 대응되는 소정의 신호를 출력하는 제 1 트랜지스터(Q1), 및 상기 제 2 노드(Nd2)와 접지전압 사이에 전류통로가 연결되고 상기 게이트수단(171)의 출력 비반전 값에 응답하고 그에 대응되는 소정의 신호를 출력하는 제 2 트랜지스터(Q2)로 구성된다.
또한, 칩 외부의 제 1 핀부(200)는 상기 제어부(100)의 제 1 노드(Nd1)와 칩 외부의 제 3 노드(Nd3) 사이에 연결된 순방향 다이오드와, 상기 제 3 노드(Nd3)와 접지전압 사이에 연결된 제 2 커패시터(Cf), 및 상기 제 3 노드(Nd3)와 접지전압 사이에 연결된 포토 커플러(Photocoupler)로 구성되어 있다.
또한, 칩 외부의 최종 출력단(300)의 스위칭 트랜지스터(M1)는 전원전압과 접지전압 사이에 전류통로가 연결되고 상기 제어부(100)의 제 2 노드(Nd2)의 신호에 응답하며, 트랜지스터(M1)의 일측단의 신호(Vcs)가 상기 제어신호 발생부(150)의 제 2 비교기(153)의 비반전단자로 피드백되도록 구성되어 있다.
즉, 상기 소프트 스타팅부(130)는 제어부(100)의 초기 구동시 제 1 전류원(I1)의 전류가 리니어(Linear)하게 제어되도록하여 소프트 스타팅에 도움이 되도록 하였고, 상기 소프트 스타팅부(130)는 발진기(151)의 클럭 주기마다 스위치(131)가 연결되고, 그에 따라 제 2 전류원(Iss)은 소프트 스타팅 전류(Is)를 일정한 폭으로 흘려 제 1 커패시터(Cs)에 충전한다.
또한, 상기 제 1 커패시터(Cs)는 계단식으로 충전되며 그 충전위가 제 1 비교기(133)의 반전단자의 비교전압(Vref)에 도달하면, 제 1 비교기(133)는 고전압을 출력하고, 그에 따라 제 1 전류원(I1)은 최대의 전류를 제 1 노드(Nd1)로 흘려 제 2 비교기(153)로 입력된다.
상기 제 2 비교기(153)는 상기 제 1 노드(Nd1)의 신호 및 최종 출력단(300)의 스위칭 트랜지스터(M1)의 일측단의 피드백신호(Vcs)가 제어신호 발생부(150)의 제 2 비교기(153)의 반전단자와 비반전단자로 각각 입력되고 그에 대응되는 소정의 신호가 SR 랫치(155)로 출력된다.
상기 SR 랫치(155)는 발진기(151)의 클럭신호 및 제 2 비교기(153)의 출력 신호를 각각 셋단자와 리셋단자로 입력받고 그에 대응되는 소정의 신호가 게이트수단(171)으로 출력된다.
상기 게이트수단(171)은 상기 발진기(151)의 클럭신호 및 SR 랫치(155)의 출력신호를 입력받고 그에 대응되는 소정의 반전 및 비반전 신호가 제 1 트랜지스터(Q1)와 제 2 트랜지스터(Q2)로 각각 출력된다. 즉, 상기 게이트수단(171)의 출력신호에 응답하는 엔형 제 1 트랜지스터(Q1)와 제 2 트랜지스터(Q2)의 동작은 하나가 턴-온되면 나머지 하나는 턴-오프되므로, 상기 제 1 트랜지스터(Q1)가 구동되면 제 2 노드(Nd2)의 전위는 전원전압으로 풀-업되어 최종 출력단의 스위칭 트랜지스터(M1)는 온되고, 상기 제 2 트랜지스터(Q2)가 구동되면 제 2 노드(Nd2)의 전위는 접지전압으로 풀-다운되어 최종 출력단의 스위칭 트랜지스터(M1)는 오프된다.
도 4 는 상기 도 3 의 소프트 스타팅부의 각 회로단의 신호 타이밍을 나타낸 타이밍도로서, 상기 도 3 의 소프트 스타팅부(130)를 참조하여 동도면을 살펴보면 다음과 같다.
상기 도 3 의 제어신호 발생부의 발진기(151)의 클럭신호 주기에 따라 스위칭수단(131)은 연결되어 상기 제 2 전류원(Iss)이 제 1 커패시터(Cs)에 공급되므로, 상기 발진기(151)의 클럭신호 주기와 제 2 전류원(Iss)의 제 2 커패시터의 전류 공급 주기는 동일하게 된다.
또한, 제 1 커패시터(Cs)는 제 2 전류원(Iss)의 전류 공급 주기에 맞혀 충전되므로 계단식 충전이 이루어지며, 상기 제 1 커패시터(Cs)의 충전 전위가 제 1 비교기(133)의 비교전압(Vref) 보다 높게 되는 시점에서 상기 제 1 비교기(133)는 고전압을 출력하여 전원공급부의 제 1 전류원(I1)의 전류량을 최대한 흐르게 제어한다.
한편, 상기 소프트 스타팅부(130)의 스타팅 시간(△t)은 다음과 식과 같이 표현된다.
[식 1]
△t = Cs × Is / Vs, (Cs: 제 1 커패시터의 충전전압, Vs: 제 1 비교기의 반전단자의 입력 비교전압)
상기 식1에서 Is는 발진기(151)의 클럭신호에 의해 Iss를 일정한 주파수(1/T)로 제어하는 소프트 스타팅 전류의 평균값이다.
[식 2]
Is = (1/T)∫ Iss dt
= (1/T) × Iss × ton
상기 식2에서 ton은 발진기(151)의 클럭의 온-타임 듀티(On-Time Duty)이다.
따라서, 상술한 바와 같이 본 발명에서는 칩 외부의 소프트 스타팅을 위한 커패시터를 제거하고 집적회로 설계시 칩 내부의 제어부에 소프트 스타팅 회로를 설계하여 외부 핀 수를 줄인 효과가 있다.
Claims (7)
- 전원전압을 공급하는 전원공급부; 상기 전원공급부의 전원을 소정의 클럭신호에 따라 공급받고 그에 대응되는 스타팅 신호를 출력하여 상기 전원공급부의 전류를 제어하는 소프트 스타팅부; 상기 전원공급부의 소정의 신호와 소정의 피드백 신호 및 클럭신호에 응답하여 소정의 제어신호를 출력하는 제어신호 발생부; 및 상기 제어신호 발생부의 출력 신호에 의하여 최종 출력단의 스위칭 트랜지스터를 제어하는 출력부를 구비한 것을 특징으로 하는 핀 감소형 PWM 제어 장치.
- 제 1 항에 있어서, 상기 전원공급부는 전원전압; 및 상기 전원전압과 제 1 노드 사이에 연결되고 소정의 제어신호에 의해 출력 전류량이 조정되는 제 1 전류원을 구비하는 것을 특징으로 하는 핀 감소형 PWM 제어 장치.
- 제 1 항에 있어서, 상기 소프트 스타팅부는 전원전압에 연결된 제 2 전류원; 상기 제 2 전류원에 연결되고 소정의 클럭신호에 따라 개폐되는 스위칭수단; 상기 스위칭수단의 일측단과 접지전압 사이에 연결되고 상기 스위치를 개폐하는 소정의 클럭신호에 의해 상기 제 2 전류원의 신호를 충전하는 제 1 커패시터; 및 상기 커패시터의 충전전압 및 비교전압을 각각 비반전단자와 반전단자로 입력받고 그에 대응되는 소정의 스타팅 신호를 상기 전원공급부의 제 1 전류원으로 출력하는 제 1 비교기를 구비한 것을 특징으로 하는 핀 감소형 PWM 제어 장치.
- 제 1 항에 있어서, 상기 제어신호 발생부는 소정의 클럭신호를 발생하는 발진기; 상기 전원공급부의 제 1 전류원의 신호 및 소정의 피드백 신호를 각각 반전단자와 비반전단지로 입력받고 그에 대응되는 신호를 출력하는 제 2 비교기; 및 상기 발진기의 클럭신호 및 상기 제 2 비교기의 출력 신호를 각각 셋단자와 리셋단자로 입력받고 그에 대응되는 신호를 반전단자로 출력하는 SR 랫치를 구비한 것을 특징으로 하는 핀 감소형 PWM 제어 장치.
- 제 3 항에 있어서, 상기 스위칭수단의 스위칭 주기는 클럭신호의 주기와 동일한 것을 특징으로 하는 핀 감소형 PWM 제어 장치.
- 제 3 항에 있어서, 상기 제 1 커패시터는 클럭신호의 주기에 따라 계단식으로 충전되는 것을 특징으로 하는 핀 감소형 PWM 제어 장치.
- 제 3 항에 있어서, 상기 제 1 비교기는 비반전단자의 제 1 커패시터의 충전위에 비례하는 전류제어를 하고, 비반전단자의 전위가 반전단자의 비교전압과 동일한 전위가 되면 전류제어를 끝내는 리니어 비교기인 것을 특징으로 하는 핀 감소형 PWM 제어 장치.
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- 1996-12-24 KR KR1019960071762A patent/KR100188009B1/ko not_active IP Right Cessation
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