KR19980052737A - Pin-Reduction PWM Control - Google Patents
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Abstract
본 발명은 핀 감소형 PWM 제어 장치에 관한 것으로서, 특히 전원전압을 공급하는 전원공급부; 상기 전원공급부의 전원을 소정의 클럭신호에 따라 공급받고 그에 대응되는 스타팅 신호를 출력하여 상기 전원공급부의 전류를 제어하는 소프트 스타팅부; 상기 전원공급부의 소정의 신호와 소정의 피드백 신호 및 클럭신호에 응답하여 소정의 제어신호를 출력하는 제어신호 발생부; 및 상기 제어신호 발생부의 출력 신호에 의하여 최종 출력단의 스위칭 트랜지스터를 제어하는 출력부를 구비한 것을 특징으로 한다.The present invention relates to a pin reduction PWM control device, in particular a power supply for supplying a power supply voltage; A soft starting unit which receives the power of the power supply unit according to a predetermined clock signal and outputs a starting signal corresponding thereto to control the current of the power supply unit; A control signal generator for outputting a predetermined control signal in response to a predetermined signal, a predetermined feedback signal, and a clock signal of the power supply unit; And an output unit configured to control the switching transistor of the final output terminal according to the output signal of the control signal generator.
따라서, 본 발명에서는 칩 외부의 소프트 스타팅을 위한 커패시터를 제거하고 집적회로 설계시 칩 내부의 제어부에 소프트 스타팅 회로를 설계하여 외부 핀 수를 줄인 효과가 있다.Therefore, the present invention has the effect of reducing the number of external pins by removing the capacitor for soft starting outside the chip and designing the soft starting circuit in the controller inside the chip when designing the integrated circuit.
Description
본 발명은 펄스폭 변조(Pulse Width Modulation; 이하 PWM) 제어 장치에 관한 것으로서, 특히 칩 외부의 소프트 스타팅을 위한 커패시터를 제거하고 집적회로 설계시 칩 내부의 제어부에 소프트 스타팅 회로를 설계하여 외부 핀 수를 줄인 핀 감소형 PWM 제어 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width modulation (PWM) control device, and more particularly, by removing a capacitor for soft starting outside the chip and designing a soft starting circuit in a control unit inside the chip when designing an integrated circuit. It relates to a pin-reduction type PWM control device with reduced.
도 1 은 종래 기술에 의한 PWM 제어 장치를 나타낸 회로도로서, 칩 내부의 제어부(10)와, 칩 외부의 제 1(20), 제 2 핀부(30), 및 칩 외부의 최종 출력단(40)을 포함한다.FIG. 1 is a circuit diagram illustrating a PWM control apparatus according to the prior art, and includes a control unit 10 inside a chip, a first 20 outside the chip, a second pin unit 30, and a final output terminal 40 outside the chip. Include.
한편, 상기 제어부(10)는 소정의 클럭신호를 발생하는 발진기(11)와, 전원전압(VCC)과 제 1 노드(N1) 사이에 연결된 전류원(I1)과, 상기 전류원(I1)의 신호 및 최종 출력단(40)의 피드백 신호(Vcs)를 각각 비반전단자와 반전단자로 입력받고 그에 대응되는 소정의 신호를 출력하는 비교기(13)와, 상기 발진기(11)의 클럭신호 및 비교기(13)의 출력신호를 각각 셋단자(S)와 리셋단자(R)로 입력받고 그에 대응되는 신호를 반전단자(QB)로 출력하는 SR 랫치(15)와, 상기 발진기(11)의 클럭신호 및 SR 랫치(15)의 출력신호를 입력받고 그에 대응되는 신호들을 출력하는 오아게이트(17)와, 전원전압(VCC)과 제 2 노드(N2) 사이에 전류통로가 연결되고 상기 오아게이트(17)의 출력 반전 값에 응답하여 그에 대응되는 소정의 신호를 출력하는 제 1 트랜지스터(Q1), 및 상기 제 2 노드(N2)와 접지전압 사이에 전류통로가 연결되고 상기 오아게이트(17)의 출력 비반전 값에 응답하고 그에 대응되는 소정의 신호를 출력하는 제 2 트랜지스터(Q2)로 구성되어 있다.Meanwhile, the controller 10 may include an oscillator 11 generating a predetermined clock signal, a current source I1 connected between the power supply voltage VCC and the first node N1, a signal of the current source I1, and The comparator 13 receives the feedback signal Vcs of the final output terminal 40 as the non-inverting terminal and the inverting terminal, respectively, and outputs a predetermined signal corresponding thereto, and the clock signal and the comparator 13 of the oscillator 11. The SR latch 15 and the clock signal and the SR latch of the oscillator 11 respectively receive the output signal of the set terminal S and the reset terminal R and output the corresponding signal to the inverting terminal QB. An oar gate 17 that receives the output signal of (15) and outputs corresponding signals, and a current path is connected between the power supply voltage VCC and the second node N2, and the output of the oar gate 17 is output. A first transistor Q1 for outputting a predetermined signal corresponding to the inversion value, and a ground with the second node N2 A current path is connected between the voltages, and is configured as a second transistor Q2 that responds to the output non-inverting value of the oragate 17 and outputs a predetermined signal corresponding thereto.
또한, 칩 외부의 제 1 핀부(20)는 상기 제어부(10)의 제 3 노드(N3)와 칩 외부의 접지전압 사이에 연결되어 상기 제어부(10)의 전류원(I1)의 전원을 소프트하게 충전하는 소프트 스타팅 커패시터(Cs)로 구성되어 있다.In addition, the first pin unit 20 outside the chip is connected between the third node N3 of the controller 10 and the ground voltage outside the chip to softly charge the power of the current source I1 of the controller 10. It consists of a soft starting capacitor (Cs).
또한, 칩 외부의 제 2 핀부(30)는 상기 제어부(10)의 제 1 노드(N1)와 칩 외부의 제 4 노드(N4) 사이에 연결된 순방향 다이오드와, 상기 제 4 노드(N4)와 접지전압 사이에 연결된 제 2 커패시터(Cf), 및 상기 제 4 노드(N4)와 접지전압 사이에 연결된 포토 커플러(Photocoupler)로 구성되어 있다.In addition, the second pin unit 30 outside the chip may include a forward diode connected between the first node N1 of the controller 10 and the fourth node N4 outside the chip, and the fourth node N4 and ground. A second capacitor Cf connected between the voltages and a photocoupler connected between the fourth node N4 and the ground voltage.
또한, 칩 외부의 최종 출력단(40)의 스위칭 트랜지스터(M1)는 전원전압과 접지전압 사이에 연결되고 상기 제어부(10)의 제 2 노드(N2)의 신호에 응답하며, 상기 스위칭 트랜지스터(M1)의 일측단의 신호(Vcs)가 비교기(13)의 반전단자로 피드백되도록 구성되어 있다.In addition, the switching transistor M1 of the final output terminal 40 outside the chip is connected between a power supply voltage and a ground voltage, and responds to a signal of the second node N2 of the controller 10, and the switching transistor M1 The signal Vcs at one end of the feedback signal is fed back to the inverting terminal of the comparator 13.
상기와 같이 구성되어 있는 종래 회로는 제어부(10)를 단순화시키기 위하여 제 2 커패시터의 전압단자(Vf)를 한 핀(30)으로 처리하였고, 또한 소프트 스타팅 커패시터의 전압단자(Vs)를 또 한 핀(20)으로 처리하였다. 또한, 소프트 스타팅 기능과 스타팅 시간을 조절하기 위해 상기 제 1 커패시터(Cs)를 제 2 커패시터(Cf)와 병렬로 연결하였고, 상기 제 1 커패시터(Cs)는 상기 제 2 커패시터(Cf) 보다 상당히 큰 값의 커패시터이다.The conventional circuit configured as described above processes the voltage terminal Vf of the second capacitor to one pin 30 to simplify the control unit 10, and also the voltage terminal Vs of the soft starting capacitor to another pin. Treated with (20). In addition, in order to adjust the soft starting function and the starting time, the first capacitor Cs is connected in parallel with the second capacitor Cf, and the first capacitor Cs is considerably larger than the second capacitor Cf. Is the capacitor of the value.
한편, 상기 제어부(10)의 초기 구동시 전류원(I1)의 전류로 충전되는 제 2 커패시터(Vf)로 인해 제 1 커패시터(Vs)는 완만하게 충전되고, 상기 제 1 커패시터(Vs)의 전위가 비교기(13)의 반전단자의 입력전압(Vcs) 보다 높을 때에 고전압을 출력하여 SR 랫치(15)의 리셋단자(R)로 입력된다.Meanwhile, the first capacitor Vs is slowly charged due to the second capacitor Vf charged with the current of the current source I1 during the initial driving of the controller 10, and the potential of the first capacitor Vs is increased. When the inverting terminal of the comparator 13 is higher than the input voltage Vcs, a high voltage is output and input to the reset terminal R of the SR latch 15.
상기 SR 랫치(15)에서 발진기(11)의 클럭신호 및 비교기(13)의 출력신호가 각각 셋단자와 리셋단자로 입력되어 그에 대응되는 소정의 신호가 오아게이트(17)로 입력된다.In the SR latch 15, the clock signal of the oscillator 11 and the output signal of the comparator 13 are input to the set terminal and the reset terminal, respectively, and a predetermined signal corresponding thereto is input to the oragate 17.
상기 오아게이트(17)는 발진기(11)의 클럭신호 및 상기 SR 랫치(15)의 출력신호를 입력받아 논리합하고 그에 대응되는 신호를 반전 및 비반전시켜 출력하므로, 오아게이트(17)는 항상 서로 다른 두 값을 출력하게 된다.Since the oragate 17 receives the clock signal of the oscillator 11 and the output signal of the SR latch 15 and logically combines the inverted and non-inverted signals, the oragate 17 is always in contact with each other. Will print the other two values.
상기 오아게이트(17)의 출력신호에 응답하는 엔형 제 1 트랜지스터(Q1)와 제 2 트랜지스터(Q2)의 동작은 하나가 턴-온되면 나머지 하나는 턴-오프된다. 또한, 상기 제 1 트랜지스터(Q1)가 구동되면 제 2 노드(N2)의 전위는 전원전압으로 풀-업되어 최종 출력단(40)의 스위칭 트랜지스터(M1)는 온되고, 상기 제 2 트랜지스터(Q2)가 구동되면 제 2 노드(N2)의 전위는 접지전압으로 풀-다운되어 최종 출력단(40)의 스위칭 트랜지스터(M1)는 오프된다.The operation of the N-type first transistor Q1 and the second transistor Q2 in response to the output signal of the ora gate 17 is turned on when one is turned on. In addition, when the first transistor Q1 is driven, the potential of the second node N2 is pulled up to a power supply voltage so that the switching transistor M1 of the final output terminal 40 is turned on and the second transistor Q2 is turned on. When is driven, the potential of the second node N2 is pulled down to the ground voltage, so that the switching transistor M1 of the final output terminal 40 is turned off.
도 2 는 상기 도 1 의 각 회로단의 신호 타이밍을 나타낸 타이밍도로서, 상기 도 1 과 동도면을 참조하여 살펴보면 다음과 같다.FIG. 2 is a timing diagram illustrating signal timing of each circuit terminal of FIG. 1. Referring to FIG. 1, the timing diagram is as follows.
상기 도 1 의 발진기(11)의 클럭신호와 비교기(13)의 출력신호의 주기는 반 사이클만큼 지연된 주기를 갖고 있어, 상기 두 신호는 동일한 레벨의 신호로는 SR 랫치(15)로 입력되지 않는다. 즉, 상기 SR 랫치(15)의 셋단자와 리셋단자는 항상 서로 다른 값이 입력되며 그에 대응되는 신호가 반전단자로 출력된다.Since the period of the clock signal of the oscillator 11 and the output signal of the comparator 13 of FIG. 1 is delayed by a half cycle, the two signals are not input to the SR latch 15 as signals having the same level. . That is, the set terminal and the reset terminal of the SR latch 15 are always input different values and the corresponding signal is output to the inverting terminal.
상기 SR 랫치(15)의 출력값 및 발진기(11)의 클럭신호가 오아게이트(17)로 입력되어 제 1(Q1) 또는 제 2 트랜지스터(Q2)를 구동시키며, 상기 트랜지스터의 제 2 노드(N2)의 신호는 발진기(11) 클럭신호의 하향모서리 구간부터 상기 비교기(13) 출력신호의 상향모서리 구간에서 고전압이 되며, 또한 상기 제 2 노드(N2)의 신호는 상기 비교기(13) 출력신호의 하향모서리 구간부터 발진기(11) 클럭신호의 상향모서리 구간에서 저전압이 된다.The output value of the SR latch 15 and the clock signal of the oscillator 11 are input to the or gate 17 to drive the first Q1 or the second transistor Q2, and the second node N2 of the transistor. Is a high voltage from the lower edge of the oscillator (11) clock signal to the upper edge of the output signal of the comparator 13, the signal of the second node (N2) is the downward of the output signal of the comparator (13) From the corner section, the low voltage occurs in the up-edge corner section of the oscillator 11 clock signal.
또한, 전류원(I1)의 공급을 받는 제 2 커패시터(Cf)의 충전위는 제 1 노드(N1)의 전류분산과 충전시간으로 인해 서서히 증가되며, 비교기(13)의 반전단자의 전위(Vcs)보다 높게되는 시점에서 접지전압으로 방전되는 주기를 갖게 된다.In addition, the charge level of the second capacitor Cf, which is supplied by the current source I1, is gradually increased due to the current dispersion and the charging time of the first node N1, and the potential Vcs of the inverting terminal of the comparator 13 is increased. At a higher time point, there is a period of discharge to the ground voltage.
따라서, 상기와 같이 종래의 PWM 제어 장치는 집적회로 설계시 많은 칩 외부 핀 수로 인해 주변회로가 복잡해지는 문제점이 있었다.Therefore, as described above, the conventional PWM control apparatus has a problem in that the peripheral circuit is complicated due to the large number of external pins of the chip in the integrated circuit design.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 칩 외부의 소프트 스타팅을 위한 커패시터를 제거하고 집적회로 설계시 칩 내부의 제어부에 소프트 스타팅 회로를 설계하여 외부 핀 수를 줄인 핀 감소형 PWM 제어 장치를 제공하는 데 있다.An object of the present invention is to reduce the number of external pins by eliminating the capacitor for the soft start of the outside of the chip in order to solve the problems of the prior art as described above and by designing a soft starting circuit to the controller inside the chip when designing the integrated circuit To provide a PWM control device.
상기 목적을 달성하기 위하여 본 발명의 장치는, 전원전압을 공급하는 전원공급부; 상기 전원공급부의 전원을 소정의 클럭신호에 따라 공급받고 그에 대응되는 스타팅 신호를 출력하여 상기 전원공급부의 전류를 제어하는 소프트 스타팅부; 상기 전원공급부의 소정의 신호와 소정의 피드백 신호 및 클럭신호에 응답하여 소정의 제어신호를 출력하는 제어신호 발생부; 및 상기 제어신호 발생부의 출력 신호에 의하여 최종 출력단의 스위칭 트랜지스터를 제어하는 출력부를 구비한 것을 특징으로 한다.The apparatus of the present invention to achieve the above object, the power supply for supplying a power supply voltage; A soft starting unit which receives the power of the power supply unit according to a predetermined clock signal and outputs a starting signal corresponding thereto to control the current of the power supply unit; A control signal generator for outputting a predetermined control signal in response to a predetermined signal, a predetermined feedback signal, and a clock signal of the power supply unit; And an output unit configured to control the switching transistor of the final output terminal according to the output signal of the control signal generator.
도 1 은 종래 기술에 의한 PWM 제어 장치를 나타낸 회로도.1 is a circuit diagram showing a PWM control device according to the prior art.
도 2 는 상기 도 1 의 각 회로단의 신호 타이밍을 나타낸 타이밍도.FIG. 2 is a timing diagram showing signal timing of each circuit stage of FIG. 1. FIG.
도 3 은 본 발명에 의한 PWM 제어 장치를 나타낸 회로도.3 is a circuit diagram showing a PWM control device according to the present invention.
도 4 는 상기 도 3 의 소프트 스타팅부의 각 회로단의 신호 타이밍을 나타낸 타이밍도.4 is a timing diagram showing signal timing of each circuit stage of the soft starting section of FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 칩 내부의 제어부. 110 : 전원공급부.100: control unit inside the chip. 110: power supply.
130 : 소프트 스타팅(Soft Start)부. 150 : 제어신호발생부.130: Soft Start. 150: control signal generator.
170 : 출력부 200 : 칩 외부의 제 1 핀 부.170: output section 200: first pin section outside the chip.
300 : 칩 외부의 최종출력단.300: The final output stage outside the chip.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.
도 3 은 본 발명에 의한 PWM 제어 장치를 나타낸 회로도로서, 칩 내부의 제어부(100)와, 칩 외부의 제 1 핀부(200), 및 칩 외부의 최종 출력단(300)을 포함한다.3 is a circuit diagram illustrating a PWM control apparatus according to the present invention, which includes a controller 100 inside a chip, a first pin unit 200 outside the chip, and a final output terminal 300 outside the chip.
또한, 상기 칩 내부의 제어부(100)는 전원공급부(110)와, 소프트 스타팅부(130)와, 제어신호 발생부(150), 및 출력부(170)를 포함한다.In addition, the control unit 100 inside the chip includes a power supply unit 110, a soft starting unit 130, a control signal generator 150, and an output unit 170.
한편, 상기 제어부(100)의 전원공급부(110)는 전원전압(VCC), 및 상기 전원전압과 제 1 노드(Nd1) 사이에 연결되고 소정의 제어신호에 의해 출력 전류량이 조정되는 제 1 전류원(I1)으로 구성되어 있다.On the other hand, the power supply unit 110 of the control unit 100 is connected to the power supply voltage (VCC) and the power supply voltage and the first node (Nd1) and the first current source (output current amount is adjusted by a predetermined control signal ( I1).
또한, 소프트 스타팅부(130)는 상기 전원전압(VCC)에 연결된 제 2 전류원(Iss)과, 상기 제 2 전류원(Iss)에 연결되고 소정의 클럭신호에 따라 개폐되는 스위칭수단(131)과, 상기 스위칭수단(131)의 일측단과 접지전압 사이에 연결되고 상기 스위치를 개폐하는 소정의 클럭신호에 의해 상기 제 2 전류원(Iss)의 신호(Is)를 충전하는 제 1 커패시터(Cs), 및 상기 제 1 커패시터(Cs)의 충전전압(Vs) 및 비교전압(Vref)을 각각 비반전단자와 반전단자로 입력받고 그에 대응되는 소정의 스타팅 신호를 상기 전원공급부(110)의 제 1 전류원(I1)으로 출력하여 전류량을 제어하는 제 1 비교기(133)로 구성되어 있다.In addition, the soft starting unit 130 includes a second current source Iss connected to the power supply voltage VCC, a switching means 131 connected to the second current source Iss and opened and closed according to a predetermined clock signal; A first capacitor Cs connected between one end of the switching means 131 and a ground voltage and charging a signal Is of the second current source Iss by a predetermined clock signal for opening and closing the switch, and the The charging voltage Vs and the comparison voltage Vref of the first capacitor Cs are input to the non-inverting terminal and the inverting terminal, respectively, and a predetermined starting signal corresponding thereto is supplied to the first current source I1 of the power supply 110. And a first comparator 133 for controlling the amount of current.
또한, 제어신호 발생부(150)는 소정의 클럭신호를 발생하는 발진기(151)와, 상기 전원공급부(110)의 제 1 전류원(I1)의 신호 및 소정의 피드백 신호(Vcs)를 각각 반전단자와 비반전단자로 입력받고 그에 대응되는 신호를 출력하는 제 2 비교기(153), 및 상기 발진기(151)의 클럭신호 및 상기 제 2 비교기(153)의 출력 신호를 각각 셋단자(S)와 리셋단자(R)로 입력받고 그에 대응되는 신호를 반전단자(QB)로 출력하는 SR 랫치(155)로 구성되어 있다.In addition, the control signal generator 150 inverts the oscillator 151 generating a predetermined clock signal, the signal of the first current source I1 and the predetermined feedback signal Vcs of the power supply 110, respectively. And a second comparator 153 for inputting a non-inverting terminal and outputting a signal corresponding to the non-inverting terminal, and a clock signal of the oscillator 151 and an output signal of the second comparator 153 respectively. SR latch 155 is inputted to the terminal (R) and outputs a signal corresponding thereto to the inverting terminal (QB).
또한, 출력부(170)는 상기 발진기(151)의 클럭신호 및 SR 랫치(155)의 출력신호를 입력받고 그에 대응되는 신호들을 출력하는 게이트수단(171)과, 전원전압(VCC)과 제 2 노드(Nd2) 사이에 전류통로가 연결되고 상기 게이트수단(171)의 출력 반전 값에 응답하여 그에 대응되는 소정의 신호를 출력하는 제 1 트랜지스터(Q1), 및 상기 제 2 노드(Nd2)와 접지전압 사이에 전류통로가 연결되고 상기 게이트수단(171)의 출력 비반전 값에 응답하고 그에 대응되는 소정의 신호를 출력하는 제 2 트랜지스터(Q2)로 구성된다.In addition, the output unit 170 receives the clock signal of the oscillator 151 and the output signal of the SR latch 155, and gate means 171 for outputting corresponding signals, the power supply voltage (VCC) and the second A current path is connected between the node Nd2 and the first transistor Q1 outputting a predetermined signal corresponding to the output inversion value of the gate means 171, and the second node Nd2 and ground. A current path is connected between voltages, and is configured as a second transistor Q2 that responds to an output non-inverting value of the gate means 171 and outputs a predetermined signal corresponding thereto.
또한, 칩 외부의 제 1 핀부(200)는 상기 제어부(100)의 제 1 노드(Nd1)와 칩 외부의 제 3 노드(Nd3) 사이에 연결된 순방향 다이오드와, 상기 제 3 노드(Nd3)와 접지전압 사이에 연결된 제 2 커패시터(Cf), 및 상기 제 3 노드(Nd3)와 접지전압 사이에 연결된 포토 커플러(Photocoupler)로 구성되어 있다.In addition, the first pin unit 200 outside the chip may include a forward diode connected between the first node Nd1 of the controller 100 and the third node Nd3 outside the chip, and the third node Nd3 and ground. And a second capacitor Cf connected between the voltages and a photocoupler connected between the third node Nd3 and the ground voltage.
또한, 칩 외부의 최종 출력단(300)의 스위칭 트랜지스터(M1)는 전원전압과 접지전압 사이에 전류통로가 연결되고 상기 제어부(100)의 제 2 노드(Nd2)의 신호에 응답하며, 트랜지스터(M1)의 일측단의 신호(Vcs)가 상기 제어신호 발생부(150)의 제 2 비교기(153)의 비반전단자로 피드백되도록 구성되어 있다.In addition, the switching transistor M1 of the final output terminal 300 outside the chip has a current path connected between the power supply voltage and the ground voltage, and responds to the signal of the second node Nd2 of the controller 100, and the transistor M1. The signal Vcs at one end of the control circuit is fed back to the non-inverting terminal of the second comparator 153 of the control signal generator 150.
즉, 상기 소프트 스타팅부(130)는 제어부(100)의 초기 구동시 제 1 전류원(I1)의 전류가 리니어(Linear)하게 제어되도록하여 소프트 스타팅에 도움이 되도록 하였고, 상기 소프트 스타팅부(130)는 발진기(151)의 클럭 주기마다 스위치(131)가 연결되고, 그에 따라 제 2 전류원(Iss)은 소프트 스타팅 전류(Is)를 일정한 폭으로 흘려 제 1 커패시터(Cs)에 충전한다.In other words, the soft starting unit 130 may be controlled to linearly control the current of the first current source I1 during the initial driving of the controller 100 to help soft starting, and the soft starting unit 130. The switch 131 is connected to each clock cycle of the oscillator 151, so that the second current source Iss charges the first capacitor Cs by flowing the soft starting current Is at a constant width.
또한, 상기 제 1 커패시터(Cs)는 계단식으로 충전되며 그 충전위가 제 1 비교기(133)의 반전단자의 비교전압(Vref)에 도달하면, 제 1 비교기(133)는 고전압을 출력하고, 그에 따라 제 1 전류원(I1)은 최대의 전류를 제 1 노드(Nd1)로 흘려 제 2 비교기(153)로 입력된다.In addition, when the first capacitor Cs is charged stepwise and its charge level reaches the comparison voltage Vref of the inverting terminal of the first comparator 133, the first comparator 133 outputs a high voltage. Accordingly, the first current source I1 flows the maximum current to the first node Nd1 and is input to the second comparator 153.
상기 제 2 비교기(153)는 상기 제 1 노드(Nd1)의 신호 및 최종 출력단(300)의 스위칭 트랜지스터(M1)의 일측단의 피드백신호(Vcs)가 제어신호 발생부(150)의 제 2 비교기(153)의 반전단자와 비반전단자로 각각 입력되고 그에 대응되는 소정의 신호가 SR 랫치(155)로 출력된다.The second comparator 153 has a signal of the first node Nd1 and a feedback signal Vcs of one end of the switching transistor M1 of the final output terminal 300, the second comparator of the control signal generator 150. The inverting terminal and the non-inverting terminal of 153 are respectively input, and a predetermined signal corresponding thereto is output to the SR latch 155.
상기 SR 랫치(155)는 발진기(151)의 클럭신호 및 제 2 비교기(153)의 출력 신호를 각각 셋단자와 리셋단자로 입력받고 그에 대응되는 소정의 신호가 게이트수단(171)으로 출력된다.The SR latch 155 receives the clock signal of the oscillator 151 and the output signal of the second comparator 153 as set terminals and reset terminals, respectively, and a predetermined signal corresponding thereto is output to the gate means 171.
상기 게이트수단(171)은 상기 발진기(151)의 클럭신호 및 SR 랫치(155)의 출력신호를 입력받고 그에 대응되는 소정의 반전 및 비반전 신호가 제 1 트랜지스터(Q1)와 제 2 트랜지스터(Q2)로 각각 출력된다. 즉, 상기 게이트수단(171)의 출력신호에 응답하는 엔형 제 1 트랜지스터(Q1)와 제 2 트랜지스터(Q2)의 동작은 하나가 턴-온되면 나머지 하나는 턴-오프되므로, 상기 제 1 트랜지스터(Q1)가 구동되면 제 2 노드(Nd2)의 전위는 전원전압으로 풀-업되어 최종 출력단의 스위칭 트랜지스터(M1)는 온되고, 상기 제 2 트랜지스터(Q2)가 구동되면 제 2 노드(Nd2)의 전위는 접지전압으로 풀-다운되어 최종 출력단의 스위칭 트랜지스터(M1)는 오프된다.The gate means 171 receives the clock signal of the oscillator 151 and the output signal of the SR latch 155, and predetermined inverted and non-inverted signals corresponding to the first transistor Q1 and the second transistor Q2 are received. Are printed respectively. That is, when one of the N-type first transistor Q1 and the second transistor Q2 in response to the output signal of the gate means 171 is turned on and the other is turned off, the first transistor ( When Q1) is driven, the potential of the second node Nd2 is pulled up to the power supply voltage so that the switching transistor M1 of the final output terminal is turned on. When the second transistor Q2 is driven, the potential of the second node Nd2 is The potential is pulled down to the ground voltage so that the switching transistor M1 of the final output stage is turned off.
도 4 는 상기 도 3 의 소프트 스타팅부의 각 회로단의 신호 타이밍을 나타낸 타이밍도로서, 상기 도 3 의 소프트 스타팅부(130)를 참조하여 동도면을 살펴보면 다음과 같다.FIG. 4 is a timing diagram illustrating signal timing of each circuit stage of the soft starting unit of FIG. 3. Referring to FIG. 3, the same diagram is described with reference to the soft starting unit 130 of FIG. 3.
상기 도 3 의 제어신호 발생부의 발진기(151)의 클럭신호 주기에 따라 스위칭수단(131)은 연결되어 상기 제 2 전류원(Iss)이 제 1 커패시터(Cs)에 공급되므로, 상기 발진기(151)의 클럭신호 주기와 제 2 전류원(Iss)의 제 2 커패시터의 전류 공급 주기는 동일하게 된다.In accordance with the clock signal period of the oscillator 151 of the control signal generator of FIG. 3, the switching means 131 is connected so that the second current source Iss is supplied to the first capacitor Cs. The clock signal period is equal to the current supply period of the second capacitor of the second current source Iss.
또한, 제 1 커패시터(Cs)는 제 2 전류원(Iss)의 전류 공급 주기에 맞혀 충전되므로 계단식 충전이 이루어지며, 상기 제 1 커패시터(Cs)의 충전 전위가 제 1 비교기(133)의 비교전압(Vref) 보다 높게 되는 시점에서 상기 제 1 비교기(133)는 고전압을 출력하여 전원공급부의 제 1 전류원(I1)의 전류량을 최대한 흐르게 제어한다.In addition, since the first capacitor Cs is charged in accordance with the current supply period of the second current source Iss, stepwise charging is performed, and the charging potential of the first capacitor Cs is equal to that of the first comparator 133. At a time point higher than Vref), the first comparator 133 outputs a high voltage to control the maximum amount of current flowing from the first current source I1 of the power supply unit.
한편, 상기 소프트 스타팅부(130)의 스타팅 시간(△t)은 다음과 식과 같이 표현된다.On the other hand, the starting time (Δt) of the soft starting unit 130 is expressed as follows.
[식 1][Equation 1]
△t = Cs × Is / Vs, (Cs: 제 1 커패시터의 충전전압, Vs: 제 1 비교기의 반전단자의 입력 비교전압)T = Cs × Is / Vs, (Cs: charging voltage of the first capacitor, Vs: input comparison voltage of the inverting terminal of the first comparator)
상기 식1에서 Is는 발진기(151)의 클럭신호에 의해 Iss를 일정한 주파수(1/T)로 제어하는 소프트 스타팅 전류의 평균값이다.In Equation 1, Is is an average value of the soft starting current for controlling Iss at a constant frequency (1 / T) by the clock signal of the oscillator 151.
[식 2][Equation 2]
Is = (1/T)∫ Iss dtIs = (1 / T) ∫ Iss dt
= (1/T) × Iss × ton= (1 / T) × Iss × ton
상기 식2에서 ton은 발진기(151)의 클럭의 온-타임 듀티(On-Time Duty)이다.In Equation 2, ton is the on-time duty of the clock of the oscillator 151.
따라서, 상술한 바와 같이 본 발명에서는 칩 외부의 소프트 스타팅을 위한 커패시터를 제거하고 집적회로 설계시 칩 내부의 제어부에 소프트 스타팅 회로를 설계하여 외부 핀 수를 줄인 효과가 있다.Therefore, as described above, the present invention has the effect of reducing the number of external pins by removing a capacitor for soft starting outside the chip and designing a soft starting circuit in a control unit inside the chip when designing an integrated circuit.
Claims (7)
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|---|---|---|---|---|
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