KR19980050943A - 전계 방출 디스플레이 - Google Patents

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Abstract

본 발명은 전자 방출 디스플레이에 관한 것으로, 하나의 절연성 기판 위에 화소 어레이와 스캔 및 데이터 구동회로가 집적화되어 있는 전계 에미터 패널을 제공하여, 고화질 및 고밀도의 전계 방출 디스플레이를 저가격으로 제조 가능하도록 하고자한다. 본 발명에서는 상기 화소 어레이의 전계방출소자를 절연성 기판 위에 형성된 실리콘 전계방출소자로 구성함으로써, 상기 스캔 구동 회로 및 데이터 구동 회로의 기본 회로로 사용되는 상보형 다결정 실리콘 박막 트랜지스터를 상기 화소 어레이가 형성되어 있는 기판에 쉽게 집적화 시킬 수 있다. 또한, 상기 화소 어레이의 각 화소에 하나의 고전압 박막 트랜지스터를 부착시키고, 디스플레이의 신호를 상기 고전압 박막 트랜지스터를 통해 인가함으로써 상기 스캔 및 데이터 구동 회로의 저전압화가 가능하고, 아울러 고전압이 아닌 통상의 구동 전압에서 고속으로 동작하는 상보형 다결정 박막 트랜지스터로 상기 스캔 및 데이터 구동 회로를 보다 쉽게 구현할 수 있다

Description

전계 방출 디스플레이
본 발명은 전계 방출 소자(field emission device, field emitter)를 평판디스플레이(flat panel display) 장치에 응용한 전계 방출 디스플레이에 관한 것이다.
전계 방출 디스플레이는 전계 에미터(field emitter)를 가진 하판과 형광체를 가진 상판으로 구성되며 하판의 전계 에미터로부터 방출된 전자를 상판의 형광체(phosphor)에 충돌시켜 형광체의 음극 발광(cathodeluminescence)으로 화상을 표시하는 장치로, 최근 브라운관(cathode ray tube:CRT)을 대체할 수 있는 평판 디스플레이로서 크게 연구 개발되고 있다.
도 1은 종래의 전계 방출 디스플레이의 하판 구성을 보여주는 개략도로서, 이를 통해 그 구성을 간략히 살펴본다.
스캔 배선(11P)과 데이터 배선(12P)이 행열 형태로 배열되어 있으며, 각 화소는 다수의 금속 전계 에미터(21P)로 구성되어 있으며, 전계 에미터(21P)의 게이트는 스캔 배선(11P)에 연결되어 있으며, 스캔 배선(11P)은 접속부(interconnect)(13P)를 통해 스캔 구동 집적회로 칩(30P)의 출력단자(31P)에 연결되어 있으며, 전계 에미더(21P)의 에미터 전극은 데이터 배선(12P)에 연결되어 있으며, 데이터 배선(12P)은 접속부(14P)를 통해 테이터 구동 집적회로 칩(40P)의 출력단자(41P)에 연결되어 있으며, 스캔 구동 집적회로 칩(30P)과 데이터 구동 집적회로 칩(40P)은 전계 에미터 화소 어레이(array)와 집적화되어 있지 않고 별개의 실리콘 웨이퍼(silicon wafer) 상에 만들어져 상기 화소 어레이와 연결되어 있다. 한편, 종래의 금속 전계 에미터(21P)의 구조는 도 2에 나타난 바와 같이, 절연성 기판(10P) 위에 에미터 전극(215P)을 가지며, 에미터 전극(215P) 위에 비정질실리콘(amorphous silicon)으로 이루어진 저항층(211P) 및 저항층(211P)의 일부 위에 원추형의 금속 전계 에미터 팁(212P)을 가지며, 에미터 팁(212P)에 전기장을 인가하기 위한 게이트 절연막(213P) 및 게이트(214P)로 구성되어 있다. 그러나, 도 1의 종래 전계 방출 디스플레이는 금속 전계 에미터 어레이를 전자빔 증착법(electron beam evaporation)으로 대면적의 유리 기판 위에 쉽게 제조할 수 있는 장점을 가지나, 스캔 및 테이더 구동 집적희로 칩(30P,40P)을 금속 전계 에미터 어레이가 형성되어 있는 절연성 기판(10P)에 쉽게 집적화시킬 수 없고, 이로인해 스캔 및 데이터 구동 집적회로 칩(30P,40P)과 금속 전계 에미터 어레이간의 배선 연결에 많은 시간 및 노력이 요구되고, 또한 상기 금속 전계 에미터 어레이를 구동시키기 위해서는 고전압 신호를 생성할 수 있는 고전압용 스캔 및 데이터 구동 집적회로 칩이 요구되기 때문에 고화질 및 저가격의 전계 방출 디스플레이를 구현하기가 매우 어렵다.
본 발명은 다수의 실리콘 전계방출소자와 하나의 박막트랜지스터로 구성된화소 어레이 및 스캔/데이터 구동회로가 하나의 절연성 기판 위에 집적학되어 있어, 고화질, 고밀도, 저 구동 전압, 대면적의 디스플레이를 저가격으로 제조 가능하도록 하는 전계 방출 디스플레이를 제공함을 그 목적으로 한다.
도 1은 종래의 전계 방출 디스플레이의 하판 구성을 보여주는 개략도,
도 2는 종래의 금속 전계 에미터의 구조를 나타내는 단면도,
도 3은 본 발명에 의한 전계 방출 디스플레이를 개략적으로 표현한 도면,
도 4는 본 발명에 의한 화소 어레이의 구성도,
도 5는 본 발명에 의해 화소를 구성하는 전계방출소자 및 고전압용 박막 트랜지스터의 구조를 보여주는 단면도,
도 6은 스캔 구동 회로 및 데이터 구동 회로의 단위 회로로 사용되는 상보형 다결정 실리콘 박막 트랜지스터의 구조를 나타낸 단면도,
도 7은 전계 방출 디스플레이의 상판 구성을 보여주는 단면도,
도 8은 실리콘 전계방출소자(21)의 전자 방출 특성을 나타내는 그래프,
도 9는 본 발명의 전계 방출 디스플레이를 구동하기 위한 신호 전압을 나타낸 타임차트.
*도면의 주요부분에 대한 부호의 설명
10 : 절연성 기관 20 : 화소 어레이
30 : 스캔 구동 회로 40 : 데이터 구동 회로
50 : 스캔 배선 60 : 데이터 배선
70 : 상판의 절연성 투명 기판 21 : 전계방출소자
22 : 박막트랜지스터
23 : 전계방출소자의 공통 게이트 전극
본 발명에서 제안하는 전계 방출 디스플레이(Field Emission Display:FED)는 절연성 판 위에 행열(matrix) 형태로 배열되어 있는 화소 어레이(pixe1 array)와, 상기 화소 어레이를 구동하는 주변(peripheral) 스캔(scan) 및 테이터(data) 구동회로가 상기 화소 어레이의 기판에 함께 집적화되어(integrated) 있으며, 상기 화소 어레이의 각 화소는 다수의 실리콘 전계방출소자와 하나의 고 전압박막트랜지스터(High voltage Thin-Film Transistor: HTFT)로 구성되며, 상기 스캔및 데이터 구동 회로는 상보형 다결정 실리콘 박막트랜지스터(complementary polycrystalline silicon TFT)로 구성된다. 상기 화소 어레이의 각 화소에 부착되어 있는 박막트랜지스터는 전계방출소자에 인가되는 신호를 스위친(switching)하는 소자이며, 디스플레이 신호를 상기 박막트랜지스터를 통해 어드레싱(addressing)함으로써 스캔 및 데이터 신호 전압을 낮출 수 있고, 또한 낮아진 신호 전압에 대응한 스캔 및 데이터 구동 회로는 상보형 다결정 실리콘 박막트랜지스터로 쉽게 구현할 수 있다.
이하, 침부된 도면 도 3 내지 도 9를 참조하여 본 발명의 일실시예를 상세히설명 한다.
도 3은 본 발명에 의한 전계 방출 디스플레이를 개략적으로 표헌한 도면으로, 상판과 하판으로 구성되며, 하판은 산화막, 질화막, 석영 또는 유리와 같은 하나의 절연성 기판(10) 위에 행열 형태로 배열된 화소 어레이(20), 화소 어레이(20)를 구동하는 스캔 구동 회로(30) 및 테이터 구동 회로(40)를 가지고, 스캔 구동 회로(30) 및 데이l터 구동 회로(40)가 화소 어레이(20)의 주변에 모두 집직화되어 이루어져 있다. 미설명 도면부호 50은 스캔 배선,60은 테이터 배선이고,70온 상판의 절연성 투명 기판이다.
하판에 대한 설명을 먼저한 후, 상판은 후에 상술하기로 한다.
도 4는 본 발명에 의한 화소 어레이의 구성도로서, 화소 어레이(20)는 행열형태로 이루어져 있으며, 각 화소는 다수의 실리콘 전계방출소자(21)와 하나의 고전압 박막트랜지스터(22)로 구성되어 있다. 다수의 실리콘 전계방출소자(2l)는 어미터 전극을 통해 서로 연결되어 있으며, 고 전압 박막트랜지스터(22)는 비정질 실리콘(amorphous silicon) 박막트랜지스터 또는 다결정 실리콘(polycrystalline silicon) 박막트랜지스터로 구성될 수 있으며, 박막트랜지스터(22)의 게이트(gate)는 스캔 배선(50)을 통해 스캔 구동 회로(30)와 연결되어 있으며, 박막트랜지스터(22)의 드레인(drain)은 데이터 배선(60)을 통해 데이터 구동 회로(40)와 연결되어있으며, 박막트랜지스터(22)의 소스(source)는 전계방출소자(21)의 에미터 전극에 연결되어 있고, 상기 전계방출소자(21)의 게이트는 어레이 전체적으로 게이트 공통전극(23)에 연결되어 있다. 상기 도 4에서는 스캔 구동 회로(30) 및 데이터 구동회로(40)가 화소 어레이(20)의 양 측면에 형성되어 화소 어레이(20)를 교차로 구동(interlaced driving) 하지만, 반드시 그렇게 할 필요는 없다.
도 5는 본 발명에 의해 화소를 구성하는 전계방출소자 및 고 전압용 박막트랜지스터의 구조를 보여주는 단면도로서, 실리콘 전계방출소자(21)는 도 5에서 보는 바와 같이 산화막, 질화막, 석영 또는 유리와 같은 절연성 기판(10) 위에 에미터 전극(215)을 가지며, 에미터 전극(215)의 일부 위에 원기둥 모양의 저항체(211)및 저항체(21l) 위에 원추형의 실리콘 전계 에미터 팁(212)을 가지며, 에미터 팁(212)에 전기장을 인가하기 위한 게이트 절연막(213) 및 게이트(214)를 가지며, 저항체(211)는 도핑 되지 않은 실리콘(undoped silicon)으로 구성되고, 상기 전계 에미터 팁(212)의 전체 또는 일부는 도핑된 실리콘(doped silicon)으로 이루어져 있다. 도핑되지 않은 실리콘은 비저항(resistivity)이 크기 때문에 저항체(211)의 저항값을 층분히 높일 수 있다. 한편, 고 전압 박막트랜지스터(22)는 절연성 기판(10) 위에 도핑되지 않은 실리콘으로 이루어진 채널(221)과 상기 채널(221)의 양측면에 도핑된 실리콘으로 이루어진 소스(222)/드레인(223)을 가지며, 채널(221)및 소스(222)/드레인(223) 위에 게이트 절연막(224)을 가지며, 게이트 절연막(224)의 일부 위에 게이트(225)가 구성되어 있다. 박막트랜지스터의 게이트(225)와 소스(222)/드레인(223)은 수직적으로 서로 중첩되지 않은 오프-셋(off-set) 형태로 이루어져 고 전압 하에서 동작할 수 있으며, 박막트랜지스터의 소스(222)와 전계방출소자의 에미터 전극(215)은 전기적으로 서로 연결되어 있다.
도 6은 스캔 구동 회로(30) 및 테이터 구동 회로(40)의 단위 회로로 사용되는 상보형 다결정 실리콘 박막트랜지스터의 구조를 나타낸 단면도로서, 스캔 및 데이터 구동 회로는 쉬프트 레지스터(shift register) 등으로 이루어지며, 상보형 다결정 실리콘 박막트랜지스터로 구동 회로를 구성하는 기술은 이미 잘 알려져 있다. 스캔 구동 회로(30)와 데이터 구동 회로(40)를 상보형 다결정 실리콘 박막트랜지스터로 구성하면 소비 전력을 줄일 수 있을 뿐만 아니라 동작 속도를 크게 높일 수있다.
상보형 다결정 실리콘 박막트랜지스터는 절연성 기판(10) 위에 n-채널과 p-채널 트랜지스터로 구성되며, 각 트랜지스터은 도핑되지 않은 다결정 실리콘으로 이루어진 채널(351)을 가지며, 채널(351)의 양 측면에 각각 n-형 및 p-형으로 도핑된 다결정 실리콘 소스/드레인(352N,352P)을 가지며, 채널(351) 및 소스/드레인(352N,352P) 위에 게이트 절연막(353)을 가지며, 게이트 절연막(353)의 일부 위에 각각 n-형 및 p-형으로 도핑된 다결정 실리콘 게이트(354N,354P)를 가지며, 게이트절연막(353) 및 게이트(354N,354P) 위에 층간 절연막(355)을 가지며, 층간 절연막(355)의 일부 위에 금속으로 이루어진 소스/드레인 전극(356)이 층간 질연막(355)및 게이트 절연막(353)의 일부를 관통하여 박막트랜지스터의 소스/드레인(352N,352P)에 연결되어 있으며, n-채널 박막트랜지스터의 드레인(352N)과 p-채널트랜지스터의 소스(352P)는 금속 전극(356)을 통해 서로 연결되어 있다. 그리고, 유의 할 점은 상보형 박막트랜지스터의 채널(351)이 상기 도 5의 고 전압 박막트랜지스터(22)의 채널(221)과 동일한 층으로 구성된다.
도 7은 전계 방출 디스플레이의 상판(upper plate) 구성을 보여주는 단면도로서, 도면에 도시된 바와 같이 절연성 투명 기판(70)의 일부 위에 ITO(Indium Tin Oxide)와 같은 투명 전극(71)을 가지며, 상기 투명 전극(71)위에 적색, 녹색, 청색의 형광체(72R),(72G),(72B)를 가진다. 상기 투명 전극(71)은 아노드 구동 회로(anode driver circuit)에 연결되어 디스플레이 신호가 제어되며, 상기 적색, 녹색, 청색의 형광체(72R),(72G),(72B)는 전계 방출 디스플레이의 한 컬러 화소(color pixel)를 이룬다. 이상과 같은 구성을 갖는 하판과 상판을 서로 평행하게 진공 패키징(vacuum packaging)하면, 최종적인 전계 방출 디스플레이 패널이 완성된다. 상기 전계 방출 디스플레이 패널의 스캔, 데이터 및 아노드 구동 회로는 디스플레이 컨트롤 회로(control circuit)예 의하여 제어된다.
상기한 바와 같은 본 발명의 전계 방출 디스플레이를 제조하는 방법을 간단히 설명하면 다음과 같다.
실리콘 전계방출소자(21)에 연결된 고 전압 박막트랜지스터(22)를 p-채널 박막트랜지스터로 구성하고, 전계 에미터 팁(212)의 표면을 p-형의 다결정 실리콘으로 구성하면 식각 공정을 이용한 통상의 실리콘 전계방출소자 제조 공정과 통상의 박막트랜지스터 제조 공정을 이용하여 실리콘 전계방출소자(21)와 고 전압 박막트랜지스터(22)를 쉽게 집적화시킬 수 있고, 박막 트랜지스터(22)을 제조할 때 스캔구동 회로(30) 및 데이터 구동 회로(40)의 단위 회로로 사용되는 상보형 박막 트랜지스터는 소스/드레인의 도펀트(dopant)를 n-형으로 한번 더 이온 주입(ion implantation) 또는 이온 샤우어(ion shower)하면 쉽게 제조할 수 있기 때문에 화소 어레이(20)와 스캔 구동 회로(30) 및 데이터 구동 회로(40)를 하나의 기판 위에 층분히 집적화시킬 수 있다. 그리고, 모든 제조 공정은 600℃ 이하의 온도에서 가능하기 때문에 저가격 및 대면적의 유리를 상기 절연성 기판(10)으로 사용할 수 있다.
이상에서 설명한 본 발명의 작용을 살펴본다.
도 8은 실리콘 전계방출소자(21)의 전자 방출 특성을 나타내는 그래프로서, 게이트 전압(gate voltage)은 전계방출소자의 게이트(214)에 인가되는 전압을 나타내며, 게이트 전압이 특정한 턴-온 전압(turn-on voltage: 통상 50 V 이상임) 이상으로 인가되면 전계방출소자의 에미터 팁(212)으로 부터 전자가 방출된다.
도 9는 본 발명의 전계 방출 디스플레이를 구동하기 위한 신호 전압을 나타낸 타임 차트(time chart)로서, FE 게이트(FE gate)는 전계방출소자(21)의 게이트 공통 전극(23)에 인가되는 전압으로 항상 일정한 전압(통상 전계방출소자의 턴-온전압)으로 유지되며, 스캔 신호(Scan signal)는 스캔 구동 회로(30)으로부터 스캔배선(50)을 통해 상기 p-형 박막트랜지스터(22)의 게이트(225)에 인가되는 전압으로 p-형 박막트랜지스터(22)의 문턱전압(threshold voltage: 여기서는 음 전압) 또는 그 이상의 전압으로 인가되며, 이 스캔 신호는 펄스(pulse) 형태로 화소 어레이의 한 선을 선택(selection)한다. 또한, 데이터 신호(Data signal)는 상기 테이터 구동 회로(40)으로부터 데이터 배선(60)을 통해 상기 p-형 다결정 실리콘 박막트랜지스터(22)의 드레인(223)에 인가되어 전계방출소자(21)의 에미터 팁(2l2)에 전달되는 전압으로, 상기 스캔 신호가 온(on)되었을 때 펄스 형태로 음 전압이 인가되어 전자 방출을 유도한다. 상기와 같이 구동하면 전계방출소자(21)의 게이트(214)에 인가되는 유효 게이트 전압은 전계방출소자의 턴-온 전압 Vto와 데이터 신호의 절대값의 합으로 주어지며 이는 도 9에서 방출 전압(Emission voltage)으로 표시되어 있다.
이와 같은 구동 방법에서 디스플레이의 다단계 표현(gray level representation)은 데이터 신호전압의 펄스 진폭 또는 펄스 시간을 변화시켜 수행한다. 디스플레이의 라인 선택(line selection)을 화소 어레이(20)의 각 화소에 부착되어 있는 고 전압 박막트랜지스터(22)로 제어함으로써 스캔 신호의 크기를 크게 줄일 수 있고, 또한 전자 방출에 필요한 고 전압을 전계방출소자의 게이트(214)와 에미터 팁(212)에 분산시켜 인가함으로써 데이터 신호의 크기를 감소시킬 수 았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의한 전계 방출 디스플레이의 하판(1ower plate)은 하나의 절연성기판 위에 전계 에미터 화소 어레이, 스캔 구동 회로, 테이터 구동회로가 집적화되어 이루어짐으로써, 고화질, 고밀도, 대면적의 전계 방출 디스플레이를 저가격으로 제조할 수 있고, 화소 어레이의 선택 및 데이터 신호를 각 화소에 부착되어 있는 박막트랜지스터를 통해 인가함으로써 스캔 구동 회로 및 데이터 구동 회로의 저전압화가 가능하고, 또한 각 전계방출소자에 부착되어 있는 저항체에 의해 전계 방출특성이 안정화되어 매우 신뢰성 있는 전계 방출 디스플레이를 구현할 수 있게 되며, 모든 제조 공정을 저온에서 수행할 수 있기 때문에 저가격 및 대면적의 유리를 전계 방출 디스플레이의 기판으로 활용할 수 있다.

Claims (8)

  1. 서로 평행하게 진공 패키징된 상판과 하판을 구비하는 전계 방출 디스플레이에 있어서,
    (a) 화소 어레이를 구동하기 위한 스캔구동회로 및 데이타 구동회로, 및(b) 전계방출소자의 게이트가 어레이 전체적으로 공통 접속되는 다수의 전계방출 소자와, 상기 전계방출 소자의 에미터 전극에 소스가 접속되고 상기 스캔구동회로에 게이트가 접속되며 상기 데이터 구동회로에 드레인이 접속된 박막트랜지스터로 구성된 화소가 행열 형태로 배열된 화소 어레이를 동일한 기판 상에 집적화하여 구성한 것을 특징으로 하는 전계 방출 디스플레이.
  2. 제1항에 있어서, 상기 기판은 산화막, 질화막, 석영 또는 유리중 어느하나를 포함하는 것을 특징으로 하는 전계 방출 디스플레이.
  3. 제1항에 있어서, 상기 스캔 구동회로(30)와 데이터 구동회로(40)는 상보형 박막트랜지스터로 구성하는 것을 특징으로 하는 전계 방출 디스플레이.
  4. 제3항에 있어서, 상기 박막트랜지스터의 채널과 상기 상보형 다결정 실리콘 박막 트랜지스터의 채널을 동일한 박막 층으로 구성한 것을 특징으로 하는 전계 방출 디스플레이.
  5. 제1항에 있어서, 상기 박막트랜지스터는 비정질실리콘 또는 다결정실리콘 박막으로 채널 및소스/드레인을 형성하는 것을 특징으로 하는 전계 방출 디스플레이.
  6. 제1항에 있어서, 상기 전계 방출 소자는 원기둥 모양의 저항체와, 상기 저항체 상에 원추형상으로 형성한 에미터 팁과, 상기 에미터 팁 주위에 형성되어 상기 에미터 팁에 전기장을 인가하기 위한 게이트를 포함하여 구성된 것을 특징으로 하는 전계 방출 디스플레이.
  7. 제6항에 있어서, 상기 저항체는 도핑되지 않은 실리콘으로 형성되는 것을 특징으로 하는 전계방출 디스플레이.
  8. 제6항에 있어서, 상기 에미터 팁의 전체 또는 일부가 도핑된 실리콘으로 형성되는 것을 특징으로 하는 전계 방출 디스플레이.
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