KR19980049361A - 동기식 다중장치에서의 au포인터 조정지터 감소장치 - Google Patents

Abstract

동기식 다중장치에 있어서 AU3신호를 VC3신호로 역사상할 때 포인터 조정지터가 발생한다. 이러한 포인터 조정지터는 비트리킹 동작에 따라 1/2비트 단위로 스터핑 처리하여 감소시킨 종래의 AU포인터 조정지터 감소장치가 있다. 그러나 종래의 기술은 포인터 조정의 발생 간격이 급격히 변할 때 비트리킹 발생 간격도 역시 급격히 변하여 이 순간의 지터량이 증가할 수 있다. 따라서 본 발명은 비트리킹 간격은 바로 전에 계산된 값과 현재 계산된 값을 평균하여 발생시킴으로써 간격을 좀 더 완만하게 변화시키면서 이로 인해 발생되는 지터 증가성분을 효과적으로 감소시킬 수 있는 개선된 AU포인터 조정지터 감소기에 관한 것이다. 이러한 지터성분의 감소는 장치 성능을 개선시켜 신뢰성 향상을 가져올 수 있으며, 나아가 전송망의 안정화에 기여하는 효과가 있다.

Description

동기식 다중장치에서의 AU포인터 조정지터 감소장치

본 발명은 교환기와 교환기 사이의 전송인 국간 전송을 위하여 사용되고 있는 동기식 전송 기술에 적용되며, 동기식 전송 기술을 이용한 동기식 다중장치에서 AU 포인터 조정은 DS3 종속신호상에 심각한 지터성분을 유발할 수 있다.

따라서 이러한 지터성분을 감소시키기 위하여 AU 포인터를 해석하고 VC3신호를 형성하는 기능 사이에 AU포인터 조정지터 감소장치를 두어 이를 해결하는 종래의 기술이 있다.

동기식 전송장치에서 VCn신호 형성시 입력되는 STM-1클럭과 장치의 시스템 클럭이 상호 동기되지 않거나 혹은 원더 성분 등이 존재한다면 운용되는 두 클럭간의 클럭차가 발생하게 된다. 이러한 클럭차는 바이트 단위로 계수되는 포인터 값의 조정, 즉 바이트 스터핑에 의해 보상된다.

그러나 이와 같은 포인터 조정은 종속신호 상에 지터성분을 야기하여 장치 성능을 악화시키고, 또한 1.5UI의 출력지터 규격을 만족치 못하게 할 수 있다. 이와 같은 문제를 해결하기 위하여 비트리킹(Bit Leaking) 알고리즘을 바탕으로 바이트 단위 성분을 1/2비트 단위로 나누어서 16번 리킹시켜 스터핑 처리함으로써 비트리킹 단위를 0.5UI성분으로 감소시켜 출력지터 규격을 만족하도록 하는 종래의 AU포인터 조정지터 감소장치(동기식 다중장치의 AU 포인터 조정지터 감소장치, 출원번호 : 94-34029)가 있다.

점-대-점 형태(Point to point ; PTP)의 망구조에서 발생하는 포인터 조정은 일반적으로 발생 간격간에 다소 차이를 가지면서 어느 정도 일정하게 일어난다.

그러나 노드수가 많고, 복합한 구조의 망에서는 상기의 발생 형태와 함께 앞 뒤 포인터 조정간의 발생 간격이 급격하게 차이가 나는 경우가 일어날 수 있다. 이러한 경우는 단순히 바로 전에 발생한 포인터 조정 간격을 16(하나의 포인터 조정에 해당되는 비트리킹 횟수)으로 나누어서 비트리킹을 발생시키는 종래의 방법을 사용하면 급격히 차이가 나는 순간에 이로 인한 지터가 크게 증가할 수 있다. 따라서 이러한 지터성분을 줄일 수 있는 방안이 필요하다.

본 발명은, 앞 뒤 포인터 조정간의 발생 간격이 크게 차이가 날 때 비트리킹의 발생 간격을 좀 더 완만하게 처리하여 지터성분을 줄이기 위한 것이다.

이를 달성하기 위한 본 발명은, 바이트(8비트)성분을 0.5UI성분으로 바꾸어서 16회의 비트리킹으로 처리하기 위하여, 포인터 조정의 발생 간격을 프레임 클럭으로 계수한 후 계수값을 2로 나누고, 나눈 값과 이전에 계산된 값을 평균하여 그 평균된 비트리킹 간격을 비트리킹 간격 계수기로 보내 처리함으로써, 급격하게 간격이 변하는 것을 완만하게 처리하여 지터량을 줄이도록 한다.

이와 같이 지터성분을 감소시킴으로써, 장치의 성능을 개선시키고, 신뢰성을 향상시키며, 나아가 전송망의 안정화에 기여하게 하기 위한 것이다.

도 1은 본 발명에 의한 개선된 AU포인터 조정지터 감소장치의 구성도,

도 2는 본 발명에 적용되는 AU포인터 프레임 구조도,

도 3은 도 1의 비트리킹 처리부의 세부 구성도,

도 4는 도 3의 비트리킹 간격 발생기의 세부 구성도,

도 5는 도 3의 스터핑 및 버스트 검출기의 세부 구성도,

도 6은 도 3의 비트리킹 요구신호 계수기의 세부 구성도,

도 7은 도 3의 갭드클럭(Gapped clock) 발생기의 세부 구성도,

도 8은 비트리킹 처리도,

도 9의 비트리킹 처리된 갭드클럭의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

1, 4 : 어드레스 발생기2 : 탄성버퍼

3 : 비트리킹 처리부5 : 분주기

11 : 비트리킹 간격 발생기12 : 비트리킹 간격 선택기

13 : 비트리킹 간격 계수기14 : 비트리킹 요구신호 계수기

15 : 스터핑 및 버스트 검출회로16 : 갭드클럭 발생기

17 : 지연기31 : 계수기 및 2분주기

32 : 풀에더 및 2분주기33 : 비교기

34 : 계산회로135 : 계산회로2

36 : 3:1 선택기37 : 래치

41 : 스터핑 검출회로42 : 동종 및 이종 버스트 검출회로

43 : 버스트 및 리킹부호 변경 결정회로

51 : 연산기 제어 회로52 : 연산기

53 : 계수기61 : 2:1 선택기

62 : 갭드클럭 발생 제어회로63 : 계수기

64 : AND 논리회로

이하, 첨부한 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.

도 1은 본 발명에 의한 개선된 AU 포인터 조정지터 감소기의 구성도로서, 이에 도시된 바와 같이, 상기 목적을 달성하기 위해 본 발명은 AU3신호를 VC3신호로 역사상할 때 포인터 처리 과정에서 발생되는 AU포인터 조정지터를 감소시키기 위한 감소회로에 있어서, AU포인터 해석기(6)로부터 AU3 수신 데이터와 받아 VC3처리기(7)로 VC3 수신 데이터를 공급하는 탄성버퍼(2)와, 상기 탄성버퍼(2)에 연결되어 AU포인터 해석기(6)의 AU3갭드분주클럭에 의해 쓰기 어드레스를 발생하는 제1어드레스 발생기(1)와, 상기 탄성버퍼(2)에 연결되어 V3갭드분주클럭에 의해 읽기 어드레스를 발생하는 제2어드레스 발생기(4)와, AU포인터 해석기(6)로부터 프레임 클럭, 정/부 스터핑 정보 및 BLC(Bit Leaking Control)클럭을 입력받아 포인터 조정의 발생 간격을 프레임 클럭으로 계수한 후 계수값을 2로 나누고, 나눈 값과 이전에 계산된 값을 평균하여 그 평균된 비트리킹 간격에 의하여 V3갭드클럭을 VC3 처리기(7)에 공급하는 비트리킹 처리부(3) 및 상기 비트리킹 처리부(3)와 상기 제2어드레스 발생기(4)에 연결되어 상기 비트리킹 처리부(3)로부터 출력되는 VC3갭드클럭을 분주하여 상기 제2어드레스 발생기(4)와 상기 VC3처리기(7)로 공급하는 분주기(5)로 구성된다.

이와 같은 조정지터 감소회로는 AU 포인터 해석기(6)와 VC3처리기(7) 사이에 위치하여 상기 AU포인터 해석기(6)로부터 수신 데이터, 쓰기클럭, 정/부스터핑 정보 및 프레임 클럭을 공급받고, 상기 VC3처리기(7)로 VC3갭드클럭, VC3분주클럭 및 VC3 수신 데이터를 공급한다.

상기 제1어드레스 발생기(1)는 상기 탄성버퍼(2)에 연결되어 AU3 갭드분주클럭(6.480MHz)인 쓰기클럭을 이용하여 쓰기 어드레스를 발생하면, 상기 탄성버퍼(2)는 상기 AU3포인터 해석기(6)의 AU3 수신 데이터를 받아들여 저장한다. 그리고, 제2어드레스 발생기(4)의 읽기 어드레스에 의거하여 VC3 수신 데이터를 VC3처리기(7)에 출력한다.

이때, 상기 비트리킹 처리부(3)는 상기 AU포인터 해석기(6)로부터 BLC클럭(51.840MHz)과 정/부 스터핑 정보 및 프레임 클럭을 입력받아 스터핑 발생간격을 계산하고, 비트리킹 간격을 추출하여 클럭을 조정하여 VC3갭드클럭을 발생하여 VC3 처리기(7)와 분주기(4)에 공급한다. 그 VC3갭드클럭을 입력받은 분주기(5)는 VC3갭드클럭을 8분주하여 VC3갭드분주클럭으로 상기 제2어드레스 발생기(4)와 VC3처리기(7)에 공급한다.

따라서, 상기 AU3 수신 데이터는 6.480MHz갭드클럭을 이용하여 탄성버퍼(2)에 쓰여지고, 상기 비트리킹 처리부(3)에서 오는 클럭을 8분주하여 상기 탄성버퍼(2)로부터 데이터를 읽는다.

이때 만일 스터핑 처리 요구가 상기 AU포인터 해석기(6)로부터 입력되면 AU3 수신 데이터와 AU3 갭드 분주클럭이 1바이트가 삭제(정 포인터 조정 혹은 정 스터핑)되거나, 혹은 1바이트가 추가(부 포인터 조정 혹은 부 스터핑)되어서 포인터 조정 처리된 데이터가 버퍼(2)에 쓰여지게 된다. 이러한 포인터 조정(바이트 스터핑) 처리와 동일한 효과를 얻기 위해 비트리킹 처리부(3)에서는 포인터 조정 발생 간격을 계산하고, 계산된 비트리킹 간격 마다 1/2비트 단위로 16회의 클럭을 밀거나(정 비트리킹) 혹은 당기게(부비트리킹) 된다.

상기 비트리킹 처리부(3)에서 조정된 VC3갭드클럭은 상기 분주기(5)에서 8분주되고, 제2어드레스 발생기(4)에 공급한다. 그러므로, 상기 탄성버퍼(2)에 쓰여진 데이터는 비트리킹 처리된 읽기클럭으로 데이터를 읽게 되어 상기 탄성버퍼(2)에서의 데이터 손실은 없다. 즉, 본 발명의 특징은 비트리킹 처리부(3)에서 포인터 조정간격을 계산하여 비트리킹 시킨 VC3갭드클럭을 발생한다는데 있다.

도 2는 본 발명에 적용된 AU3 프레임의 구조도를 나타낸다. H1, H2바이트에는 스터핑 관련정보가 저장되어 있어서, 만일 정 스터핑이 발생되면, H3바이트에 더미(dummy) 데이터가 들어가고, 부 스터핑 발생시에는 H3바이트에 실제 데이터가 들어가게 된다.

도 3은 도 1의 비트리킹 처리부(3)의 세부 구성도로서, 이에 도시된 바와 같이, AU포인터 해석기(6)로부터 공급되는 프레임 클럭을 이용하여 이전의 포인터 조정 시부터 다음의 포인터 조정이 발생할 때까지 계수하고, 이를 평균한 다음 비트리킹시켜야 할 간격을 발생하는 기능을 수행하고, 얻어진 계수값을 출력함과 아울러 계산 종료 및 시작신호에 의해서 포인터 조정이 발생할 때마다 지금까지 계산된 값을 저장하고 계산값을 리셋한 후 다시 계산하는 비트리킹 간격 발생기(11)와, 비트리킹 간격 발생기(11)에서 계산된 평균값 또는 소프트웨어에서 계산된 값 중 한 값을 비트리킹 간격으로 선택하며, 외부 선택신호에 따라 입력을 선택하여 출력하는 로직회로로 구성된 비트리킹 간격 선택기(12)와, 상기 비트리킹 간격 선택기(12)로부터 오는 비트리킹 간격 값을 받아 지연된 프레임 클럭으로 계수하여 비트리킹 요구신호를 발생하는 기능을 수행하며, 계수기와 로직회로 구성되는 비트리킹 간격 계수기(13)와, 상기 프레임 클럭을 지연시켜 상기 비트리킹 간격 계수기(13)에 하향계수를 위한 클럭으로 제공하는 지연기(17)와, 상기 AU3 포인터 해석기(6)로부터 정스터핑신호와 부스퍼핑신호를 입력받고, 그 신호 및 리킹 완료신호와 캐리신호에 의거하여 상기 비트리킹 간격발생기(11)에 공급하는 계산 종료 및 시작신호와, 상기 비트리킹 간격 계수기(13)에 공급하는 계수시작 및 종료신호를 발생함과 아울러 +/-부호신호 및 동종 및 이종버스트를 검출하는 버스트정보를 출력하는 스터핑 및 버스트 검출기(15)와, 상기 스터핑 및 버스트 검출기(15)에서 출력되는 버스트정보와 상기 비트리킹 간격 계수기(13)의 비트리킹 요구신호를 입력으로 비트리킹 수행의 완료를 검출하여 리킹 완료신호와 캐리신호를 상기 스터핑 및 버스트 검출기(15)로 출력하는 비트리킹 요구신호 계수기(14)와, BLC클럭을 이용해서 갭클럭을 만들어 내고, 이때 스터핑 정보가 발생하면 비트리킹 요구신호와 +/-부호신호를 이용해서 갭드되는 위치에 정/부 비트리킹 처리하여 VC3갭드 클럭을 출력하는 갭드클럭 발생기(16)로 구성된다.

이와 같이 구성된 본 발명에 의한 조정지터 감소기의 비트리킹 처리부의 작용을 설명하면 다음과 같다.

상기 비트리킹 간격 발생기(11)는, 본 발명의 핵심적인 사항으로 프레임 클럭을 이용하여 이전의 포인터 조정 시부터 다음의 포인터 조정이 발생할 때까지 계수하여 이를 평균한 다음 비트리킹시켜야 할 간격을 발생하는 기능을 수행하고, 얻어진 계수값은 상기 비트리킹 간격 선택기(12)에 공급한다.

이때, 상기 비트리킹 간격 발생기(11)는 상기 스터핑 및 버스트 검출회로(15)에서 제공되는 계산 종료 및 시작신호에 의해서 포인터 조정이 발생할 때마다 지금까지 계산된 값을 저장하고 계산값을 리셋한 후 다시 계산하게 된다. 그 비트리킹 간격 발생기(11)에서 계산된 평균값 또는 CPU I/F의 소프트웨어에서 계산된 값 중 한 값을 비트리킹 간격으로 선택하며, 외부 선택신호에 따라 입력을 선택하여 출력한다.

상기 비트리킹 간격 선택기(12)로부터 출력되는 비트리킹 간격 값을 상기 비트리킹 간격 계수기(13)가 받아 지연기(17)에서 지연된 프레임 클럭으로 계수하여 비트리킹 요구신호를 발생하는 기능을 수행하며, 상기 스터핑 및 버스트 검출회로(15)의 계수시작 및 종료신호에 의해서 수행된다.

만약, 스터핑요구가 발생치 않으면 상기 비트리킹 간격 계수기(13)는 동작하지 않지만 스터핑 요구시 상기 비트리킹 간격 선택기(12)로부터 비트리킹 간격 계수값을 받아 버퍼에 일시 저장시키고, 상기 지연기(17) 통과한 프레임 클럭에 의해서 하향 계수를 시작한다. 이 계수값이 0상태가 되면 비트리킹 요구신호를 발생시킨 다음 저장된 비트리킹 간격 계수값을 재차 읽어 계수하게 된다. 그리고 상기 비트리킹 간격 계수기(13)는 상기 스터핑 및 버스트 검출회로(15)에서 오는 종료신호에 의해서 계수가 중지된다.

이때, 상기 스터핑 및 버스트 검출회로(15)는, 정스터핑신호와 부스터핑신호를 입력받고, 비트리킹 요구신호 계수기(14)로부터 리킹 완료신호와 캐리신호를 입력받아, 상기 계산 종료 및 시작신호, 계수시작 및 종료신호, +/-부호신호를 발생하고, 동종 및 이종 버스트를 검출한다.

상기 비트리킹 요구신호 계수기(14)는 상기 스터핑 및 버스트 검출회로(15)와 비트리킹 간격 계수기(13)에서 출력되는 버스트정보와 비트리킹 요구신호를 입력으로 비트리킹 수행의 완료를 검출하여 리킹 완료신호와 캐리신호를 상기 스터핑 및 버스트 검출회로(15)로 출력하고, 상기 갭드클럭 발생기(16)는 BLC클럭을 이용해서 30번째 클럭을 갭(Gap)시켜 50.112MHz를 만들어 내고, 이때 스터핑 정보가 발생하면 비트리킹 요구신호와 +/-부호신호를 이용해서 갭드되는 위치에 정 비트리킹(반클럭 밈) 혹은 부 비트리킹(반클럭 당김) 처리하게 된다(도 9 참조). 이와 같이 비트리킹 처리된 클럭은 VC3갭드클럭이 되어 분주기를 거쳐 탄성버퍼에 제공되고 VC3신호처리기에 공급된다.

도 4는 도 3의 비트리킹 간격 발생기(11)의 세부 구성도로서, 이에 도시된 바와 같이 상기 계산 종료 및 시작신호에 의거하여 프레임 클럭을 클럭신호로 계수하고 2분주(1비트 시프트라이트)한 후 최상위 비트를 0으로 삽입하여, 포인터 조정 간격에 대한 비트리킹 간격 측정에 따른 계산값1을 발생하는 계수기 및 2분주기(31)와, 상기 계수기 및 2분주기(31)에서 제공되는 계산값1과, 이전의 평균값인 평균값1을 더한 다음 2분주(1비트 시프트 라이트)하여 평균값인 계산값2을 생성하는 풀에더(Full adder) 및 2분주기(32)와, 상기 계산값1과 평균값1의 크기를 비교하여 그 정보를 출력하는 비교기(33)와, 상기 폴에더 및 2분주기(32)에서 출력되는 계산값2에 가중치로 설정된 설정값 1을 뺀 값을 생성하는 계산회로1(34)과, 상기 폴에더 및 2분주기(32)에서 출력되는 계산값2에 가중치로 설정된 설정값 1을 더한 값을 생성하는 계산회로2(35)와, 상기 풀에더 및 2분주기(32), 계산회로1(34)과 계산회로2(35)에서 오는 계산값 중에서 상기 비교기(33)의 비교정보에 의거하여 선택하는 3:1 선택기(36)와, 그 3:1 선택기(36)의 출력을 래치시켜 평균값1로 상기 풀에더 및 2분주기(32)에 피드백시킴과 아울러 비트리킹 간격 선택기(12)로 출력하는 래치(37)로 구성된다.

이와 같이 구성되는 비트리킹 간격발생기(11)의 작용을 설명하면 다음과 같다.

상기 계수기 및 2분주기(31)는, 포인터 조정인 스터핑 사이의 간격을 측정하는 회로이다. 이는 프레임 클럭을 클럭신호로 사용하여 계산 종료 및 시작신호가 1일 때만 계수하고, 0이면 계수기를 리셋 시키게 된다. 상기와 같이 계수된 계수값은 2분주를 수행하기 위하여 1비트 시프트 라이트(Shift right)하고 최상위 비트를 0으로 삽입하여 포인터 조정 간격에 대한 비트리킹 간격인 계산값1로 변경된다. 종래 기술에서는 포인터 조정 간격에 대한 비트리킹 간격인 계산값1을 평균하지 않고 바로 비트리킹 간격 선택기(12)를 경유하여 비트리킹 간격 계수기(13)에 공급되지만 본 발명에서는 계산값1을 평균한 다음 비트리킹 간격 계수기(13)에 공급하게 된다.

따라서, 상기 계수기 및 2분주기(31)의 출력은 폴에더(Full adder) 및 2분주기(32)에 공급되고, 그 계산값1과 이전의 평균값인 평균값1을 더한 다음 2분주(1비트 시프트 라이트)하여 평균값인 계산값2를 생성한다. 상기 폴에더 및 2분주기(32)는 폴에더와 로직회로로 구성된다. 여기서 계산값2는 평균된 비트리킹 간격을 나타내고 있지만 이를 바로 이용할 경우 상기 탄성버퍼(2)의 크기를 증가시켜야 하기 때문에 계산값1이 평균값1을 비교하여 그에 따른 제어를 한다.

상기 비교기(33)는 앞서 살펴본 바와 같이 계산값1과 평균값1의 크기를 비교한 다음 이를 상기 3:1 선택기(36)에 제공하여 해당 값을 선택할 수 있도록 한다. 상기 3:1 선택기(36)에 제공되는 정보는 2비트인 ‘C1’과 ‘C0’을 이용한다. ‘C1C0’값이 00이면 계산값1과 평균값1이 동일하고, 01이면 평균값1이 계산값1보다 클 경우이며, 10이면 평균값1이 계산값1보다 작은 경우이다.

상기 비교기(33)는 로직회로로 구성된다.

상기 계산회로1(34)은 상기 풀에더 및 2분주기(32)에서 출력되는 계산값2에 가중치로 설정된 설정값 1을 뺀 값을 생성하는 기능을 수행하고, 이는 풀에더와 로직회로로 구성된다. 여기서 설정값 1은 시스템에 맞게 설정하고 CPU접속을 통해 제공된다. 상기 계산회로2(35)는 상기 풀에더 및 2분주기(32)에서 출력되는 계산값2에 가중치로 설정된 설정값 1을 더한 값을 생성하는 기능을 수행하고, 이의 구성은 풀에더와 로직회로로 이루어진다.

상기 3:1 선택기(36)는 상기 풀에더 및 2분주기(32), 계산회로1(34)과 계산회로2(35)에서 오는 계산값 중에서 상기 비교기(33)의 C0과 C1값에 따라 하나의 값을 선택하여 상기 래치(37)에 제공하는 기능을 수행한다. 즉, 현재의 계산값1이 평균값1보다 크면, 계산회로2(35)의 값을 선택하고, 현재의 계산값1이 평균값1보다 작으면, 계산회로1(34)의 값을 선택하며, 평균값1과 계산값1이 서로 같은 경우에는 계산값2를 선택하여 출력한다.

따라서, 현재의 계산값1이 평균값1보다 크면, 즉 현재의 포인터 조정 간격이 이전 포인터 조정의 간격보다 넓다면, 새로이 계산된 평균값에 가중치인 설정값 1만큼을 더하여 비트리킹 간격을 좀 더 넓게 한다. 반대로 현재의 계산값1이 평균값1보다 작으면, 즉 현재의 포인터 조정 간격이 이전 포인터 조정의 간격보다 좁다면 새로이 계산된 평균값에 설정값 1만큼을 빼서 비트리킹 간격을 좀 더 좁게 만들어 탄성버퍼(2)의 크기에 대한 부담을 줄일 수 있다.

상기 래치(37)는 상기 3:1 선택기(36)에서 오는 계산값을 상기 계수기 및 2분주기(31)의 계산 종료 및 시작신호에 의해서 0상태에서 래치 한다. 래치된 데이터는 최종 평균값1이 되며, 이는 비트리킹 간격 선택기(12)를 경유하여 비트리킹 간격 계수기(13)에 공급하고 또한 풀에더 및 2분주기(32)와 비교기(33)에 제공한다.

도 5는 도 3의 스터핑 및 버스트 검출회로(15)의 세부 구성도로서, 이에 도시된 바와 같이, 정스터핑 정보와 부스터핑 정보에 의거하여 상기 비트리킹 간격 발생기(11)로 계산종료 및 시작신호를 보내고, 상기 비트리킹 간격 계수기(13)로 계수시작 및 종료신호를 출력하며, +/-부호신호1을 발생하는 스터핑 검출회로(41)와, 상기 정스터핑 정보와 부스터핑 정보에 의거하여 동일한 극성의 버스트가 발생하면 동종 버스트신호1을 출력하고, 다른 극성의 버스트이면 이종 버스트신호1을 출력하며, 상기 리킹완료신호에 의해 리세트되는 동종 및 이종 버스트 발생을 알리는 동종 및 이종 버스트 검출회로(42)와, 상기 +/-부호신호1, 동종 버스트신호1, 이종 버스트신호1을 받아서 상기 캐리신호에 따라 부호 및 극성변경 요구시에는 상기 +/-부호신호1의 상태를 변경하여 출력하고, 상기 동종/이종 버스트신호를 서로 바꾸어 출력하는 버스트 및 리킹부호 변경 결정회로(43)로 구성된다.

이와 같이 구성된 스터핑 및 버스트검출기(15)의 작용을 설명하면 다음과 같다.

상기 스터핑 검출회로(41)는 상기 정스터핑 정보와 부스터핑정보를 입력받아 그에 따라 상기 비트리킹 간격 발생기(11)로 계산종료 및 시작신호를 보내고, 상기 비트리킹 간격 계수기(13)로 계수시작 및 종료신호를 출력하며, 그리고 상기 버스트 및 리킹부호 변경 결정회로(43)로 +/-부호신호1을 출력한다. 상기 스터핑 검출회로(41)는 JK 플립플롭, D플립플롭 및 로직회로로 구성된다.

상기 계산종료 및 시작신호는 0상태일 때 평균처리하여 계산된 비트리킹 간격의 발생을 종료와 계산된 비트리킹 간격을 저장하며, 1상태일 때 다시 계산을 시작하게 된다. 이 신호의 초기상태는 시작과 동시에 1상태를 유지하다가 정 혹은 부스터핑의 발생에 따라 0으로 바뀌게 된다.

상기 계수시작 및 종료신호는 상기 계산 종료 및 시작신호와 동일하게 동작하지만 상기 비트리킹 간격 계수기(13)에 비트리킹 간격을 받은 후 계수를 시작하여야 하므로, 상기 계산 종료 및 시작신호보다 지연시켜 발생한다. 상기 +/-부호신호1은 정 스터핑 발생시 0상태가 출력되어 상기 갭드클럭 발생기(16)에서 정 비트리킹을 수행케 하고, 부스터핑이 발생하면 1상태가 출력되어 부 비트리킹을 수행하도록 한다.

한편, 상기 정스터핑 정보와 부스터핑정보를 입력받는, 상기 동종 및 이종 버스트 검출회로(42)는 동일한 극성의 버스트가 발생하면 동종 버스트신호1에 1상태를 출력하고, 다른 극성의 버스트이면 이종 버스트신호1에 1상태로 출력하여 동종 및 이종 버스트 발생을 알리게 된다. 또한 이 신호는 상기 비트리킹 요구신호 계수기(14)의 리킹 완료신호에 의해서 리셋 된다.

상기 동종 및 이종 버스트 검출회로(42)는 D플립플롭과 로직회로로 구성된다.

상기 버스트 및 리킹부호 변경 결정회로(43)는 +/-부호신호1, 동종 버스트신호1, 이종 버스트신호1을 받아서 상기 캐리신호에 따라 부호 및 극성변경이 요구되지 않으면 현 상태와 동일하게 출력시키고, 부호 및 극성변경 요구 시에는 +/-부호신호1의 상태가 0상태이면 1상태로, 1상태이면 0상태로 변경된 후 +/-부호신호로 출력시킨다. 또한 동종 버스트신호1은 이종 버스트신호로, 이종 버스트신호1은 동종 버스트신호로 바꾸어 출력하게 한다.

부호 및 극성 변경 요구는 이종 버스트신호가 1이 되고 비트리킹 요구신호 계수기로부터 오는 캐리신호가 1상태로 될 때 발생한다. 상기 회로에 사용되는 출력값은 리킹 완료신호에 의해 초기상태로 리셋 된다. 상기 버스트 및 리킹부호 변경 결정회로(43)는 D플립플롭과 로직회로로 구성된다.

도 6은 도 3의 비트리킹 요구신호 계수기(14)의 세부 구성도로서, 이에 도시된 바와 같이, 상기 버스트 정보에 의거하여 연산기 제어신호를 출력하는 연산기 제어회로(51)와, 그 제어에 의해 고정값 16을 이용하여 비트리킹 요구신호 계수값을 계산하는 연산기(52)와, 계산된 계수값을 상기 비트리킹 간격 계수기에서 오는 비트리킹 요구신호에 의해서 하향 계수되고, 그 값이 0상태가 되면 리킹 완료신호를 발생하는 계수기(53)로 구성된다.

이와 같이 구성된 비트리킹 요구신호 계수기(14)는, 상기 연산기 제어회로(51)는 상기 스터핑 및 버스트 검출회로(15)에서 오는 버스트 정보를 입력으로 상기 연산기(52)의 동작을 제어하는 연산기 제어신호를 출력하고, 상기 제어된 연산기(52)는 상기 계수기(53)의 출력값과 고정값인 16을 이용하여 계산한다. 계산된 계수값은 상기 계수기(53)로 로딩시켜 비트리킹 간격 계수기에서 오는 비트리킹 요구신호에 의해서 하향 계수되고, 그 값이 0상태가 되면 리킹 완료신호를 발생시킨다.

도 7은 도 3의 갭드클럭 발생기(16)의 세부 구성도로서, 이에 도시된 바와 같이 BLC클럭 및 그의 반전된 클럭을 클럭 선택신호에 의해서 선택하는 상기 2:1선택기(61)와, 상기 비트리킹 간격 계수기(13)에서 오는 비트리킹 요구신호와 상기 스터핑 및 버스트 검출회로(15)에서 오는 +/-부호신호를 이용하여 상기 클럭 선택신호를 발생시키고, 정/부 비트리킹을 위해 계수 제어신호를 제공하는 갭드클럭 발생 제어회로(62)와, 바이트 스터핑이 없을 때, 상기 2:1선택기(61)에서 오는 선택된 클럭을 이용해서 30번째 클럭을 갭핑시키고, 바이트 스터핑이 발생하면 갭핑된 클럭을 상기 계수 제어신호를 이용하여 갭핑위치에서 정/부비트리킹시키기 위한 갭드신호를 발생하는 계수기(63)와, 상기 2:1선택기(61)에서 나오는 선택클럭과 상기 계수기(63)에서 오는 갭드신호를 이용하여 AND논리를 적용시킨 후 VC3갭드클럭을 발생시키는 AND회로(64)로 구성된다. 그 갭드클럭 발생기(16)는 계수기, D플립플롭과 논리회로로 구성된다.

이와 같이 구성된 갭드클럭 발생기의 작용을 설명하면 다음과 같다.

상기 2:1선택기(61)는 51.84MHz의 BLC클럭을 이용하여 반전된 클럭을 만들고, 상기 갭드클럭 발생 제어회로(62)에서 오는 클럭 선택신호에 의해서 BLC클럭(0)과 반전된 클럭(1)을 선택한다. 선택된 클럭은 상기 계수기(63)와 AND회로(64)로 공급된다.

상기 갭드클럭 발생 제어회로(62)는 상기 비트리킹 간격 계수기(13)에서 오는 비트리킹 요구신호와 상기 스터핑 및 버스트 검출회로(15)에서 오는 +/-부호신호를 이용하여 정 비트리킹과 부 비트리킹 발생을 위한 소스클럭을 선택하기 위한 클럭 선택신호를 발생시키고, 또한 정/부 비트리킹을 위해 상기 계수기(63)로 계수 제어신호를 제공하여 클럭을 밀고 당기게 한다.

상기 계수기(63)는 바이트 스터핑이 발생하지 않았을 때 상기 2:1선택기에서 오는 선택클럭을 이용해서 30번째 클럭을 갭핑시키는 갭드신호를 만들어 상기 AND회로(64)에 제공한다. 또한 만일 바이트 스터핑이 발생하면 30번째 클럭을 갭핑한 후 상기 갭드클럭 발생 제어회로(62)에서 오는 계수 제어신호를 이용하여 갭핑위치에서 반클럭을 밀거나(정비트리킹) 혹은 반클럭을 당기게 (부스터핑)하는 갭드신호를 발생시켜 AND회로(64)에 공급한다. (도 9 참조)

상기 AND회로는 상기 2:1선택기(61)에서 나오는 선택클럭과 상기 계수기에서 오는 갭드신호를 이용하여 AND논리를 적용시킨 후 VC3갭드클럭을 발생시키게 된다.

도 8은 본 발명 적용에 따른 포인터 조정지터의 검출 상태도로 (가)는 비트리킹을 처리하지 않을 때의 읽기와 쓰기클럭의 차이로 인해 발생되는 포인터 조정지터를 나타낸 것이고, (나)는 종래 기술을 이용하여 비트리킹 처리된 포인터 조정지터를 나타낸 것이며, (다)는 본 발명의 개선된 AU 포인터 조정지터 감소기를 이용할 때 나타나는 포인터 조정지터를 보여주고 있다. (가)에서 포인터 조정 간격이 급격하게 변할 때 (나)의 비트리킹의 간격도 급격히 변하지만 (다)에서는 비트리킹 간격을 평균적으로 처리하기 때문에 완만하게 변하는 것을 볼 수 있다.

도 9는 비트리킹 처리된 갭드클럭의 타이밍도로 (가)는 스터핑이 발생하지 않은 정상상태일 때 30번째 클럭이 갭핑되어 있는 VC3갭드클럭을 보여주고 있고, (나)는 정 스터핑이 발생하여 갭드위치에서 반 클럭 미는 정 비트리킹의 발생을 나타내고 있으며, (다)는 부 스터핑이 발생하여 갭드되는 위치에서 반 클럭 당기는 부 비트리킹의 발생을 보여주고 있다.

상기와 같이 구성되어 동작하는 본 발명은 AU 포인터 조정인 바이트 스터핑이 발생하면 1/2비트 단위로 16번 비트리킹 시키지만 비트리킹 간격을 평균값으로 처리함으로써 포인터 조정 간격이 급격하게 변하는 경우에도 비트리킹 간격을 좀 더 완만하게 변화시켜 예상되는 지터성분의 증가를 감소시킬 수 있다.

AU 포인터 조정인 바이트 스터핑이 발생하였을 때 비트리킹 동작에 따라 1/2비트 단위로 스터핑 처리하여 지터를 감소시킨 종래의 기술(출원번호 : 94-34029)은 포인터 조정 간격이 급격히 변할 때는 비트리킹 간격 또한 급격히 변하기 때문에 이 순간의 지터가 증가할 수 있다. 따라서 본 발명에서 제시한 바와 같이 비트리킹 간격을 평균 처리함으로써 간격을 좀 더 완만하게 변화시켜 지터성분을 감소시킬 수 있다. 또한 이러한 지터성분의 감소는 장치 성능을 개선시켜서 장치의 신뢰성을 향상할 수 있으며, 나아가 전송망의 안정화에 기여하는 효과가 있다.

본 발명은 동기식 다중장치에 있어서 AU3(Administrative unit-3)신호를 VC3(Virtual container-3)신호로 역사상할 때에 나타나는 포인터 조정지터를 감소시키기 위한 AU포인터 조정지터 감소장치에 있어서, 포인터 조정의 발생 간격이 급격히 바뀌는 경우에 일어날 수 있는 지터 증가성분을 비트리킹 발생 간격을 보완하여 효과적으로 감소시키기 위한 개선된 AU포인터 조정지터 감소장치를 제공하기 위한 것이다.

Claims (6)

1. 동기식 다중장치에서의 AU3신호를 VC3신호로 역사상할 때 비트리킹 처리 수단을 이용하여 포인터 처리 과정에서 발생되는 AU포인터 조정지터를 감소시키기 위한 장치에 있어서,

   AU포인터 해석기의 AU3 수신 데이터를 VC3처리기의 VC3 수신 데이터로 공급하기 위한 탄성버퍼수단과,

   AU3갭드분주클럭에 의해 상기 탄성버퍼수단의 쓰기 어드레스를 발생하는 제1어드레스 발생수단과,

   분주된 VC3갭드클럭에 의해 상기 탄성버퍼수단의 어드레스를 발생하는 제2어드레스 발생수단과,

   프레임 클럭, 정/부스터핑이 정보 및 BLC(Bit Leaking Control)클럭을 입력으로 하여 포인터 조정 발생 간격을 프레임 클럭으로 계수한 후 계수값을 평균하고, 현재의 평균값과 이전에 계산된 평균값을 다시 평균값으로 계산하여 비트리킹 간격을 계수하며, 그 계수된 비트리킹 간격에 따른 VC3갭드클럭을 발생하여 VC3처리기에 출력하는 비트리킹 처리수단 및

   상기 비트리킹 처리수단으로부터 출력되는 VC3갭드클럭을 분주하여 상기 제2어드레스 발생수단과 상기 VC처리기에 공급하는 분주수단으로 구성되는 것을 특징으로 하는 동기식 다중장치에서의 AU포인터 조정지터 감소장치.
2. 제1항에 있어서, 상기 비트리킹 처리수단은,

   프레임 클럭을 이용하여 이전의 포인터 조정 간격을 계수하고, 이를 평균한 다음 비트리킹시켜야 할 간격을 발생하는 비트리킹 간격 발생기(11)와,

   그 비트리킹 간격 발생기(11)에서 계산된 평균값 또는 소프트웨어에서 계산된 값 중 한 값을 비트리킹 간격으로 선택하는 비트리킹 간격 선택기(12)와,

   상기 비트리킹 간격 선택기(12)로부터 오는 비트리킹 간각 값을 받아 지연된 프레임 클럭에 의해 하향 계수하여 비트리킹 요구신호를 발생하는 비트리킹 간격 계수기(13)와,

   상기 프레임 클럭을 지연시켜 상기 비트리킹 간격 계수기(13)에 하향계수를 위한 클럭으로 제공하는 지연기(17)와,

   상기 AU3 포인터 해석기로부터의 정스터핑신호와 부스퍼핑 신호와 리킹 완료신호 및 캐리신호에 의거하여 +/-부호신호를 발생하고, 상기 비트리킹 간격발생기(11)에 계산 종료 및 시작신호를, 상기 비트리킹 간격 계수기(13)에 계수시작 및 종료신호를 공급함과 아울러 동종 및 이종 버스트 검출에 의한 버스트정보를 출력하는 스터핑 및 버스트 검출기(15)와,

   상기 버스트정보와 상기 비트리킹 요구신호를 입력으로 비트리킹 수행의 완료를 검출하여 상기 리킹 완료신호와 캐리신호를 출력하는 비트리킹 요구신호 계수기(14)와,

   BLC클럭을 이용해서 갭클럭을 만들어 내고, 스터핑 정보가 발생하면 비트리킹 요구신호와 +/-부호신호를 이용해서 갭드되는 위치에 정/부 비트리킹 처리하여 VC3갭드클럭을 출력하는 갭드클럭 발생기(16)로 구성된 것을 특징으로 하는 동기식 다중장치에서의 AU포인터 조정지터 감소장치.
3. 제2항에 있어서, 상기 비트리킹 간격 발생기(11)는,

   상기 계산 종료 및 시작신호에 의거하여 프레임 클럭을 클럭신호로 계수하고 2분주(1비트 시프트라이트)한 후 최상위 비트를 0으로 삽입하여, 포인터 조정 간격에 대한 비트리킹 간격 측정에 따른 계산값1을 발생하는 계수기 및 2분주기(31)와,

   상기 계산값1과, 이전의 평균값인 평균값1을 더한 다음 2분주(1비트 시프트 라이트) 하여 평균값인 계산값2을 생성하는 풀에더(Full adder) 및 2분주기(32)와,

   상기 계산값1과 평균값1의 크기를 비교하여 그 정보를 출력하는 비교기(33)와,

   상기 계산값2에 가중치로 설정된 설정값 1을 뺀 값을 생성하는 계산회로1(34)과,

   상기 계산값2에 가중치로 설정된 설정값 1을 더한 값을 생성하는 계산회로2(35)와,

   상기 비교정보에 의거하여 현재의 계산값1이 평균값1보다 크면, 계산회로2(35)의 값을 선택하고, 현재의 계산값1이 평균값1보다 작으면, 계산회로1(34)의 값을 선택하며, 같은 경우 상기 폴에더 및 2분주기(32)의 계산값2를 선택하는 3:1 선택기(36)와,

   그 3:1 선택기(36)의 출력을 래치시켜 평균값1로 상기 풀에더 및 2분주기(32)에 피드백시킴과 아울러 비트리킹 간격 선택기(12)로 출력하는 래치(37)로 구성된 것을 특징으로 하는 동기식 다중장치에서 AU포인터 조정지터 감소장치.
4. 제2항에 있어서, 스터핑 및 버스트 검출회로(15)는,

   정스터핑 정보와 부스터핑 정보에 의거하여 상기 비트리킹 간격 발생기(11)로 계산종료 및 시작신호를 보내고, 상기 비트리킹 간격 계수기(13)로 계수시작 및 종료신호를 출력하며, +/-부호신호1을 발생하는 스터핑 검출회로(41)와,

   상기 정스터핑 정보와 부스터핑 정보에 의거하여 동일한 극성의 버스트가 발생하면 동종 버서트신호1을 출력하고, 다른 극성의 버스트이면 이종 버스트신호1을 출력하며, 상기 리킹완료신호에 의해 리세트되는 동종 및 이종 버스트 발생을 알리는 동종 및 이종 버스트 검출회로(42)와,

   상기 +/-부호신호1, 동종 버스트신호1, 이종 버스트신호1을 받아서 상기 캐리신호에 따라 부호 및 극성변경 요구시에는 상기 +/-부호신호1의 상태를 변경하여 출력하고, 상기 동종/이종 버스트신호를 서로 바꾸어 출력하는 버스트 및 리킹부호 변경 결정회로(43)로 구성된 것을 특징으로 하는 동기식 다중장치에서의 AU포인터 조정지터 감소장치.
5. 제2항에 있어서, 상기 비트리킹 요구신호 계수기(14)는,

   상기 버스트 정보에 의거하여 연산기 제어신호를 출력하는 연산기 제어회로(51)와,

   그 제어에 의해 고정값 16을 이용하여 비트리킹 요구신호 계수값을 계산하는 연산기(52)와,

   계산된 계수값을 상기 비트리킹 간격 계수기에서 오는 비트리킹 요구신호에 의해서 하향 계수되고, 그 값이 0상태가 되면 리킹 완료신호를 발생하는 계수기(53)로 구성된 것을 특징으로 하는 동기식 다중장치에서의 AU포인터 조정지터 감소장치.
6. 제2항에 있어서, 상기 갭드클럭 발생기(16)는,

   BLC클럭 및 그의 반전된 클럭을 클럭 선택신호에 의해서 선택하는 상기 2:1선택기(61)와,

   상기 비트리킹 간격 계수기(13)에서 오는 비트리킹 요구신호와 상기 스터핑 및 버스트 검출회로(15)에서 오는 +/-부호신호를 이용하여 상기 클럭 선택 신호를 발생시키고, 정/부 비트리킹을 위해 계수 제어신호를 제공하는 갭드클럭 발생 제어회로(62)와,

   바이트 스터핑이 없을 때, 상기 2:1선택기(61)에서 오는 선택된 클럭을 이용해서 30번째 클럭을 갭핑시키고, 바이트 스터핑이 발생하면 갭핑된 클럭을 상기 계수 제어신호를 이용하여 갭핑위치에서 정/부 비트리킹시키기 위한 갭드신호를 발생하는 계수기(63)와,

   상기 2:1선택기(61)에서 나오는 선택클럭과 상기 계수기(63)에서 오는 갭드신호를 이용하여 AND논리를 적용시킨 후 VC3갭드클럭을 발생시키는 AND회로(64)로 구성된 것을 특징으로 하는 동기식 다중장치에서의 AU포인터 조정지터 감소장치.