KR0126854B1 - 동기식 다중장치의 에이유(au) 포인터 조정지터 감소장치 - Google Patents

Abstract

본 발명은 동기식 다중장치의 AU 포인터 조정지터 감소장치에 관한 것으로, 특히 외부로부터 AU3 갭드분주클럭(6.480MHz)을 입력받아 읽기 어드레스를 발생하는 제 1 어드레스 발생수단(1) ; 외부로부터 BLC(Bit Leaking Control) 클럭(51.840MHz)과 정/부 스터핑정보 및 프레임클럭을 입력받아 VC3 갭드클럭(50.112MHz)을 출력하는, 비트리킹 처리수단(3) ; 상기 비트리킹 처리수단(3)으로부터 출력되는 VC3 갭드클럭을 8분주하여 VC3 갭드 분주클럭(6.264MHz)을 출력하는 분주수단(5) ; 상기 분주수단(5)으로부터 VC3 갭드 분주클럭(6.264MHz)을 입력받아 쓰기 어드레스를 발생하는 제 2 어드레스 발생수단(4) ; 및 상기 제 1, 제 2 어드레스 발생수단(1,4)에서 발생되는 어드레스에 따라 외부로부터 입력되는 AU3 수신데이터를 저장하거나 저장되어 있는 VC3 데이터를 출력하는 탄성버퍼수단(2)을 구비하여 AU3 신호를 VC3 신호로 역사상 할때 나타나는 바이트성분의 포인터 조정지터를 감소시킬 수 있다.

Description

동기식 다중장치의 에이유(AU) 포인터 조정지터 감소장치

제 1 도는 본 발명에 따른 AU(Administrative Unit) 포인터 조정지터 감소장치의 구성도.

제 2 도는 본 발명에 적용되는 AU 포인터 프레임 구조도.

제 3 도는 제 1 도의 비트리킹 처리부의 세부 구성도.

제 4 도는 제 3 도의 스터핑 및 버스트 검출기의 세부 구성도.

제 5 도는 제 3 도의 비트리킹 요구신호 계수기의 세부 구성도.

제 6 도는 제 3 도의 갭드 클럭(Gapped clock) 발생기의 세부 구성도

제 7 도는 본 발명의 적용에 따른 포인터 조정지터의 검출 상태도.

제 8 도는 비트리킹 처리된 갭드 클럭의 타이밍도

* 도면의 주요부분에 대한 부호의 설명

1,4 : 어드레스 발생기2 : 탄성버퍼

3 : 비트리킹 처리부5 : 분주기

본 발명은 동기식 다중장치에 있어서, AU3(Administrative Unit-3) 신호를 VC3(Virtual Container-3) 신호로 역사상할때 나타나는 바이트성분의 포인터 조정지터를 감소시키는 AU 포인터 조정지터 감소장치에 관한 것이다.

일반적으로, 전송망 노드에서 초기 VCn 신호 형성시의 STM-1 클럭과 새로운 STM-1 클럭이 상호 동기되지 않은 독립된 클럭으로 운용되는 경우에 두 클럭간의 차는 바이트 단위로 계수되는 포인터 값의 조정에 의해 보상된다.

그러나, 포인터 조정에 따른 지터성분이 발생하여 망간의 허용되는 1.5UI(Unit Interval)의 출력지터 규격을 만족치 못하게 된다.

이에, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 스터핑 발생시 탄성버퍼의 읽기클럭을 바이트 단위로 처리함에 따라 발생되는 포인터 조정지터를 비트리킹(Bit Leaking) 알고리즘을 바탕으로 1/2비트 단위로 16번 리킹시켜 스터핑을 처리함으로써 포인터 조정지터를 0.5UI 성분으로 감소시키고, VC3 신호에서 DS3(Digital Signal-3)를 추출할 때 사용되는 스무딩 PLL(Smoothing PLL)를 통해 제거하므로서 출력지터 규격을 만족하도록 하는 AU 포인터 조정지터 감소장치를 제공하는 것을 그 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 본 발명은, AU3(Administrative Unit-3) 신호를 VC3(Virtual Container-3) 신호로 역사상하는 바이트 스터핑 처리과정에서 발생하는 포인터 조정지터를 감소시키기 위한 AU 포인터 조정지터 감소장치에 있어서, 외부로부터 AU3 갭드분주클럭(6.480MHz)을 입력받아 읽기 어드레스를 발생하는 제 1 어드레스 발생수단 ; 외부로부터 BLC(Bit Leaking Control) 클럭(51.840MHz)과 정/부 스터핑정보 및 프레임클럭을 입력받아 VC3 갭드클럭(50.112MHz)을 출력하는 비트리킹 처리수단 ; 상기 비트리킹 처리수단으로부터 출력되는 VC3 갭드클럭을 8분주하여 VC3 갭드클럭(6.264MHz)을 출력하는 분주수단 ; 상기 분주수단으로부터 VC3 갭드분주클럭(6.264MHz)을 입력받아 쓰기 어드레스를 발생하는 제 2 어드레스 발생수단 ; 및 상기 제 1, 제 2 어드레스 발생수단에서 발생되는 어드레스에 따라 외부로부터 입력되는 AU3 수신데이터를 저장하거나 저장되어 있는 VC3 데이터를 출력하는 탄성버퍼수단을 구비하는 것을 특징으로 한다.

이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제 1 도는 본 발명에 따른 AU 포인터 조정지터 감소장치의 구성을 나타낸 것으로, 2개의 어드레스 발생기(1,4), 탄성버퍼(2), 비트리킹 처리부(3) 및 분주기(5)로 구성되고, AU 포인터 해석기(도시안됨)와 VC3 처리기(도시안됨) 사이에 위치하여 상기 AU 포인터 해석기로부터 수신데이터, 쓰기클럭, 정/부 스터핑 정보 및 프레임 클럭을 공급받고, 상기 VC3 처리기로 VC3 갭드클럭, VC3 분주클럭 및 VC3 수신데이터를 공급한다.

상기 어드레스 발생기(1)는 상기 탄성버퍼(2)에 연결되며, AU 포인터 해석기로부터 AU3 갭드분주클럭(6.480MHz) 을 입력받아 읽기 어드레스를 발생한다.

상기 탄성버퍼(2)는 상기 어드레스 발생기(1,4)에서 발생된 읽기 어드레스 및 쓰기 어드레스에 따라 상기 AU3 수신데이터와 VC3 수신데이터를 읽고 쓸수 있도록 한다.

상기 비트리킹 처리부(3)는 상기 AU 포인터 해석기로부터 BLC 클럭(51.840MHz) 과 정/부 스터핑정보 및 프레임클럭을 입력받아 스터핑 발생간격을 계산하고, 비트리킹 간격을 추출하여 클럭을 조정한다.

상기 분주기(5)는 상기 비트리킹 처리부(3)와 어드레스 발생기(4)에 연결되어 상기 비트리킹 처리부(3)로 부터 출력되는 VC3 갭드클럭을 8분주하여 상기 어드레스 발생기(4)로 공급한다.

상기 탄성버퍼(2)는 6.480MHz 갭드분주클럭에 따라 AU3 수신데이터를 저장하고, 상기 비트리킹 처리부(3)의 출력클럭을 8분주한 클럭에 따라 VC3 수신데이터를 출력한다. 이때, 스터핑 처리 요구가 상기 AU 포인터 해석기로부터 입력되면 AU3 수신데이터와 AU3 갭드분주클럭이 1바이트씩 삭제(정스터핑)되거나 혹은 1바이트씩 추가(부스터핑)된 스터핑 처리데이터가 탄성버퍼(2)에 저장된다. 이러한 바이트 스터핑 처리와 동일한 효과를 얻기 위해 비트리킹 처리부(3)는 스터핑 발생간격을 계산하고, 계산된 비트리킹 간격마다 1/2비트 단위로 16회의 클럭을 밀거나(정비트리킹) 혹은 당기게(부비트리킹) 된다. 상기 비트리킹 처리부(3)에서 조정된 VC3 갭드클럭은 상기 분주기(5)에서 8분주되고, 어드레스 발생기(4)로 공급된다. 따라서 상기 탄성버퍼(2)에 저장되어 있는 데이터는 비트리킹 처리된 읽기클럭에 따라 출력되므로 상기 탄성버퍼(2)에서의 데이터 손실을 방지할 수 있다.

제 2 도는 본 발명에 적용되는 AU3 프레임의 구조를 나타낸 것이다. H1, H2 바이트는 스터핑 관련정보를 저장하고 있으므로, 정스터핑이 발생하면 H3 바이트에는 더미(dummy) 데이터가 들어가고, 부스터핑 발생하면 H3 바이트에는 실제 데이터가 들어가게 된다.

제 3 도는 제 1 도의 비트리킹 처리부(3)의 세부 구성을 나타낸 것으로, 비트리킹 간격발생기(11), 비트리킹 간격선택기(12), 비트리킹 간격계수기(13), 비트리킹 요구신호 계수기(14), 스터핑 및 버스트 검출기(15), 갭드클럭발생기(16) 및 지연기(17)로 구성된다.

계수기와 로직회로로 구성된 상기 비트리킹 간격발생기(11)는 프레임클럭을 입력받아 스터핑요구가 발생할 때까지 계수하여 비트리킹 시켜야 할 간격을 발생하는 기능을 수행하고, 얻어진 계수값은 상기 비트리킹 간격선택기(12)에 공급한다. 상기 계수기의 계수값의 최대측정간격은 2.048sec(220×125μsec) 이고, 계수기의 출력값은 스터핑이 발생할 때마다 리셋된다.

상기 비트리킹 간격선택기(12)는 외부 선택신호에 따라 비트리킹 간격발생기에서 계산된 값 또는 소프트웨어에서 계산된 값중 하나를 선택하여 출력하는 로직회로로 구성된다.

상기 비트리킹 간격계수기(13)는 지연기(17)를 통과한 프레임클럭에 따라 상기 비트리킹 간격선택기(12)에 의해 선택된 비트리킹 간격값을 계수하여 비트리킹 요구신호를 발생하며, 계수기와 로직회로 구성된다. 상기 비트리킹 간격계수기(13)의 동작은 상기 스터핑 및 버스트 검출기(15)의 계수시작 및 종료신호에 의해서 수행되며, 스터핑 요구가 발생하지 않으면 상기 비트리킹 간격계수기(13)는 동작하지 않지만 스터핑 요구가 발생하면 상기 비트리킹 간격선택기(12)에 의해 선택된 비트리킹 간격계수값을 입력받아 버퍼에 일시 저장하고, 상기 지연기(17) 통과한 프레임클럭에 따라 하향 계수한다. 이 계수값이 “0”상태가 되면 비트리킹 요구신호를 발생시킨 후, 저장된 비트리킹 간격계수값을 재차 읽어 계수하게 된다. 그리고 상기 비트리킹 간격계수기(13)는 상기 스터핑 및 버스트 검출기(15)로부터 출력되는 종료신호에 의해 계수를 중지한다.

상기 스터핑 및 버스트 검출기(15)는 계수시작 및 종료신호, +/- 부호신호를 발생하고, 동종 및 이종 버스트를 검출하는 기능을 수행한다.

상기 비트리킹 요구신호 계수기(14)는 상기 스터핑 및 버스트 검출기(15)와 비트리킹 간격계수기(13)에서 출력되는 버스트정보와 비트리킹 요구신호를 입력받아 비트리킹 수행의 완료를 검출하여 리킹 완료신호와 캐리신호를 상기 스터핑 및 버스트 검출기(15)로 출력한다.

상기 갭드클럭발생기(16)는 51.840MHz 의 BLC 클럭을 입력받아 30번째 클럭을 갭(Gap) 시켜 50.112MHz의 VC3 갭드클럭을 출력한다. 이때 스터핑정보가 발생하면 이 클럭과 비트리킹 요구신호 및 +/- 부호신호를 이용하여 갭드되는 위치에 정비트리킹(반클럭 밈) 혹은 부비트리킹(반클럭 당김)을 처리한다. 이와같이 비트리킹 처리된 클럭은 VC3 갭드클럭이 되어 분주기를 거쳐 탄성버퍼에 제공되고, 또한 VC3 신호처리기(도시안됨)로 공급된다.

제 4 도는 제 3 도의 스터핑 및 버스트 검출기(15)의 세부 구성을 나타낸 것으로, 스터핑 검출회로(31), 동종 및 이종 버스트 검출회로(32) 및 버스트 및 리킹부호 변경 결정회로(33)로 구성된다.

상기 스터핑 검출회로(31)는 상기 비트리킹 간격계수기(13)로 계수시작 및 종료신호를 출력하고, 상기 갭드클럭 발생기(16)로 +/- 부호신호를 출력한다. 상기 스터핑 검출회로(31)는 JK 플립플롭, D 플립플롭 및 로직회로로 구성된다. 상기 계수시작 및 종료신호가 “0”상태이면 계수종료 및 중지를 나타내고, “1”상태이면 계수시작과 계수 인에이블을 나타낸다. 따라서 초기상태에서 계수시작 및 종료신호는 “0” 상태를 유지하다가 정 혹은 부스터핑이 발생하면“0”상태에서“1”상태로 바뀌어 출력된다. “1”상태는 리킹완료신호에 의해“0”상태로 복귀하게 된다. 상기 +/- 부호신호는 정스터핑 발생시“0”상태로 출력되어 상기갭드클럭발생기(16)에서 정비트리킹을 수행케하고, 부스터핑 발생하면은“1”상태로 출력되어 부비트리킹을 수행하도록 한다.

상기 동종 및 이종버스트 검출회로(32)는 동일한 극성의 버스트가 발생하면“1”상태의 동종버스트신호를 출력하고, 다른 극성의 버스트가 발생하면“1”상태의 이종버스트신호를 출력하여 동종 및 이종버스트 발생을 알리게 된다. 또한 이 신호는 상기 비트리킹 요구신호 계수기(14)의 리킹완료신호에 의해 리셋된다. 상기 동종 및 이종버스트 검출회로(32)는 D플립플롭과 로직회로로 구성된다.

상기 버스트 및 리킹부호 변경 결정회로(33)는 상기 비트리킹 요구신호 계수기(14)로부터 출력되는 캐리신호에 따라 부호 및 극성변경이 요구되지 않으면 입력되는 +/- 부호신호, 동종버스트신호, 이종버스트신호를 현 상태와 동일하게 출력시키고, 부호 및 극성변경이 요구되면 +/- 부호신호가 “0”상태이면“1”상태로, “1”상태이면“0”상태로 변경 출력시키고, 또한 동종버스트신호는 이종버스트신호로, 이종버스트신호는 동종버스트신호로 바꾸어 출력한다.

부호 및 극성변경 요구는 이종버스트신호가 “1”상태이고, 비트리킹 요구신호 계수기(14)로부터 출력되는 캐리신호가“1”상태이면 발생한다. 상기 회로에 사용되는 출력값은 리킹완료신호에 의해 초기 상태로 리셋되며, 사이 버스트 및 리킹부호 변경 결정회로(33)는 D 플립플롭과 로직회로로 구성된다.

제 5 도는 제 3 도의 비트리킹 요구신호 계수기(14)의 세부 구성을 나타낸 것으로, 연산기 제어회로(41), 연산기(42) 및 계수기(43)로 구성된다.

상기 연산기 제어회로(41)는 상기 스터핑 및 버스트 검출기(15)로부터 출력되는 버스트 정보를 입력받아 상기 연산기(42)의 동작을 제어하는 연산 제어신호를 출력하고, 상기 제어된 연산기(42)는 상기 계수기(43)의 출력값과 고정값인“16”을 이용하여 계산한다(본 발명의 출원인이 기 출원한 출원번호 94-3064 “비동기 전달모드(ATM)망에서의 폭주를 예방하기 위한 트랙픽 출력억제 장치 및 방법”에 제시된 방법으로 계산한다). 계산된 계수값은 상기 계수기(43)로 로딩되어 비트리킹 간격계수기(13)로부터 출력되는 비트리킹 요구신호에 따라 하향계수되고, 그 값이 “0”상태가 되면 리킹완료신호 및 캐리신호를 발생한다.

제 6 도는 제 3 도의 갭드클럭발생기(16)의 세부 구성을 나타낸 것으로, 2 : 1 선택기(51), 갭드클럭발생 제어회로(52), 계수기(53) AND 논리연산회로(54)로 구성된다.

상기 2 : 1 선택기(51)는 51.84MHz 의 BLC 클럭과 이 클럭의 반전 클럭을 입력받아 상기 갭드클럭 발생제어회로(52)에서 출력되는 클럭선택신호에 따라 BLC 클럭(“0”) 또는 반전된 클럭(“1”)을 선택한다. 선택된 클럭은 상기 계수기(53)와 AND 논리연산회로(54)로 공급된다.

상기 갭드클럭 발생 제어회로(52)는 상기 비트리킹 간격계수기(13)로부터 출력되는 비트리킹 요구신호와 상기 스터핑 및 버스트 검출기(15)로부터 출력되는 +/- 부호신호를 입력받아 정비트리킹과 부비트리킹 발생을 위한 소스클럭을 선택하기 위한 클럭선택신호를 발생하고, 또한 정/부 비트리킹을 위해 상기 계수기(53)로 계수제어신호를 제공하여 클럭을 밀고 당기게 한다.

상기 계수기(53)는 바이트 스터핑이 발생하지 않았을 때 상기 2 : 1 선택기(51)에서 출력되는 선택클럭을 입력받아 30번째 클럭을 갭핑시키는 갭드신호를 출력하여 상기 AND 논리연산회로(54)에 제공한다. 또한 바이트 스터핑이 발생하면 30번째 클럭을 갭핑한 후, 상기 갭드 클럭 발생 제어회로(52)에서 출력되는 계수제어신호에 따라 갭핑위치에서 반클럭을 밀거나(정비트리킹) 혹은 반클럭을 당기게(부스터핑)하는 갭드신호를 발생시켜 AND 논리연산회로(54)에 공급한다.

상기 AND 논리연산회로(54)는 상기 2 : 1 선택기(51)에서 출력되는 선택클럭과 상기 계수기(53)에서 출력되는 갭드신호를 입력받아 AND 논리연산을 수행하여 VC3 갭드클럭을 발생시키며, 상기 갭드클럭발생기(16)는 계수기, D 플립플롭과 논리회로로 구성된다.

제 7 도는 본 발명의 적용에 따른 포인터 조정지터의 검출 상태를 나타낸 것으로, (가)는 비트리킹을 처리하지 않을때의 읽기 쓰기클럭의 차이로 인해 발생되는 포인터 조정지터를 나타낸 것이고, (나)는 비트리킹 처리된 포인터 조정지터를 나타낸 것으로 비트리킹 처리에 따른 포인터 조정지터의 감소를 보여준다.

제 8 도는 비트리킹 처리된 갭드클럭의 타이밍을 나타낸 것으로, (가)는 스터핑이 발생하지 않은 정상상태일 때의 30번째 클럭이 갭핑되어 있는 VC3 갭드클럭을 나타내고, (나)는 정스터핑이 발생하여 갭드위치에서 반클럭 미는 정비트리킹의 발생을 나타내고 있으며, (다)는 부스터핑이 발생하여 갭드위치에서 반클럭 당기는 부비트리킹의 발생을 보여주고 있다.

상기와 같이 구성되어 동작하는 본 발명은 8UI의 AU 포인터 바이트 스터핑이 발생하면 비트리킹 동작에 따라 1비트단위로 스터핑을 처리하여 출력지터 규격을 만족케 하는 종래의 동기식 다중장치의 포인터 조정지터 감소장치에 비하여 비트리킹 처리부의 후단에 존제하는 PLL을 제거할 수 있으며, 또한 종래의 동기식 다중장치의 포인터 조정지터 감소장치는 50.112MHz BLC 클럭을 별도의 PLL을 사용하여 만들어 내지만 본 발명에서는 AU 포인터 해석기에서 제공되는 51.840MHz 클럭을 이용함에 따라 별도의 PLL을 제거할 수 있으므로 비용절감의 적용효과가 있다.

Claims (5)

1. AU3(Administrative Unit-3) 신호를 VC3(Virtual Container-3) 신호로 역사상하는 바이트 스터핑 처리과정에서 발생하는 포인터 조정지터를 감소시키기 위한 AU 포인터 조정지터 감소장치에 있어서, 외부로부터 AU3 갭드분주클럭(6.480MHz) 을 입력받아 읽기 어드레스를 발생하는 제 1 어드레스 발생수단(1) : 외부로부터 BLC(Bit Leaking Control) 클럭(51.840MHz)과 정/부 스터핑정보 및 프레임클럭을 입력받아 VC3 갭드클럭(50.112MHz) 을 출력하는 비트리킹 처리수단(3) ; 상기 비트리킹 처리수단(3)으로부터 출력되는 VC3 갭드클럭을 8분주하여 VC3 갭드 분주클럭(6.264MHz) 을 출력하는 분주수단(5) ; 상기 분주수단(5)으로부터 VC3 갭드 분주클럭(6.264MHz)을 입력받아 쓰기 어드레스를 발생하는 제 2 어드레스 발생수단(4) ; 및 상기 제 1, 제 2 어드레스 발생수단(1,4)에서 발생되는 어드레스에 따라 외부로부터 입력되는 AU3 수신데이터를 저장하거나 저장되어 있는 VC3 데이터를 출력하는 탄성버퍼수단(2)을 구비하는 것을 특징으로 하는 동기식 다중장치의 AU 포인터 조정지터 감소장치.
2. 제 1 항에 있어서, 상기 비트리킹 처리수단(3)는 외부로부터 프레임클럭을 입력받아 스터핑요구가 발생할 때까지 계수하는 비트리킹 간격발생수단(11) ; 외부 선택신호에 따라 상기 비트리킹 간격발생수단(11)에서 계수된 값 또는 소프트웨어에서 계산된 값중 하나를 선택하여 출력하는 비트리킹 간격선택수단(12) ; 상기 프레임클럭을 지연시키는 지연수단(17) ; 계수시작 및 종료신호에 의해 상기 지연수단(17)에서 지연된 프레임클럭에 따라 상기 비트리킹 간격선택수단(12)에 의해 선택된 비트리킹 간격값을 계수하여 비트리킹 요구신호를 발생하는 비트리킹 간격계수수단(13) ; 리킹완료신호 및 캐리신호와 외부로부터 정스터핑 정보 및 부스터핑 정보를 입력받아 계수시작 및 종료신호, +/- 부호신호 및 버스트 정보를 출력하는 스터핑 및 버스트 검출수단(15) ; 상기 +/- 부호신호와 비트리킹 요구신호 및 외부로부터 BLC 클럭을 입력받아 30번째 클럭을 갭(Gap)시킨 VC3 갭드클럭을 출력하는 갭드클럭발생수단(16) ; 및 상기 비트리킹 요구신호와 버스트 정보를 입력받아 리킹 완료신호 및 캐리신호를 출력하는 비트리킹 요구신호 계수수단(14)을 구비하는 것을 특징으로 하는 동기식 다중장치의 AU 포인터 조정지터 감소장치.
3. 제 2 항에 있어서, 상기 스터핑 및 버스트 검출기(15)는 외부로부터 정스터핑정보 및 부스터핑정보를 입력받아 상기 비트리킹 요구신호 계수수단(14)의 리킹완료신호에 따라 계수시작 및 종료신호와 +/- 부호신호를 출력하는 스터핑 검출수단(31) ; 외부로부터 정스터핑정보 및 부스터핑정보를 입력받아 상기 비트리킹 요구신호 계수수단(14)의 리킹완료신호에 따라 동종버스트신호와 이종버스트신호를 출력하는 동종 및 이종버스트 검출수단(32) ; 및 상기 +/- 부호신호, 동종버스트신호, 이종버스트신호 및 리킹완료신호를 입력받아 부호 및 극성변경이 요구되면 상기 +/- 부호신호, 동종버스트신호 및 이종버스트신호의 부호 및 극성을 변경하여 출력하고, 부호 및 극성변경이 요구되지 않으면 상기 입력되는 +/- 부호신호, 동종버스트신호 및 이종버스트신호를 그대로 출력하는 버스트 및 리킹부호 변경 결정수단(33)을 구비하는 것을 특징으로 하는 동기식 다중장치의 AU 포인터 조정지터 감소장치.
4. 제 2 항에 있어서, 상기 비트리킹 요구신호 계수수단(14)은 상기 스터핑 및 버스트 검출수단(15)의 버스트 정보를 입력받아 연산 제어신호를 출력하는 연산기 제어수단(41) ; 고정값(16)과 귀환 계수값을 연산하는 연산수단(42) ; 및 비트리킹 간격계수수단(13)의 비트리킹 요구신호에 따라 상기 연산수단(42)의 출력을 하향계수하며, 리킹완료신호 및 캐리신호를 출력하는 계수수단(43)을 구비하는 것을 특징으로 하는 동기식 다중장치의 AU 포인터 조정지터 감소장치.
5. 제 2 항에 있어서, 상기 갭드클럭발생수단(16)은 상기 비트리킹 간격계수수단(13)의 비트리킹 요구신호와 상기 스터핑 및 버스트 검출수단(15)의 +/- 부호신호를 입력받아 클럭선택신호와 계수제어신호를 발생하는 갭드클럭 발생제어수단(52) ; 외부로부터 BLC 클럭과 반전 BLC 클럭을 입력받아 상기 클럭선택신호에 따라 BLC 클럭 또는 반전 BLC 클럭을 선택하는 2 : 1 선택수단(51) ; 상기 2 : 1 선택수단(51)에 의해 선택된 클럭을 상기 계수제어신호에 따라 계수하는 계수수단(53) ; 및 상기 계수수단(53)의 출력과 상기 2 : 1 선택수단의 출력을 AND 논리연산하여 VC3 갭드클럭을 발생하는 AND 논리연산수단(54)을 구비하는 것을 특징으로 하는 동기식 다중장치의 AU 포인터 조정지터 감소장치.