KR940010203B1 - 디지틀 동기 전송 시스템의 tu 포인터 처리기 - Google Patents

Abstract

내용 없음.

Description

디지틀 동기 전송 시스템의 TU 포인터 처리기

제 1 도는 TU 프레임의 구조도.

제 2 도는 포인터 워드의 구조도.

제 3 도는 TU 다중화 구조도.

제 4 도는 본 발명에 의한 TU 포인터 처리기의 구성도.

제 5 도는 본 발명에 대한 타이밍도.

제 6 도는 본 발명의 적용예시도.

제 7 도는 제 4 도의 포인터 발생기의 구성도.

제 8 도는 제 6 도의 포인터 값 발생/감시부의 구성도.

제 9 도는 제 4 도의 BLC 제어기의 구성도.

제 10 도는 제 4 도의 포인터 해석기의 구성도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 포인터 발생기 110 : 송신 타이밍 발생기

120 : TU 데이타 형성기 130 : P/S 변환기

200 : 포인터 해석기 210 : 수신 타이밍 발생기

220 : 프레임 오프셋 발생기 230 : BLC 제어기

240 : S/P 변환기 300 : 루프백 제어기

310 : 레지스터 회로 320 : CPU 인터페이스

본 발명은 디지틀 동기 전송시스템의 동기 다중화기에 적용되는 저속 다중 처리부 중 TU1(Tributary Unit-1) 포인터의 발생, 포인터의 해석, 및 처리를 실현하는 TU 포인터 처리기에 관한 것이다.

동기식 신호 전송에 있어서 DS1 신호는 일단 VC1(Virtual Container-1) 신호로 형성된 후 TU1 포인터와 함께 TUG2 신호로 다중화된다. 이때 TU1 포인터는 TU1 프레임내에서 VC1 페이로드 데이타의 첫번째 바이트(V5)의 위치를 지정해 준다. 즉, VC1 프레임 오프셋 정보를 포함하고 있으므로 TU1 포인터를 이용하여 VC1 데이타를 TU1 프레임내에서 유동적으로 배치하여 동기시킬 수 있다.

본 발명의 목적은 1.544Mb/s DS1 신호와 해당 경로 오버헤드(POH)를 포함하고 있는 VC11 데이타에 대한 TU11 포인터, 또는 2.048Mb/s DS1 신호와 해당 경로 오버헤드(POH)를 포함하고 있는 VC12 데이타에 대한 TU12 포인터를 발생하고 해석하고 처리할 수 있도록 하기 위한 TU 포인터 해석기를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 디지틀 동기 전송시스템의 TU 포인터 처리기에 있어서, CPU(Central Processing Unit)로 부터 8비트 테이타, 5비트 어드레스, 칩선택신호, R/W(Read/Write) 신호를 받아 디코딩하여 제어정보를 공급하고 상태정보를 CPU로 보고하고 경보 상태 발생시 인터럽트 요구신호를 발생 및 해제하는 CPU 인터페이스 수단, 상기 CPU 인터페이스 수단에 연결되어 상기 CPU 인터페이스 수단으로 부터 정보를 받아 제어정보를 저장하여 필요한 부분으로 공급하고 각 부분에서 수집된 상태 정보를 상기 CPU 인터페이스 수단으로 보내주는 레지스터 수단, 외부로 부터 8KHz 프레임 신호와 12.096MHz 송신 TUG 클럭을 입력받고 상기 레지스터 수단에 연결되어 TU 모드 제어신호를 받아 관련 송신 타이밍 클럭을 형성하여 공급하는 송신 타이밍 발생 수단, 상기 레지스터 수단과 송신 타이밍 발생수단에 연결되어 송신 VC1 프레임 오프셋 신호와 타이밍 클럭으로 부터 10비트의 포인터 값을 생성하고 상기 레지스터 수단으로 부터 제어신호를 받아 4비트의 NDF 및 2비트의 SS 비트를 방생하여 16비트의 포인터워드를 발생시켜 VC1 프레임 오프셋 신호의 위상을 감시하여 증가 또는 감소의 변화가 발생할시 이를 송신 포인터 조정 상태로 검출하여 정조정시 포인터 값의 홀수 5비트를 반전시키고 부조정시 포인터 값의 짝수 5비트를 반전시키는 포인터 발생수단, 상기 레지스터 수단과 송신 타이밍 발생수단과 포인터 발생수단에 연결되어 8비트 병렬 VC1 데이타와 16비트 포인터 워드를 레지스터 수단으로 부터의 제어신호 제어를 받아 해당 타이밍 클럭신호의 위치에 삽입시켜 TU 데이타를 형성하는 TU 데이타 형성수단, 상기 송신 타이밍 발생수단과 TU 데이타 형성수단에 연결되어 8비트 병렬 TU 데이타를 TUG 타이밍 클럭에 따라 직렬 TUG 데이타로 변환시키는 P/S 변환수단, 상기 P/S 변환수단에 연결되어 송신 TUG 데이타와 수신 TUG 데이타를 받아 데이타를 루프백시킬 수 있는 루프백 제어수단, 상기 레지스터 수단에 연결되어 8KHz 프레임 클럭과 12.096MHz 수신클럭과 제어신호를 받아 필요한 수신 타이밍 클럭을 형성하는 수신타이밍 발생수단, 상기 루프백 제어수단과 수신 타이밍 발생수단에 연결되어 수신 TUG 데이타를 수신 TU 타이밍 클럭신호에 따라 8비트 병렬 TU 데이타로 변환시키는 S/P 변환수단, 상기 S/P 변환수단과 레지스터 수단과 수신 타이밍 발생수단에 연결되어 8비트 병렬 TU 데이타로 부터 수신 타이밍 클럭신호를 이용하여 포인터를 해석하여 AIS와 LOP등의 포인터 상태, 포인터 조정상태, 및 해석 포인터 값을 발생하고, 상기 레지스터 수단으로 상태신호를 전달하는 포인터 해석수단, 상기 포인터 해석수단과 수신 타이밍 발생수단에 연결되어 해석된 포인터 값과 수신 타이밍 클럭신호로 부터 VC1 프레임 오프셋을 발생하며 포인터 조정이 발생하면 정조정의 경우 프레임 오프셋 신호를 1클럭 늦추고 부정의 경우 1클럭 앞당기는 프레임 오프셋 발생수단, 및 상기 포인터 해석수단과 수신 타이밍 발생수단과 레지스터 수단에 연결되어 포인터 조정상태신호를 포인터 해석수단으로 부터 받아 포인터 클럭과 타이밍 클럭신호를 이용 자체적으로 또는 제어신호에 따라 포인터 조정상태 발생시 바이트 단위의 변화를 비트 단위의 변화로 분산시켜 지터 성능을 향상시키는 비트리킹 제어를 수행한 후 결과 데이타 클럭을 출력하는 BLC 제어수단을 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제 1 도는 TU 프레임의 구조도, 제 2 도는 포인터 워드(PW)의 구조도, 제 3 도는 TU 다중화 구조도이다.

멀티프레이밍된 TU11, TU12의 프레임은 제 1 도에 도시한 바와 같은 구조를 갖으며, B0 내지 B103은 VC11 데이타와, B0 내지 B139는 VC12 데이타를 각각 나타내며, TU 포인터를 위한 오버헤드는 V1 내지 V4 바이트이다.

이중 V1 및 V2 바이트는 포인터워드(PW)로 이용되며, V3 바이트는 포인터 조정용으로, V4 바이트는 예비용으로 남겨둔다. 포인터 조정이 발생한 경우 이를 전달하기 위하여 부조정일 경우 V3 바이트에 VC1 데이타를 채우고 정조정일 경우 V3 바이트는 비워두고 V3 바이트 바로 다음 바이트의 데이타(B26, B35)를 빼버린다.

포인터워드(PW)는 제 2 도에 도시한 바와 같이 4비트의 NDF(New Data Flag)비트와 2비트의 SS(Current Service State)비트 및 10비트의 포인터 값(PV)으로 이루어진 구조를 갖는다.

TU11 및 TU12 데이타가 TUG21 신호로 다중화되는 원리는 제 3 도에 도시한 바와 같다.

제 4 도는 본 발명에 의한 TU 포인터 처리기의 구성도로서, 도면에서와 같이 포인터 발생기(100), 송신타이밍 발생기(110), TU 데이타 형성기(120), P/S 변환기(130), 포인터 해석기(200), 수신 타이밍 발생기(210), 프레임 오프셋 발생기(220), BLC 제어기(230), S/P 변환기(240), 루프백 제어기(300), 레지스터회로(310), 및 CPU 인터페이스(320)를 구비함을 보인다.

상기와 같이 구성된 TU 포인터 처리기의 동작을 제 4 도 및 제 5 도를 참조하여 설명하면 다음과 같다.

상기 포인터 발생기(100)는 외부에서 2KHz VC1 프레임 오프셋 신호(2)을 받아 상기 송신 타이밍 발생기(110)에서 형성된 280KHz(TU12의 경우) 또는 208KHz(TU11의 경우)의 포인터 클럭(14)에 따라 포인터 값(PV)을 발생시키며, 레지스터의 제어신호(17)에 따라 NDF 비트와 SS비트를 발생시켜 16비트의 포인터워드(13)를 형성하여 출력한다.

VC1 프레임 오프셋의 타이밍을 계속 감시하여 위상 변화가 발생할 경우, 변화가 1클럭 앞선 상태가 되면 VC1 데이타 프레임의 위상이 TU1 프레임에 비해 빠른 상태이므로 정 포인터 조정이 요구되며 이때에 포인터 값(PV)의 홀수 5비트를 반전시키며, 변화가 1클럭 뒤진 상태가 되면 TU1 데이타 프레임의 위상이 TU1 프레임에 비해 느린 상태이므로 부포인터 조정이 요구되며 이때에는 상기 포인터 값(PV)의 짝수 5비트를 반전시킨다.

상기 포인터 발생기(100)의 기능 진단을 위해 내부의 주요한 회로인 10비트 PV 발생/감시부를 이중화하여 2개의 상태를 비교하여 회로 장애 상태를 감시하며, 그 결과를 상태 신호(17)를 통해 레지스터로 전달하여 경보로서 CPU 인터페이스(320)를 통해 CPU로 전달한다.

상기 송신 타이밍 발생기(110)에서는 외부에서 8KHz 프레임 신호(3)와 12.538MHz 클럭에서 오버헤드(V1-V4) 부분이 빠진 12.096MHz 송신 TUG클럭(4)을 공급받고 후술한 레지스터 회로(301)로 부터의 TU모드 제어신호를 입력받아 포인터 오버헤드인 V1-V4바이트 부분이 빠진 280KHz(TU12의 경우) 또는 208KHz(TU11의 경우)포인터 클럭(14), TU데이타 클럭(15), TU데이타 직렬클럭(16), 864KHz송신 TUG 클럭(5), 288KHz(TU12의 경우) 또는 216KHz(TU11의 경우) 송신 TU 클럭(6)을 발생하여 출력한다.

외부에서 입력된 8비트 병렬 VC1 데이타(1)는 포인터 발생기(100)에서 형성된 포인터워드(PW)(13)와 함께 TU 데이타 형성기(120)에서 상기 송신 타이밍 발생기(110)에서 출력되는 TU 데이타 클럭(15)에 의해 TU11 또는 TU12 데이타로 형성되어 8비트 병렬 데이타(18)로 출력된다. 또 필요할 경우 상기 레지스터 회로(310)의 제어신호(19)로 상기 포인터 워드(PW)의 내용을 제어할 수 있다.

멀티 플랙서를 구비한 상기 TU 데이타 형성기(120)에서 출력되는 TU 병렬 데이타(18)는 상기 P/S변환기(130)에 입력되어 상기 송신 타이밍 발생기(110)에서 출력되는 TU 데이타 직렬 클럭(16)에 의해 12.096Mb/s의 속도인 직렬 신호(20)로 변환되어 출력된다.

상기 직렬 변화된 신호(20)는 루프백 제어기(300)를 통하여 출력 데이타(25) 로 출력된다. 상기 루프백 제어기(300)로 들어온 직렬 신호(20)는 상기 레지스터 회로(310)의 제어신호(24)를 받아 수신 데이타(27)로 루프백시킬 수 있다. 이때 출력 데이타(25)는 전부 "1"을 삽입하여 출력한다. 또 입력 데이타(26)를 상기 레지스터 회로(310)의 제어신호(24)에 의해 출력데이타(25)로 루프백시킬 수 있다. 이 경우 수신 데이타(27)는 전부 "1" 을 삽입한다.

외부에서 입력되는 12.096Mb/s속도의 입력 데이타(26)는 루프백 제어기(300)를 통해 S/P변환기(240)의 수신 데이타(27)가 된다. 상기 S/P 변환기(240)에서는 12.096Mb/s 수신 데이타(27)를 수신 타이밍 발생기(210)에서 공급받은 수신 클럭(28)에 따라 864Kb/s8비트 병렬 TU 데이타(7)로 출력한다.

상기 수신 타이밍 발생기(210)에서는 외부에서 8MHz 프레임 클럭(34)과 12.096MHZ 수신클럭(35)을 공급받아 수신 포인터워드 클럭(31), 수신 포인터 클럭(32), BLC용 8KHz 수신 포인터 타이밍 클럭(11)과프레임 타이밍 클럭(33), 수신 864KHz TUG 클럭(37), 수신 288KHz 또는 216KHz 클럭(38)을 발생한다.

상기 포인터 해석(200)에서는 상기 S/P 변환기(240)에서 출력되는 TU 데이타 (7) 중에서 포인터워드를 추출하여 NDF 비트, SS비트, PV의 상태를 검출하여, 예를 들면 전 포인터 워드가 "1"인 상태가 3프레임 연속인 AIS(Alarm Indication Signal), 상태 포인터 값이 무효한 상태가 8프레임 이상 계속되는 LOP(Loss of Pointer) 상태, 그리고 정상적인 포인터 값(PV)을 포함하고 있는 상태가 3프레임 연속되는 NORM(Normal) 상태등과 같은 포인터 상태를 판단하여 그 결과를 상기 레지스터 회로(310)를 통해 CPU로 전달한다. 특히 AIS와 LOP상태는 경보로 처리되며 외부 신호(8,9)로 직접 출력된다.

포인터워드(PW)를 해석한 결과 포인터 조정상태가 검출되는 경우 조정 상태 신호(30)는 상기 프레임 오프셋 발생기(220)와 BLC 제어기(230)로 보내준다. 또 정상값으로 판단된 포인터 값(PV)(29)은 상기 프레임 오프셋 발생기(220)로 전달한다. 상기 포인터 해석기(200)에서 검출되어 판단된 모든 포인터 상태는 상태 신호(23)로 상기 레지스터 회로(310)로 공급되며, 이 상태는 CPU 인터페이스 회로(320)를 통해 필요한 경우 CPU가 읽어볼 수 있다.

상기 프레임 오프셋 발생기 (220)에서는 상기 포인터 해석기(200)에서 추출 해석한 정상적인 포인터 값(PV)을 받아 수신 타이밍 발생기(210)에서 받는 포인터 클럭(32)에 의해 VC1의 프레임 오프셋 타이밍 신호(10)를 추출하여 출력한다. 포인터 해석기(200)에서 포인터 해석 결과 포인터 조정이 있을 경우 조정신호(30)를 받아 프레임 오프셋 타이밍신호(10)에 반영한다. 이때 정조정의 경우 프레임 오프셋 타이밍 신호(10)의 위상을 1클럭 늦추고, 부조정의 경우 프레임 오프셋 타이밍 신호(10)의 위상을 1클럭 앞당긴다.

포인터 조정이 발생할 경우 상기 수신 타이밍 발생기(210)의 프레임 타이밍 클럭(33)은 1바이트씩 증가 또는 감소의 조정이 이루어진다. 1바이트 단위의 클럭 변화는 수신 데이타의 지터량을 증가하여 성능을 약화시키기 때문에 일정주기 동안 1비트 단위 이하(1/8비트)의 변화로 분산시킬 필요가 있다.

이를 위해 상기 BLC 제어기(230)는 수신 타이밍 발생기(210)로부터 입력되는 2KHz 프레임 타이밍 클럭(33)과 8KHz 수신 포인터 타이밍 클럭(11)과 상기 포인터 해석기(200)로 부터의 포인터 조정신호(30)와 상기 레지스터 회로(310)로부터 입력되는 제어신호(36)에 따른 비트리킹제어(BLC)를 수행하여 그 결과 타이밍 클럭인 4.480MHz(TU12의 경우) 또는 3.328MHz(TU11의 경우) 클럭(12)을 출력한다. BLC 제어기(230) 내에서는 PLL을 이용 상기 수신 타이밍 발생기(210)로부터 입력되는 8KHz 수신 포인터 타이밍 클럭(11)에 동기된 17.92MHz(TU12의 경우) 또는 13.312MHz(TU11의 경우)클럭을 만들어 BLC 수행에 이용한다. 포인터 조정이 발생하여 상기 BLC 제어기(230)에서 처리된 클럭 (12)은 수신 VC1 데이타 추출시 읽기클럭으로 사용될 수 있다.

상기 CPU 인터페이스 회로(320)를 통해 외부 CPU와 주고 받는 신호(22)는 8비트 병렬 데이타, 6비트 어드레스 신호, 칩선택신호, R/W(Read/Write)신호, 인터럽트 요구신호로 이루어지며, 이를 이용 어드레스 디코더에 의해 필요한 내부 레지스터 선택신호를 만들며, AIS와 LOP와 같은 경보신호를 CPU로 전달하기 위한 인터럽트 요구 신호를 만들며, CPU 데이타 버스와 레지스터간 신호 전달을 위하여 입력 및 출력 데이타를 분리하여 공급한다.

상기 레지스터 회로(310)는 CPU 인터페이스 회로(320)와의 신호(21) 접속을 통해 CPU의 제어신호를 내부 회로에 공급하고 내부 회로의 상태 및 포인터 해석 상태를 CPU로 공급하여 준다. 이를 위하여 제어 레지스터, 상태레지스터, 인터럽트를 위한 레지스터 등을 구비하고 있다.

상기 제어 레지스터는 CPU의 제어 데이타를 저장하였다가 필요한 회로부에 공급한다. 즉 TU11/TU12과 같은 TU 모드 결정 및 NDF세트를 위한 제어신호(17)를 상기 포인터 발생기(100)로 공급하며, 상기 포인터 발생기(100)로부터 출력되는 송신 포인터워드(13)의 내용을 제어하기 위한 제어신호(19)를 상기 TU 형성기(120)로 공급하며, 송수신 타이밍 제어를 위한 제어신호(40)를 상기 송신 타이밍 발생기(110)와 수신 타이밍 발생기(210)에 공급한다. 또 BLC 제어기 동작을 위한 제어신호(36), 루프백 제어를 위한 제어신호(24)를 BLC 제어기(230) 및 루프백 제어기(300)로 공급한다.

상기 상태 레지스터는 내부회로의 상태(17) 및 포인터 해석상태(23)를 상기 포인터 발생기(100)와 포인터 해석기(200)로부터 공급받아 필요할 경우 CPU 인터페이스 회로(320)를 통해 CPU가 읽어갈 수 있도록 한다. 또 경보 발생기 CPU로 인터럽트 요구신호를 발하여 CPU로 하여 관련 레지스터를 액세스함으로써 상태를 읽어 갈 수 있으며, 동시에 인터럽트 요구신호가 해제된다.

제 6 도는 본 발명의 적용 상태도로서, 400은 TU 포인터 처리기, 410은 TUG21 MUX(Multiplexer), 420은 송신 FIFO(First In First Out), 430은 수신 FIFO, 440은 TUG21 DMUX(Demultiplexer)를 각각 나타낸다.

본 발명에 의한 TU 포인터 처리기의 작용예는 제 6 도에 도시한 바와 같으며, 그 세부적인 동작은 다음과 같다.

3개의 송신 VC12 데이타는 각각의 송신 FIFO(420)에 의해 쓰여지며 TU 포인터 처리기(400)로부터 오는 288KHz 데이타 클럭(6)에 의해 읽혀진다. 읽혀진 데이타는 TUG21 MUX(410)에서 각각의 송신 FIFO에서는 VC12데이타를 TU포인터 처리기(400)로부터 받은 864KHz 송신 TUG 클럭(5)에 의해 TUG21 데이타(1)로 다중화되어 TUG 포인터 처리기(400)로입력된다. 또한, 송신 FIFO에서는 VC12 데이타 뿐만아니라 2KHz VC12 프레임 신호(2)도 함께 읽혀지는데 이 신호(2)는 곧바로 TU 포인터 처리기(400)로 입력된다.

상기의 역과정으로, TU 포인터 처리기(400)로부터 출력되는 864Kb/s TUG21 출력 데이타(7)와 864KHz TUG21 클럭(37)을 TUG21 MUX(440)에서 3개의 VC12 데이타로 역다중하며, 수신 FIFO(430)는 TU 포인터 처리기(400)로부터 받은 288KHz 수신 클럭(28)으로 역다중된 VC12 데이타와 프레임 신호(10)를 쓰고, VC 포인터 처리기(400)로부터 받은 읽기 클럭(12)에 의해 수신 VC12 데이타가 읽혀져 출력된다.

제 7 도는 제 4 도의 포인터 발생기(100)의 구성도이고, 제 8 도는 제 7 도의 포인터 값 발생/감시부(610)의 구성도로서, 제 7 도에서 610은 포인터 값 발생/감시부, 620은 프래그 발생부, 630은 포인터 바이트 1삽입부, 640은 포인터 바이트 2삽입부, 650은 포인터 워드 전송회로, 660은 10비트 카운터, 670은 유효범위 감시부, 680, 690은 래치회로, 700은 비트 반전부, 710은 PV 비교부를 각각 나타낸다.

상기 포인터 발생기(100)는 동일 출원인에 의해 특허출원(특허출원 90-22788)된 바 있는데, 제 7 도에 도시한 바와 같이 부클럭신호(CK2)와 카운트 시작 타이밍신호(ST1) 및 부프레임 오프셋 타이밍 신호(ST2) 가 입력되며 포인터 값과 감시신호를 출력하는 포인터 값 발생/감시부(610), 상기 포인터 값 발생/감시부(610) 및 오프셋 타이밍 신호(ST2)와 연결되어 제어신호와 제어 타이밍 신호에 의해 4비트의 프래그를 발생하는 프래그 발생부(620), 프래그와 SS데이타 및 포인터 값을 수신하여 포인터 바이트 1타이밍 신호(PT1)에 따라 삽입시키는 포인터 바이트 1삽입부(630), 포인터 값을 포인터 바이트 2타이밍 신호(PT2)에 따라 삽입시키는 포인터 바이트 2삽입부(640), 포인터 바이트 1과 포인터 바이트 2를 포인터 워드로 하여 주클럭신호(CK1)에 따라 전송시키고 경보표시 제어신호를 받으면 포인터 워드에 신호를 전송시키는 포인터 워드 전송부(650)를 구비한다.

상기 포인터 값 발생/감시부(610)는 제 8 도에 도시한 바와 같이 부클럭신호(CK2)와 카운트 시작 타이밍신호(ST1)가 입력되는 10비트 카운터(660), 상기 10비트 카운터(660)의 출력값을 유효범위에 들어있는가를 판단한 후 감시 출력신호 1을 출력하는 유효범위 감시수단(670), 상기 10비트 카운터(660)의 출력값을 부프레임 오프셋 타이밍 신호(ST2)에 의해 저장시키는 래치회로(680), 부프레임 오프셋 타이밍 신호(ST2)에 의해 상기 래치회로(680)의 출력값을 저장하는 래치회로(690), 상기 래치회로(680,690)의 출력값을 비교하여 감시출력신호 2로 출력하는 포인터 값 비교부(710), 상기 래치회로(680)의 출력단 및 포인터 값 비교부(710)의 출력단에 연결되어 비트를 반전하여 포인터 값을 출력하는 비트 반전부(700)를 구비한다.

제 9 도는 BLC 제어기(230)의 구성도로서, 도면에 도시한 바와 같이 비트리킹 간격발생기(810), 지연부(820), 비트리킹 간격 선택기(830), 비트리킹 간격 계수기(840), 비트리킹요구 신호 계수기(850), 스터핑 및 버스트 검출기(860), 및 주계수기(870)를 구비한다.

상기 BLC 제어기(230)는 본 출원인에 의해 특허출원(특허출원 91-19365)된 바 있으며, 도면에서 비트리킹 간격 발생기(810)는 계수기와 로직회로로 구성되어 비트리킹 시켜야할 간격을 발생하는 기능을 수행한다. 즉, 프레임 클럭(TU1시는 V3클럭)을 이용하여 스터핑 요구가 발생될 때까지 계속 계수한다.

계수는 스터핑 발생 간격을 64로 나눈 동일한 주기를 사용하여 1/8비트 단위로 64회를 당기거나 밀어야하므로 프레임 클럭을 이용해서 스터핑 요구가 발생할 때까지 상향계수하며, 계수기의 단수는 16으로 설계되어 최대 측정 간격은 2²⁰×500㎲ee이다. 계수기의 출력값은 스터핑이 발생할 때마다 리셋되며 비트리킹간격 발생기(810)에서 얻어진 계수값은 비트리킹 간격 선택기(830)에 공급된다.

비트리킹 간격 선택기(830)는 비트리킹 간격을 비트리킹 간격 발생기(810)에서 계산된 값 또는 포인터 스터핑 요구 빈도로부터 계산되어 소프트웨어에서 모든 값중 한값을 선택하여 결정하며, 외부(CPU I/F) 선택신호에 따라 입력을 선택하여 출력하는 간단한 로직회로로 구성되었다.

비트리킹 간격 계수기(840)는 비트리킹 간격 선택기(830)로부터 비트리킹 간격값을 받아 계수하여 비트리킹 요구 신호를 발생하는 기능을 수행한다. 이는 계수기와 로직회로로 구성되며 이의 동작은 스터핑 및 버스트(Burst) 검출기(860)의 계수시작 및 종료신호에 의해 수행된다. 스터핑요구가 발생치 않으면 비트리킹 간격 계수기(840)는 동작하지 않지만, 스터핑 요구시 비트리킹 간격 선택기(830)로부터 비트리킹 간격 계수값을 받아 일시 저장시키고, 지연부(820)에서 제공하는 프레임 클럭에 동기된 지연클럭에 동기된 지연클럭에 의해서 하향계수를 시작한다. 이 계수값이 "0"이 되면 비트리킹 요구신호를 발생시킨 다음 저장된 비트리킹 간격 계수값을 다시 읽어 계수하게 된다. 그리고 비트리킹 간격 계수기(840)는 스터핑 및 버스트 검출기(860)에서 종료신호가 올 때까지 계속 계수한다. 스터핑 및 버스트 검출기(860)는 계수시작 및 종료신호, +/-부호신호를 발생하고 동종 및 이종 버스트를 검출하는 기능을 가지고 있다.

상기 비트리킹 요구 신호계수기(850)는 상기 스터핑 및 버스트 검출회로(860)와 비트리킹 간격계수기(840)에서 출력되는 버스트 정보와 비트리킹 요구신호를 입력으로 비트리킹 수행의 완료를 검출하여 리킹완료신호 및 캐리신호(Cn+1)를 상기 스터핑 및 버스트 검출회로(860)로 출력한다.

상기 주계수기(870)는 비트리킹 요구신호와 +/-부호신호를 이용하여 3-5 분주한 클럭을 발생시키는 기능을 하는 것으로, 수신되는 BLC클럭(TU12인 경우 17.920MHz이고, TU11인 경우 13.312MHz)을 사용하여 비트리킹 요구신호가 없을 때는 4분주한 클럭을 출력시킨다.

그러나 비트리킹 요구신호가 있으면, 상기 스터핑 및 버스트 검출회로(860)에서 공급되어지는 +/-부호에 따라 분주비가 결정되어 +부호신호가 발생시는 5분주한 클럭을 출력시켜 1비트를 밀어내는 비트리킹이 이루어지고, -부호신호가 입력되어지면 리킹요구신호에 따라 3분주를 수행케 해 1/8비트를 당기는 비트리킹이 발생된다. 주계수기(870)는 D타입 플립플롭과 로직회로로 구성된다.

제 10 도는 제 4 도의 포인터 해석기(200)의 구성도로서, 상기 포인터 해석기는 제 9 도에 도시한 바와 같이 포인터 상태 검출부(910), 포인터 상태 비교부(920), 포인터 상태 판단부(930), 포인터 조정 판단부(940), 경보 발생부(950), 및 부신호 시작위치 발생부(960)를 구비함을 보인다.

포인터 상태 검출부(910)는, 입력된 포인터에서 NDF의 발생 여부와 SS의 수용 부신호의 형태만족 여부 및 10비트의 포인터 값이 허용되는 범위내에 있는가의 여부, 그리고 AIS 상태 여부를 검출한다.

포인터 상태 비교부(920)는, 포인터 래치클럭에 따라 포인터를 입력받아 2프레임 동안의 포인터를 비교하여 I 또는 D비트의 반전 여부 및 3프레임 동안 동일한 포인터의 입력여부를 비교한다.

상기 포인터 상태 판단부(930)는 상기 포인터 상태 검출부(910)와 포인터 상태 비교부(920)에서 검출/비교된 결과에 따라 현재 포인터의 상태 즉, 정상상태, 비정상상태, NDF 발생상태로 구분, 판단한다.

여기서 정상상태는 NDF(New Data Flag), SS(Current Service State), PV(Point Value)가 모두 정상일 때를 말한다. 또 NDF 발생상태는 NDF가 세트되고 SS와 PV가 정상일 때를 말한다. 또한 비정상 상태는 정상 상태도 아니고 NDF 발생상태도 아니며, 포인터 조정상태(PJESET)도 아니고, AIS 발생 상태도 아닌 경우를 말한다.

즉, 논리식으로 표현하면

정상상태=NDFNORM*SSNORM*PVNORM

NDF 발생 상태=NDFSET*SSNORM*PVNORM

비정상 상태=포인터 조정상태

이다.

상기 포인터 조정 판단부(940)는 포인터 래치 클럭과 상기 포인터 상태 비교부(920)와 포인터 상태 검출부(910)의 결과에 따라 포인터 조정 발생 여부를 판단하고 포인터 조정이 있을 때 해당증가 또는 감소 조정신호를 발생한다.

포인터 증가는 NDF와 SS가 정상이고, I(Increment)비트가 반전되었으나 D(Decrement)비트는 반전되지 않았으며, 이전 3프레임 동안 NDF가 발생 또는 포인터 조정 동작이 일어나지 않았을 때 발생한다. 또한 포인터 감소는 NDF와 SS가 정상이고, D비트가 반전되었으나, I비트는 반전되지 않았으며, 이전 3프레임동안 NDF가 발생 또는 포인터 조정 동작이 일어나지 않았을 때 발생된다.

상기 경보발생부(950)는 포인터 래치클럭과 상기 포인터 상태 검출부(910)와 포인터 상태 비교부(920) 및 포인터 상태 판단부(930)의 출력을 입력받아 AIS(Alarm Indication Signal) 및 LOS(Loss Of Signal)상태를 결정하고 정보를 발령한다.

상기 부신호 시작위치 발생부(960)는 입력되는 포인터와 포인터 래치클럭 및 상기 포인터 조정판단부(940)의 출력값을 입력으로 하여 수신 포인터 값에서 부신호의 시작위치를 표시하는 클럭신호를 만들어서 출력한다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은 VC11 또는 VC12 데이타에 따른 오프셋과 데이타 클럭을 받아들여 포인터를 발생하여 TU 프레임상이 TU 포인터워드 위치에 삽입하여 전송함으로써 TU 프레임내에서 VC1 데이타 위상을 유연하게 배치할 수 있으며, VCG21 데이타로부터 TU11 또는 TU12 포인터를 추출하여 해석함으로써 포인터의 상태와 VC1 프레임 오프셋 타이밍을 알 수 있고 이로부터 VC1 데이타의 위치를 확인할 수 있다. 특히 수신 포인터에서 포인터 조정이 발생되는 경우 바이트 단위의 변화를 비트 단위로 분산시켜 수신 데이타 추출에 이용되는 데이타 클럭의 지터 성능을 향상시킬 수 있는 적용효과가 있으며 VC11 또는 VC12 데이타를 동기식 프레임으로 다중시켜 전송할 수 있는 적용효과가 있다.

Claims (4)

1. 디지틀 동기 전송시스템의 TU 포인터 처리기에 있어서; CPU(Central Processing Unit)로부터 8비트 데이타, 5비트 어드레스, 칩선택신호, R/W(Read/Write) 신호를 받아 디코딩하여 제어정보(21)를 공급하고 상태 정보를 CPU로 보고하고 경보 상태 발생시 인터럽트 요구신호를 발생 및 해제하는 CPU 인터페이스 수단(320), 상기 CPU 인터페이스 수단(320)에 연결되어 상기 CPU 인터페이스 수단(320)으로부터 정보(21)를 받아 제어정보를 저장하여 필요한 부분으로 공급하고 각 부분에서 수집된 상태 정보를 상기 CPU 인터페이스 수단(320)으로 보내주는 레지스터 수단(310), 외부로부터 8KHz 프레임 신호(3)와 12.096MHz 송신 TUG 클럭(4)을 입력받고 상기 레지스터 수단(310)에 연결되어 TU 모드 제어신호(40)를 받아 관련 송신 타이밍 클럭(5,6,14,15,16)을 형성하여 공급하는 송신 타이밍 발생 수단(110), 상기 레지스터 수단(310)과 송신 타이밍 발생수단(110)에 연결되어 송신 VC1 프레임 오프셋 신호(2)와 타이밍 클럭(14)으로부터 10비트의 포인터 값을 생성하고 상기 레지스터 수단(310)으로부터 제어신호(17)를 받아 4비트의 NDF 및 2비트의 SS 비트를 발생하여 16비트의 포인터워드(13)를 발생시켜 VC1 프레임 오프셋 신호(2)의 위상을 감시하여 증가 또는 감소의 변화가 발생할시 이를 송신 포인터 조정 상태로 검출하여 정조정시 포인터 값의 홀수 5비트를 반전시키고 부조정시 포인터 값의 짝수 5비트를 반전시키는 포인터 발생수단(100), 상기 레지스터 수단(310)과 송신 타이밍 발생수단(110)과 포인터 발생수단(100)에 연결되어 8비트 병렬 VC1 데이타(1)와 16비트 포인터 워드를 레지스터 수단(310)으로부터의 제어신호(19)의 제어를 받아 해당 타이밍 클럭신호(15)의 위치에 삽입시켜 TU 데이타(18)를 형성하는 TU 데이타 형성수단(120), 상기 송신타이밍 발생수단(110)과 TU 데이타 형성수단(120)에 연결되어 8비트 병렬 TU 데이타 (18)를 TUG 타이밍 클럭(16)에 따라 직렬 TUG 데이타(20)로 변환시키는 P/S 변환수단(130), 상기 P/S 변환수단(130)에 연결되어 송신 TUG 데이타(25)와 수신 TUG 데이타(26)를 받아 데이타를 루프백시킬 수 있는 루프백 제어수단(300), 상기 레지스터 수단(310)에 연결되어 8KHz 프레임 클럭(34)과 12.096MHz 수신클럭(35)과 제어신호(40)를 받아 필요한 수신 타이밍 클럭(28,31,32,33)을 형성하는 수신 타이밍 발생수단(210), 상기 루프백 제어수단(300)과 수신 타이밍 발생수단(210)에 연결되어 수신 데이타(27)를 수신 클럭신호(28)에 따라 8비트 병렬 TU 데이타(7)로 변환시키는 S/P 변환수단(240), 상기 S/P 변환수단(240)과 레지스터 수단(310)과 수신 타이밍 발생수단(210)에 연결되어 8비트 병렬 TU 데이타(7)로부터 수신 타이밍 클럭신호(31)를 이용하여 포인터를 해석하여 AIS(8)과 LOP(9)등의 포인터 상태, 포인터 조정상태(30), 및 해석 포인터 값(29)을 발생하고, 상기 레지스터 수단(310)으로 상태신호(23)를 전달하는 포인터 해석수단(200), 상기 포인터 해석수단(200)과 수신 타이밍 발생수단(210)에 연결되어 해석된 포인터 값(29)과 수신 타이밍 클럭신호(32)로부터 VC1 프레임 오프셋(10)을 발생하며 포인터 조정이 발생하면 정조정의 경우 프레임 오프셋 신호(10)를 1클럭 늦추고 부정의 경우 1클럭 앞당기는 프레임 오프셋 발생수단(220), 및 상기 포인터 해석수단(200)과 수신 타이밍 발생수단(210)과 레지스터 수단(310)에 연결되어 포인터 조정상태신호(30)를 포인터 해석수단(200)으로부터 받아 8KHz 수신 포인터 타이밍 클럭(11)과 프레임 타이밍 클럭(33)을 이용 자체적으로 또는 제어신호(36)에 따라 포인터 조정 상태 발생시 바이트 단위의 변화를 비트 단위의 변화로 분산시켜 지터 성능을 향상시키는 비트리킹 제어를 수행한 후 결과 데이타 클럭(12)을 출력하는 BLC 제어수단(230)을 구비하는 것을 특징으로 하는 TU 포인터 처리기.
2. 제 1 항에 있어서, 상기 포인터 발생수단(100)은 부클럭신호(CK2)와 카운터 시작 타이밍 신호(ST1) 및 부프레임 오프셋 타이밍 신호(ST2)가 입력되며 포인터 값과 감시신호를 출력하는 포인터 값 발생/감시수단(610), 상기 포인터 값 발생/감시수단(610) 및 오프셋 타이밍 신호(ST2)와 연결되며 제어신호와 제어 타이밍 신호에 의해 4비트의 프래그를 발생하는 프래그 발생수단(620), 프래그와 SS 데이타및 포인터 값을 수신하여 포인터 바이트 1타이밍 신호(PT1)에 따라 삽입시키는 포인터 바이트 1삽입수단(630), 포인터 값을 포인터 바이트 2타이밍 신호(PT2)에 따라 삽입시키는 포인터 바이트 2삽입수단(640), 포인터 바이트 1과 포인터 바이트 2를 포인터 워드로 하여 주클럭신호(CK1)에 따라 전송시키고 경보표시 제어신호를 받으면 포인터 워드에 신호를 전송시키는 포인터 워드 전송수단(650)을 구비하는 것을 특징으로 하는 TU 포인터 처리기.
3. 제 1 항에 있어서, 상기 BLC 제어수단(230)은 프레임 클럭을 수신하여 비트리킹시켜야할 가격을 발생하는 비트리킹 간격 발생수단(810), 상기 비트리킹 간격 발생수단(810)에 연결되어 비트리킹 간격을 결정하는 비트리킹 간격 선택수단(830), 프레임 클럭을 입력으로 받아 프레임 클럭에 동기된 지연클럭을 발생하는 지연수단(820), 상기 비트리킹 간격 선택수단(830)과 상기 지연수단(820)에 연결되어 비트리킹 간격값과 지연 클럭을 받아 계수하여 비트리킹 요구신호를 발생하는 비트리킹 간격 계수수단(840), 버스트 정보와 비트리킹 간격 계수수단(840)에서 출력되는 비트리킹 요구신호를 입력으로 비트리킹 수행의 완료를 검출하여 리킹 완료신호 및 개리신호(Cn+1)를 출력하는 비트리킹 요구 신호 계수수단(850), 스터핑 정보를 입력을 받고, 상기 비트리킹 간격수단(840)에 계수시작 및 종료신호를 공급하여 비트리킹 간격수단(840)를 제어하며, 이종 및 동종버스트를 검출하여 상기 비트리킹 요구신호 계수수단(850)으로 버스트 정보를 출력하며, +/- 부호신호를 출력하는 스터핑 및 버스트 검출수단(860), 및 상기 스터핑 및 버스트 검출수단(860)과 상기 비트리킹 간격 계수수단(840)에 연결되어 상위 클럭을 사용하여, 상기 스터핑 및 버스트 검출수단(860)에서 제공하는 +/-부호신호와 상기 비트리킹 간격 계수수단(840)에서 제공하는 비트리킹 요구신호를 입력받아 분주 클럭을 출력하는 주 계수수단(870)을 구비하는 것을 특징으로 하는 TU포인터 처리기.
4. 제1항에 있어서, 상기 포인터 해석수단(200)은 입력된 포인터에서 NDF의 발생 여부와 SS의 수용부신호의 형태만족 여부 및 10비트의 포인터 값이 허용되는 범위 내에 있는가의 여부, AIS 상태 여부를 검출하는 포인터 상태 검출수단(910), 포인터 래치클럭에 따라 포인터를 입력받아 2프레임 동안의 포인터를 비교하여 I 또는 D비트의 반전 여부 및 3프레임 동안 동일한 포인터의 입력 여부를 비교하는 포인터 상태 비교수단(920)과, 상기 포인터 상태 검출수단(910)과 포인터 상태 비교수단(920)에서 검출/비교된 결과에 따라 현재 포인터의 상태를 판단하는 포인터 상태 판단수단(930), 포인터 래치 클럭과 상기 포인터 상태 비교수단(920)과 포인터 상태 판단 수단(930)의 결과에 따라 포인터 조정 발생 여부를 판단하고 포인터 조정이 있을 때 해당 출력을 발생하는 포인터 조정 판단수단(940), 포인터 래치클럭과 상기 포인터 상태 검출수단(910)과 포인터 상태 비교수단(920) 및 포인터 상태 판단수단(930)의 출력을 입력받아, AIS(Alarm Indication Signal) 및 LOS(Loss of Signal)상태를 결정하고 정보를 발령하는 경보발생수단(950), 및 입력되는 포인터와 포인터 래치클럭 및 상기 포인터 조정판단수단(940)의 출력값을 입력으로 하여 수신 포인터 값에서 부신호의 시작위치를 표시하는 클럭신호를 만들어서 출력하는 부신호 시작위치 발생수단(960)을 구비하는 것을 특징으로 하는 TU 포인터 처리기.