KR19980045157A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR19980045157A
KR19980045157A KR1019960063318A KR19960063318A KR19980045157A KR 19980045157 A KR19980045157 A KR 19980045157A KR 1019960063318 A KR1019960063318 A KR 1019960063318A KR 19960063318 A KR19960063318 A KR 19960063318A KR 19980045157 A KR19980045157 A KR 19980045157A
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Abstract

본 발명은 반도체장치의 제조방법에 관해 개시한다. 동일한 시간에 형성된 물질층을 동일한 시간에 식각함으로써 셀 영역의 스토리지 노드와 코아영역의 금속라인을 동시에 형성한다.
따라서 두 영역간에 단차 발생문제도 해소할 수 있을 뿐만 아니라 반도체장치의 제조공정도 단순화할 수 있다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 셀 영역의 커패시터 스토리지 노드와 코아(core)영역의 금속라인을 동시에 형성하는 방법에 관한 것이다.
반도체 메모리 셀, 특히 DRAM의 집적도를 증가시키기 위하여는 가장 작은 면적에 가장 많은 수의 소자를 집적시키는 것이 중요하다.
차세대 소자인 기가(giga) 비트급의 DRAM 셀은 하나의 트랜지스터와 하나의 커패시터로 이루어지는 메모리 셀의 면적이 0.3μm2이하의 수준으로, 이 면적은 메가(mega) 비트급 DRAM 셀에서는 상호 접속을 위한 콘택홀 1개의 면적에 불과한 것이다. 이와 같이 작은 면적에 단위 셀을 구성하기 위하여 트랜지스터, 커패시터 및 상호 접속을 위한 콘택홀을 각각 하나씩 따로 형성하는 것은 거의 불가능하다.
특히, 지금까지 제시되어 온 레이아웃(layout) 방법으로는 면적에 따른 한계에 의해 장애 요소가 존재한다. 따라서 새로운 기술 도입이 필요하다.
지금까지 사용되어 온 대부분의 메모리 셀들은 트랜지스터, 커패시터 및 콘택홀 등이 평면 레이아웃에서 래터럴(lateral)로 이루어졌으며, 상기 트랜지스터, 커패시터 및 콘택홀 등의 각각의 면적의 합이 메모리 셀의 면적을 결정하는 요인으로 작용하였다.
그러나, 기가 비트급의 메모리 셀을 구성하기 위하여는 약 0.3μm2이하의 면적 안에 트랜지스터, 커패시터 및 소오스/드레인 영역과의 접속을 위한 콘택홀을 모두 포함하여야 하므로, 면적의 한계를 극복하기 위하여는 3차원적인 셀 구조가 필요하다. 즉, 셀 구조를 래터럴 레이아웃 구조에서 버티컬(vertical) 레이아웃 구조로 변경하여 구성하여야 한다.
이 때, 반도체 장치의 고집적화에 따른 단위 셀 사이즈의 감소와 함께 래터럴 디멘션(dimension)이 축소되고, 그에 따라 콘택 사이즈도 필연적으로 감소하게 된다. 이에 대하여, 버티컬 방향의 스케일 다운(scale down)은 크지 않기 때문에 콘택의 아스팩트 비(aspect ratio)가 증가하고, 콘택의 저항이 증가하여 소자의 개발에 있어서 큰 제한 요소중 하나로 작용한다. 결국, 콘택 사이즈 감소와 아스팩트 비의 증가는 콘택 저항의 증가를 초래하게 된다.
또한, 좁은 셀 면적 내에서 필요한 셀 커패시턴스를 확보하기 위하여는 고유전 물질을 사용하거나 셀 스토리지 노드의 높이를 높일 수 밖에 없다. 특히, 커패시터 구조를 COB(Capacitor over Bitline) 구조로 형성하는 반도체 장치에서는 비트 라인을 먼저 형성한 후, 그 비트 라인 위에 셀 커패시터를 형성함으로써, 제한된 셀 면적 내에서 셀 커패시터의 용량을 확보할 수 있는 이점이 있다.
문제는 상술한 바와 같은 구조의 반도체장치를 제조하는 과정이 다소 복잡하다는 것다. 이와 같은 문제는 기판의 기능상 서로 다른 영역에서 공정이 동시에 이루어지지 않기 때문에 더욱 심화될 수 있는데, 이러한 문제를 내포하고 있는 종래 기술에 의한 반도체장치의 제조방법의 일예를 도 1을 참조하여 설명한다.
도 1을 참조하면, 기판(10) 상에 층간절연막(12)을 적층한 후 층간절연막(12)의 셀영역에는 후에 커패시터의 하부전극과 기판 또는 도전성 패드층을 접촉시키는 통로가 되는 콘택홀(14 또는 비어홀)이 형성된다. 이어서 콘택홀(14)을 채우는 도전층 패턴(18)이 층간절연막(12)의 일영역 상에 형성된다. 도전층 패턴(18)은 커패시터의 스토리지 노드로서 도핑된 폴리실리콘층으로 형성된다.
도전층 패턴(18)의 전면에는 유전막(20)이 형성되고 유전막(20)과 층간절연막(12)의 전면에는 커패시터의 상부전극으로 사용되는 플레이트 도전층이 형성되는데, 형성된 후 셀 단위로 패터닝되어 커패시터의 플레이트 전극(22)이 된다. 이어서 셀 및 코아 영역의 전면에는 절연막(24)이 형성된다.
절연막(24)이 형성된 다음에는 코아 영역에서는 기판(10)과 접촉되는 금속라인을 형성되는데, 구체적으로는 절연막(24)과 그 아래의 하부막들에 기판(10)의 계면이 노출되는 메탈 콘택(16)이 형성된다. 메탈 콘택(16)을 채우는 금속층을 절연막(26) 상에서 패터닝하면 절연막(24) 상에 메탈 콘택(16)을 지나는 금속라인(26)이 형성된다.
종래 기술에 의한 반도체장치의 제조방법의 일예에서는 셀 영역에서 커패시터의 스토리지 노드를 형성한 다음 코아 영역에서 금속라인이 형성되는 것 처럼 기판의 서로 다른 영역에서는 서로 다른 시간에 공정이 진행된다. 따라서 공정이 번거로와 진다. 더욱이 도 1에서 볼 수 있는 바와 같이 코아영역에서 금속라인을 형성하기 위해서는 셀 및 코아영역사이의 심한 단차도 극복해야하는 어려움도 고려해야 한다.
다음은 종래의 제1 예에 의한 문제점을 어느 정도 극복한 종래 기술의 제2 예에 의한 반도체장치의 제조방법를 설명한다.
도 2 내지 도 8은 종래 기술의 제2 예에 의한 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.
도 2는 반도체 기판상에 비트 라인을 형성하고, 그 위에 제1 캡핑층을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 트랜지스터와 같은 필요한 소자(102)가 형성된 반도체 기판(100)상에 층간 절연막(110, 120)을 개재하여 상기 반도체 기판(100)의 활성 영역과 연결되는 제1 도전층으로서 비트 라인(122)을 형성하고, 후속 공정에서 산화물을 CMP(Chemical Mechanical Polishing) 공정에 의해 식각할 때 상기 산화물에 대하여 식각 선택비를 갖는 절연 물질, 예를 들면 실리콘 질화물(Si3N4)을 사용하여 상기 결과물 전면에 제1 절연층을 적층한 후 이를 이방성 식각하여 상기 비트 라인(122)을 덮는 제1 캡핑층(124)을 형성한다.
도 3은 상기 결과물상에 층간 절연막을 형성하고, 그 위에 제2 캡핑층을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 결과물 전면에 CVD(Chemical Vapor Deposition) 방법에 의하여 산화막을 증착한 후, 상기 제1 캡핑층(124)을 식각 저지층으로하여 상기 산화막을 CMP 공정에 의해 평탄화하여 층간 절연막(130)을 형성하고, 그 위에 예를 들면 실리콘 질화물(Si3N4)을 사용하여 상기 결과물 전면에 제2 절연층을 적층하여 제2 캡핑층(134)을 형성한다.
도 4는 상기 결과물상에서 셀 어레이 영역의 스토리지 콘택을 위한 콘택홀과, 주변 회로 영역의 메탈 콘택을 위한 콘택홀을 동시에 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 3의 결과물에 대하여 사진 식각 공정을 이용하여 셀 어레이 영역에는 상기 반도체 기판(100)의 활성 영역중 소정의 영역과 전기적으로 접속되는 스토리지 콘택 형성을 위한 콘택홀(d1)을 형성하고, 주변 회로 영역에는 국부적인 인터콘넥션을 위한 메탈 콘택 형성을 위한 콘택홀(d2, d3, d4)을 형성한다.
도 5는 금속 물질을 사용하여 상기 결과물상에 국부적인 인터콘넥션을 위한 배선층 및 스토리지 콘택을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 4의 결과물상에서 오픈되어 있는 콘택홀(d1, d2, d3, d4) 내부를 채우도록 CVD 방법에 의해 금속 물질, 예를 들면 텅스텐(W)을 증착하여 제2 도전층을 형성한 후, 사진 식각 공정을 이용하여 셀 어레이 영역에서는 상기 제2 도전층을 에치백하여 상기 콘택홀(d1) 내에 스토리지 콘택을 형성하는 플러그(e1)를 형성하고, 주변 회로 영역에서는 상기 제2 도전층을 패터닝하여 국부적인 인터콘넥션 형성을 위해 상기 콘택홀(d2, d3, d4)의 상부에 각각 배선층(e2, e3, e4)을 형성한다.
이 때, 상기 도 3을 참조하여 설명한 바와 같이, CMP 공정을 이용하여 상기 층간 절연막(130)의 평탄화도를 향상시켰으므로, 상기 배선층(e2, e3, e4) 형성을 위한 사진 공정시에 DOF(Depth of Focus) 마진을 증가시킬 수 있을 뿐 만 아니라, 금속 물질로 이루어지는 상기 제2 도전층을 식각할 때, 통상적인 경우에서와 같이 단차가 형성된 부분에서의 과도 식각을 최소화할 수 있다. 따라서, 셀 어레이 영역의 콘택홀 내에 형성된 상기 플러그(e1)의 표면이 과도 식각에 의해 리세스(recess)되는 현상을 방지할 수 있다.
도 6은 상기 결과물에서 주변 회로 영역만을 층간 절연막에 의해 피복하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 5의 결과물 전면에 산화막으로 이루어지는 층간 절연막을 형성한 후, 상기 제2 캡핑층(134)을 식각 저지층으로하여 상기 층간 절연막을 셀 어레이 영역만 한정하여 식각에 의해 제거함으로써, 주변 회로 영역만을 덮는 층간 절연막 패턴(140)을 형성한다. 이로써, 셀 어레이 영역에서는 상기 플러그(e1)의 표면이 노출된다.
도 7은 상기 결과물상에 하부 전극으로서 스토리지 전극을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 6의 결과물상에서 셀 어레이 영역에 예를 들면 도핑된 폴리실리콘과 같은 도전 물질을 증착한 후 패터닝하여, 상기 플러그(e1)를 통해 상기 반도체 기판(100)의 활성 영역중 소정의 영역에 전기적으로 연결되는 스토리지 전극(142)을 형성한다.
상기 도 7에 있어서, 상기 스토리지 전극(142)을 OCS(One Cylinder Stack) 구조로서 형성하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않고, 심플 스택(simple stack) 구조나 그 밖의 다른 형상의 구조를 채용할 수 있다.
도 8은 커패시터를 완성하는 단계를 나타낸다. 구체적으로 설명하면, 셀 어레이 영역에서 상기 스토리지 전극(142)의 표면에 예를 들면 Ta2O5, (Ba, Sr)TiO3등과 같은 고유전 물질에 의한 유전체막(144)을 형성하고, 그 위에 상부 전극으로서 플레이트 전극(146)을 형성함으로써 커패시터를 완성한다.
그 후, 통상의 콘택 및 배선 형성 공정을 이용하여 반도체 장치의 전체 구조를 완성한다. 여기서, 셀 어레이 영역에서는 커패시터가 형성되고, 셀 어레이 영역을 제외한 영역에서는 후속 공정에서 국부적인 인터콘넥션 형성을 위한 배선층이 형성되므로, 셀 어레이 영역과, 주변 회로 영역을 비롯한 그와 다른 영역간의 단차가 완화될 수 있으며, 후속 공정에서 콘택 및 금속 배선층을 형성할 때 공정 마진을 증가시킬 수 있다.
상술한 바와 같이 종래 기술의 제2 예에 의한 반도체장치의 제조방법은 셀 어레이 영역 내에 스토리지 전극을 형성하기 전에 인터콘넥션을 위한 금속 배선층을 형성함으로써 금속 배선 형성시에 종래의 제1 예의 단차로 인한 문제를 야기하지 않는 잇점이 있다. 즉, 셀 어레이 영역의 스토리지 전극 형성 이후에 셀 어레이 영역과, 주변 회로 영역 또는 코어 영역과의 단차를 적게 할 수 있다.
그러나 코아 영역에서 금속라인이 먼저 형성된 후 셀 영역에서 커패시터의 스토리지 노드가 형성되는 바 여전히 종래 기술의 제1 예의 문제점인 공정의 복잡성을 극복하지 못하고 있음을 알 수 있다.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로 셀 및 코아 영역에서 각각 커패시터의 스토리지 노드와 금속라인을 동시에 형성하여 공정을 단순화할 수 있는 반도체장치의 제조방법을 제공함에 있다.
도 1은 종래 기술의 제1 예에 의한 반도체장치의 제조방법을 설명하는 도면이다.
도 2 내지 도 8은 종래 기술의 제2 예에 의한 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.
도 9 내지 도 18은 본 발명의 실시예에 의한 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.
*도면의 주요 부분에 대한 부호설명*
40:반도체기판.42:층간절연막.
44:부착층.50:제1 도전층.
52:제2 도전층.56:절연막.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 제조방법은 반도체기판의 전면에 트랜지스터와 비트라인을 포함하는 층간절연막을 형성하는 단계; 상기 층간절연막의 전면에 부착층을 형성하는 단계; 상기 부착층 및 층간절연막의 셀 영역과 코아영역에 스토리지 노드 콘택홀과 금속라인 콘택홀을 형성하는 단계; 상기 각 콘택홀을 채우는 제1 도전층을 상기 부착층의 전면에 형성하는 단계; 상기 제1 도전층의 전면에 제2 도전층을 형성하는 단계; 상기 제2 도전층 상에 상기 각 콘택홀에 해당하는 영역을 커버링하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 측면에 절연물질 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여 상기 제2 도전층의 노출부분에서 두께의 일부를 제거하는 단계; 상기 스페이서중 상기 코아 영역에 형성된 스페이서를 제거하는 단계; 상기 제2 도전층 상에 형성된 감광막 패턴을 제거하는 단계; 및 상기 제2 도전층의 셀 영역상에 형성되어 있는 상기 스페이서를 식각마스크로 하여 상기 제2 도전층과 상기 제1 도전층을 상기 부착층의 계면이 노출될 때 까지 식각하는 단계를 포함한다.
상기 제1 및 제2 도전층은 각각 텅스텐층 및 도핑된 폴리실리콘층으로 형성한다.
상기 절연막은 LT-TEOS막으로 형성한다.
상기 부착층은 실리콘 나이트라이드막으로 형성한다.
상기 제2 도전층의 노출된 부분에서 전체두께의 60％ 정도에 해당하는 두께를 제거한다.
본 발명은 스토리지 노드와 금속라인을 동시에 패터닝함으로써 종래 기술에 비해 공정을 단순화할 수 있다.
이하, 본 발명의 실시예에 의한 반도체장치의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 9 내지 도 18은 본 발명의 실시예에 의한 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.
도 9는 셀 및 코아 영역에서 콘택을 형성할 영역을 한정하는 단계를 나타내는데, 구체적으로 설명하면, 반도체기판(40)의 전면에 층간절연막(42)과 부착층(44)을 순차적으로 형성한다. 도면에는 도시하지 않았지만 상기 층간절연막(42)을 형성하기전 상기 기판 상에는 통상적인 방법으로 트랜지스터가 형성되고 비트라인도 형성된다.
계속해서 상기 부착층(44)의 전면에는 감광막으로 포토레지스막을 도포한 다음 패터닝하여 콘택을 형성할 영역을 노출시키는 감광막 패턴(46)을 형성한다.
도 10은 셀 및 코아영역에 콘택홀을 형성하는 단계인데, 구체적으로 설명하면, 도 9의 상기 감광막 패턴(46)을 식각마스크로 하여 상기 부착층(44)의 노출된 전면을 이방성식각한다. 상기 이방성식각은 상기 기판(40)의 계면이 노출될 때 까지 실시한다. 이방성식각 결과 상기 부착층(44)과 층간절연막(42)이 패터닝되어 상기 부착층(44)과 층간절연막(42)은 셀 및 코아영역에 콘택홀(48, 48a)을 포함하는 부착층 패턴(44a)과 층간절연막 패턴(42a)으로 된다. 상기 콘택홀(48, 48a)중 참조번호 48은 스토리지 노드 콘택을 위한 것이고 참조번호 48a는 금속라인 콘택을 위한 것이다. 따라서 콘택홀 48은 상기 층간절연막 패턴(42a) 내에 형성된 패드 도전층의 계면을 노출시키는 경우에는 비어 홀로 사용할 수 있다.
상기 콘택홀(48, 48a)을 형성한데 이어서 상기 감광막 패턴(46)을 제거한다.
도 11은 스토리지 노드를 형성할 영역을 한정하는 감광막 패턴과 그 전면에 절연막을 형성하는 단계를 나타내는 도면으로서, 구체적으로 설명하면, 도 10의 결과물에서 상기 콘택홀(48, 48a)을 채우는 제1 도전층(50)을 상기 부착층 패턴(44a)의 전면에 형성한다. 상기 제1 도전층(50)은 스토리지 노드와 금속라인의 한 구성부분을 이루는 물질층으로서 텅스텐층으로 형성한다.
계속해서 상기 제1 도전층(50)의 전면에는 제2 도전층(52)을 형성한다. 상기 제2 도전층(52)은 상기 제1 도전층(50)과 마찬가지로 스토리지 노드와 금속라인의 한 구성부분을 이루는 물질층으로서 도핑된 폴리실리콘층으로 형성한다.
상기 제2 도전층(50)을 형성한 다음에는 상기 제2 도전층(50)에서 스토리지 노드와 금속라인으로 사용할 부분을 한정하기 위해 그 전면에 포토레지스트와 같은 감광물질막을 형성한 다음 패터닝하여 상기 셀 및 코아영역에 형성한 상기 콘택홀(48, 48a)을 커버링하는 감광막 패턴(54)을 형성한다. 이어서 상기 감광막 패턴(54)과 상기 제2 도전층(52)의 노출된 전면에는 절연막(56)을 형성한다. 상기 절연막(56)은 실리콘 나이트라이드막으로 형성한다.
상기 절연막(56)의 전면을 에치 백하면, 상기 결과물의 평평한 부분에서는 상기 절연막(56)이 모두 제거되고 상기 감광막 패턴(54)의 측면에서만 상기 절연막(56)이 남게되어 도 12에 도시한 바와 같이 상기 감광막 패턴(54)의 측면에는 절연막 스페이서(56a)가 형성된다.
도 13은 상기 제2 도전층(52)의 일부를 식각하여 제2 도전층 패턴(52a)을 형성하는 단계를 도시하고 있는데, 구체적으로 설명하면, 상기 절연막 스페이서(56a)를 식각마스크로 하여 상기 제2 도전층(52)의 노출된 전면을 이방성식각하는데, 상기 이방성식각은 상기 제2 도전층(52)의 어느 한 영역을 완전히 제거하기 위한 것이 아니라 상기 제2 도전층(52)의 노출된 전면에서 일정 두께를 제거하기 위한 식각이다. 상기 제2 도전층(52)의 형성된 두께의 60％정도를 제거하는 것이 바람직하다. 상기 이방성식각결과 상기 제2 도전층(도 12의 52)은 도 13에 도시한 바와 같이 상기 감광막 패턴(54)과 그 스페이서(56a)의해 한정된 영역에 비해 노출된 영역의 두께가 얇은 제2 도전층 패턴(52a)로 형성된다.
계속해서 도 13의 결과물전면에 감광성 물질을 도포한 다음 패터닝하여 도 14에 도시한 바와 같이 상기 셀 영역을 커버링하는 감광성 패턴(58:이하, 용어상 혼란을 피하기 위해 제2 감광막 패턴이라 하고 상기 참조번호 54는 제1 감광막 패턴이라 함)을 형성한다. 이 상태에서 상기 코아영역에 형성되어 있는 상기 제1 감광막 패턴(54)의 측면에 형성되어 있는 스페이서(56a)를 제거하기 위해 도 14의 결과물을 습식식각한다. 상기 습식식각에 의해 상기 제1 감광막 패턴(54)중 상기 코아영역에 형성된 것의 측면에서는 스페이서가 제거된다. 이 결과는 도 15에 도시되어 있다.
계속해서 도 16은 상기 제2 도전층 패턴(52a)의 전면에서 제1 및 제2 감광막 패턴(도 15의 54, 58)을 제거하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 도 15의 결과물에서 상기 제1 및 제2 감광막 패턴(54, 58a)을 산소 플라즈마로 에싱한 다음 스트립하여 제거한다. 결국, 상기 제2 도전층 패턴(52a) 상에는 상기 제1 감광막 패턴(54)중 상기 셀 영역에 형성되었던 패턴의 측면에 형성된 절연막 스페이서(56a)만이 남게된다. 이 스페이서(56a)는 후속 공정에서 식각마스크로 사용한다.
계속해서 도 17은 셀 영역에서 커패시터의 스토리지 노드를 형성하고 동시에 코아영역에서는 금속라인을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 도 16의 상기 스페이서(56a)를 식각마스크로 하여 상기 제2 도전층 패턴(52a)의 전면을 이방성식각하는데, 상기 부착층 패턴(44a)의 계면이 노출될 때 까지 실시한다. 이와 같은 이방성식각에 의해 상기 제2 도전층 패턴(52a)의 두께가 얇은 부분은 그 아래의 제1 도전층(50) 까지 완전히 제거되지만, 상기 콘택홀을 덮고 있는 부분에서는 두께가 더 두껍기 때문에 상기 부착층 패턴(44a)이 노출될 때 까지도 남게되어 소정의 두께로 제2 도전층 패턴(52b)을 형성한다. 셀 영역에서는 상기 제2 도전층 패턴(52b)의 형태는 상기 스페이서(56a)의 마스킹으로 인해 실린더 형태로 형성된다. 반면 코아영역에서는 평평한 형태로 형성된다.
상기 이방성식각에 의해 상기 셀 영역에는 제1 도전층 패턴(50a)과 실린더형의 상기 제2 도전층 패턴(52)으로 구성된 커패시터의 스토리지 노드가 형성되고 코아영역에는 상기 제1 도전층패턴(50a)과 판형 제2 도전층 패턴(52b)으로 구성되는 금속라인이 동시에 형성된다.
계속해서 도 18에 도시한 바와 같이 상기 스토리지 노드의 전면에 유전막(60)을 형성하고 상기 유전막(60)의 전면에는 제3 도전층 물질을 형성하고 패터닝하여 상부 플레이트 전극(62)을 형성한다. 상기 제3 도전층 물질의 패터닝은 상기 금속라인의 측면에 스페이서가 형성되는 것을 방지하기 위해 습식식각방식을 이용하는 것이 바람직하다.
상술한 바와 같이 본 발명은 동일한 시간에 형성된 물질층을 동일한 시간에 식각함으로써 셀 영역의 스토리지 노드와 코아영역의 금속라인을 동시에 형성한다.
따라서 두 영역간에 단차 발생문제도 해소할 수 있을 뿐만 아니라 반도체장치의 제조공정도 단순화할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (5)

  1. 반도체기판의 전면에 트랜지스터와 비트라인을 포함하는 층간절연막을 형성하는 단계;
    상기 층간절연막의 전면에 부착층을 형성하는 단계;
    상기 부착층 및 층간절연막의 셀 영역과 코아영역에 스토리지 노드 콘택홀과 금속라인 콘택홀을 형성하는 단계;
    상기 각 콘택홀을 채우는 제1 도전층을 상기 부착층의 전면에 형성하는 단계;
    상기 제1 도전층의 전면에 제2 도전층을 형성하는 단계;
    상기 제2 도전층 상에 상기 각 콘택홀에 해당하는 영역을 커버링하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴의 측면에 절연물질 스페이서를 형성하는 단계;
    상기 스페이서를 마스크로 하여 상기 제2 도전층의 노출부분에서 두께의 일부를 제거하는 단계;
    상기 스페이서중 상기 코아 영역에 형성된 스페이서를 제거하는 단계;
    상기 제2 도전층 상에 형성된 감광막 패턴을 제거하는 단계; 및
    상기 제2 도전층의 셀 영역상에 형성되어 있는 상기 스페이서를 식각마스크로 하여 상기 제2 도전층과 상기 제1 도전층을 상기 부착층의 계면이 노출될 때 까지 식각하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2 도전층은 각각 텅스텐층 및 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 절연막은 LT-TEOS막으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 부착층은 실리콘 나이트라이드막으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 제2 도전층의 노출된 부분에서 전체두께의 60％ 정도에 해당하는 두께를 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
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KR20040048039A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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