KR19980036812A - 적층형 반도체 칩 패키지 및 그 제조 방법 - Google Patents

Abstract

복수 개의 전극 패드를 갖는 반도체 칩, 상기 전극 패드와 전기적으로 연결되는 내부 리드, 상기 내부 리드와 일체형으로 형성되는 외부 리드, 상기 반도체 칩의 전기적 기능을 외부 환경으로부터 보호하기 위하여 상기 반도체 칩과 상기 내부 리드를 포함하도록 봉지 수지로 형성되는 봉지부를 구비하는 단위 패키지를 복수개 적층하여 형성되는 적층형 반도체 칩 패키지에 있어서, 상부에 위치하는 상기 단위 패키지의 외부 리드가 하부에 위치하는 상기 단위 패키지의 외부 리드 상부와 도전성 접착수단으로 접합되어 상기 단위 패키지가 수직으로 적층되며, 상기 외부 리드가 접합되는 부위가 소정의 형태로 형성된 홈을 가지며, 상기 홈에 접착 수단이 들어차 있는 것을 특징으로 하는 적층형 반도체 칩 패키지 및 그 제조 방법을 제공함으로써, 단위 패키지간의 접합에 필요한 도전성 접착 수단의 양을 조절하여 리드간의 안정적 접합을 이루어 리드의 접합부에서 발생되는 크랙이나 리드의 불완전 결합을 방지하는 효과가 있다.

Description

적층형 반도체 칩 패키지 및 그 제조 방법

본 발명은 적층형 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 단위 패키지들의 외부 리드간에 안정적 접합이 이루어지도록 하고, 그 접합 강도를 증가시킬 수 있는 구조의 적층형 반도체 칩 패키지와 그 제조 방법에 관한 것이다.

반도체 소자의 발달과 함께 반도체 소자의 패키징(packaging) 기술은 소형화 및 박형화로 진행되고 있으며, 기능적인 측면에서는 다기능화되고 있다. 특히 메모리 반도체 칩의 경우에 용량이 점점 증가함에 따라 반도체 칩의 크기가 점점 증가하고 있으며 여러 형태의 반도체 칩 패키지가 개발 적용되고 있다. 이러한 추세에 따라 개발된 구조의 패키지 중 하나가 종래의 단위 패키지 기술을 이용하여 고밀도화시킨 적층형 반도체 칩 패키지(이하 적층 칩 패키지라 한다)이다. 이러한 적층 칩 패키지의 일 실시예를 소개하면 다음과 같다.

도 1은 종래 기술에 의한 적층 칩 패키지를 나타낸 단면도이다.

도 1을 참조하면, 종래 기술에 의한 적층 칩 패키지(100)는 단위 패키지(120) 복수 개가 적층되어 있는 구조를 갖고 있다. 적층 칩 패키지(100)의 각 단위 패키지(120)는 반도체 칩(130)의 하면과 다이패드(134))의 상면이 접착제(136)에 의해 접착되어 있고, 그 반도체 칩(130)상에 형성된 본딩패드(132)와 그에 대응되는 내부리드(140)가 금선(138)에 의해 전기적으로 연결되어 있다. 그리고 그 내부리드(140)와 일체형으로 형성된 외부리드(142)는 J자 형상을 갖고 있고, 반도체 칩(130)과 다이패드(134)와 내부리드(140)들이 봉지 수지에 의해 봉지부(146)가 형성되어 있다. 또한 적층 칩 패키지(100)는 상기한 단위 패키지(120)들의 외부리드(142)들이 전도성 접착제(150)에 의해 각각 전기적으로 연결된 구조를 갖고 있다.

상기 소개한 종래의 적층 칩 패키지의 경우, 패키지를 적층하여 단위 패키지들을 접착시키기 위해서는 리드에 많은 양의 솔더가 필요하다. 보통 패키지의 경우에는 패키지를 인쇄회로기판에 실장할 때 인쇄회로기판에 인쇄한 솔더와의 결합이 원할하게 될 수 있도록 몰딩(molding) 후 리드에 주석 도금을 실시한다. 그러나 적층 칩 패키지는 단위 패키지를 적층한 후 상부에 위치한 단위 패키지의 리드와 하부에 위치한 단위 패키지의 리드를 접착해야하기 때문에 단위 패키지의 리드에 솔더가 충분히 도금되어 있어야만 한다. 그러나 상기 적층 칩 패키지의 경우 리드의 솔더량 부족으로 인하여 리플로우 솔더링(reflow soldering)이 잘 되지 않으며, 솔더링된 리드도 접착 강도가 약하다. 접착 강도나 접착 상태가 좋지 않을 경우 외부 리드간의 접합 부위에서 크랙(crack)이나 접합된 리드들이 분리되어 패키지 신뢰성을 감소시키는 문제점이 있다.

따라서 본 발명의 목적은 단위 패키지간의 리드 결합에 있어서 양호한 결합 공정과 결합력의 증가를 얻음으로써 패키지 신뢰성을 향상시킬 수 있는 구조의 적층 칩 패키지 및 그 제조 방법을 제공하는 데 있다.

도 1은 종래 기술에 따른 적층형 반도체 칩 패키지의 일 실시예를 나타낸 단면도.

도 2는 본 발명에 따른 적층형 반도체 칩 패키지의 일 실시예를 나타낸 단면도.

도 3은 본 발명에 사용되는 단위 패키지의 조립 공정중에서, 외부 리드의 숄더부에 형성된 홈에 도전성 접착 수단이 형성되는 과정을 나타낸 상태도.

도 4내지 도 6은 본 발명에 따른 적층형 반도체 칩 패키지의 조립 공정도.

도면의 주요 부분에 대한 부호의 설명

10,100 : 적층형 반도체 칩 패키지20,120 : 단위 패키지

30,130 : 반도체 칩32,132 : 전극 패드

34,134 : 다이패드36,136 : 접착제

38,138 : 금선40,140 : 내부 리드

42,142 : 외부 리드43 : 숄더부

44 : 홈46,146 : 봉지부

48,50,52,150 : 솔더80 : 적재 용기

82 : 덮개90 : 분배 수단

92 : 노즐

상기 목적을 달성하기 위한 본 발명에 따른 적층 칩 패키지는 복수 개의 전극 패드를 갖는 반도체 칩, 상기 전극 패드와 전기적으로 연결되는 내부 리드, 상기 내부 리드와 일체형으로 형성되는 외부 리드, 상기 반도체 칩의 전기적 기능을 외부 환경으로부터 보호하기 위하여 상기 반도체 칩과 상기 내부 리드를 포함하도록 봉지 수지로 형성되는 봉지부를 구비하는 단위 패키지를 복수개 적층하여 형성되는 적층 칩 패키지에 있어서, 상부에 위치하는 상기 단위 패키지의 외부 리드가 하부에 위치하는 상기 단위 패키지의 외부 리드 상부와 도전성 접착수단으로 접합되어 상기 단위 패키지가 수직으로 적층되며, 상기 외부 리드가 접합되는 부위는 소정의 형태로 형성된 홈을 가지며, 상기 홈에 접착 수단이 들어차 있는 것을 특징으로 한다.

또한 상기 목적을 달성하기 위한 본 발명에 따른 적층 칩 패키지의 제조 방법은 복수 개의 전극 패드를 갖는 반도체 칩, 상기 전극 패드와 전기적으로 연결되는 내부 리드, 상기 내부 리드와 일체형으로 형성되며 숄더부에 소정의 형태로 홈이 형성되어 있으며 상기 홈에 도전성 접착수단이 도포되어 있는 외부 리드, 상기 반도체 칩의 전기적 기능을 외부 환경으로부터 보호하기 위하여 상기 반도체 칩과 상기 내부 리드를 포함하도록 봉지 수지로 형성되는 봉지부를 구비하는 복수 개의 단위 패키지를 준비하는 단계; 복수 개의 상기 단위 패키지를 상기 외부 리드들이 접촉되도록 수직으로 적층시키는 단계; 적층된 각각의 상기 단위 패키지의 상기 외부 리드에 형성되어 있는 상기 솔더를 용융시켜 단위 패키지를 상호 연결하고, 상기 솔더를 경화시키는 단계; 를 포함하는 것을 특징으로 한다. 이하 첨부 도면을 참조하여 본 발명에 따른 적층 칩 패키지를 보다 상세하게 설명하고자 한다.

도 2는 본 발명에 따른 적층 칩 패키지의 일 실시예를 나타낸 단면도이다. 도 2를 참조하면, 본 발명에 따른 적층 칩 패키지(10)는 단위 패키지(20)가 적층된 구조를 갖고 있다. 먼저, 단위 패키지의 구조를 살펴보기로 하자.

단위 패키지(20)는 보통 복수 개의 전극 패드(32)가 형성되어 있는 반도체 칩(30)이 다이패드(34)의 상면에 접착제(36)를 사용하여 실장되고, 다이패드(34)와 소정의 거리로 이격되어 있는 내부 리드(40)들의 상면과 도전성 금속세선, 예컨대 금선(38)으로 전기적 연결을 이루도록 되어 있으며, 그 반도체 칩(30)의 전기적 기능을 외부 환경으로부터 보호하기 위하여 봉지 수지로 봉지부(46)가 형성되어 있는 구조를 갖고 있다. 이때 내부 리드(40)와 일체형인 외부 리드(42)는 봉지부(46)밖으로 노출된다. 여기서 봉지부로부터 첫절곡부분까지의 외부 리드(42)부분을 숄더부(43)라 한다. 이 숄더부(43)에는 소정의 형태로 홈(44)이 형성되어 있다.

이와 같은 구조를 갖는 각각의 단위 패키지(20)들을 각각 서로대응되는 외부 리드(42)의 접착을 통하여 전기적으로 상호 연결됨과 동시에 수직으로 적층시킨 구조가 적층 칩 패키지(10)이다. 적층 칩 패키지(10)는 하부에 위치한 단위 패키지(20)의 숄더부(43)와 상부에 위치한 단위 패키지의 외부 리드(42) 말단이 도전성 접착 수단인 솔더(50)에 의해 접착되는데, 이때 솔더(50)가 숄더부(43)의 홈(44)에까지 들어차게 되어 결합 강도가 강화될 수 있다. 이 홈(44)은 통상적인 에칭(etching)법이나 펀칭(punching)법에 의해 형성될 수 있다.

도 3은 본 발명에 사용되는 단위 패키지의 조립 공정중에서, 외부 리드의 숄더부에 형성된 홈에 도전성 접착 수단이 형성되는 과정을 나타낸 상태도이다.

도 3을 참조하면, 상기 외부 리드(42)의 접착은 미리 숄더부(43)의 홈(44) 부분에 형성되는 솔더(48)에 의해서 이루어지는 것이 바람직하다. 이 솔더(48)는 액체 상태의 솔더(52)를 소정의 압력으로 도포시킬 수 있는 분배 수단(90)의 노즐(92)을 통하여 각각의 외부 리드(42)의 숄더부(43)에 형성된 홈(44)에 각각 도팅(dotting)하여 경화시킴으로서 경화상태의 솔더(48)을 쉽게 형성시킬 수 있다.

도 4내지 도 6은 본 발명에 따른 적층 칩 패키지의 조립 공정도이다. 도 4내지 도 6을 참조하여 상기 본 발명에 따른 적층 칩 패키지의 조립 공정은 다음과 같이 이루어질 수 있다.

먼저, 복수 개의 단위 패키지를 준비한다. 도 4를 참조하면, 각 단위 패키지(20)는 복수 개의 전극 패드(32)가 상면에 형성되어 있는 반도체 칩(30)이 다이패드(34)상에 접착제(36), 예컨대 은 에폭시에 의하여 실장되어 있고, 반도체 칩(30)의 전극 패드(32)가 금선(38)과 같은 도전성 금속세선에 의해 다이패드(34)와 소정의 거리로 이격되어 배열되어 있는 내부 리드(40)와 선연결되어 있으며, 내부 리드(40)와 일체형이며 봉지 수지로 봉지부(46)가 형성될 때 봉지부 밖으로 노출되는 외부 리드(42)는 소정의 형태로 굴곡되어 있는 구조를 갖고 있는 것이다. 특히, 봉지부(46)의 외부로 노출된 외부 리드(42)중 첫 절곡부까지의 부분인 숄더부(43)에는 홈(44)이 형성되어 도전성 접착수단인 솔더(48)가 그 홈(43)에 도포되어 있다.

다음에 복수 개의 상기 단위 패키지를 수직으로 적층시킨다. 도 5를 참조하면, 상기한 구조의 단위 패키지(20)들은 적재 용기(80)내에서 적층이 이루어지도록 한다. 특히 하부에 위치한 단위 패키지(20)의 외부 리드(42)의 숄더부(43)에 형성된 솔더(48)가 상부에 적재된 단위 패키지(20)의 외부 리드 말단부와 접촉이 이루어지도록 단위 패키지(20)들이 적층된다.

마지막으로, 적층된 단위 패키지의 외부 리드들을 접합시킨다. 도 6을 참조하면, 적층된 단위 패키지(20)들이 적재 용기(80) 내에 적층이 완료되면 적재 용기(80)의 덮개(82)를 덮은 후 소정의 온도를 가하여 솔더를 용융시켜 상부의 외부 리드(42)와 그에 대응되는 하부의 외부 리드(42)가 접촉되게 한다. 그 상태에서 온도를 감온하면, 상기 적층된 단위 패키지(20)의 솔더가 경화되어 외부 리드(42)들이 접착되므로써 전기적으로 상호 연결된 적층 칩 패키지가 완성된다.

상기한 외부 리드의 홈에 도전성 접착 수단이 형성된 단위 패키지는 적층 칩 패키지의 조립 공정에서 각 단위 패키지들간의 적층시 외부 리드간의 접합면적을 증가시켜 결합력을 강화시킬 수 있을뿐만아니라, 도전성 접착 수단이 숄더부에 도포되는 양을 조절하여 안정적인 접합을 이룰 수 있도록 하는 것도 가능하다.

이상과 같은 본 발명에 의한 구조와 방법에 따르면, 단위 패키지간의 접착에 필요한 솔더량을 충분히 조절하여 공급할 수 있어서 리드와 리드의 접합부에서 발생되는 크랙이나 리드의 불완전 결합을 방지할 수 있는 이점(利點)이 있다.

Claims (2)

1. 복수 개의 전극 패드를 갖는 반도체 칩, 상기 전극 패드와 전기적으로 연결되는 내부 리드, 상기 내부 리드와 일체형으로 형성되는 외부 리드, 상기 반도체 칩의 전기적 기능을 외부 환경으로부터 보호하기 위하여 상기 반도체 칩과 상기 내부 리드를 포함하도록 봉지 수지로 형성되는 봉지부를 구비하는 단위 패키지를 복수개 적층하여 형성되는 적층형 반도체 칩 패키지에 있어서,

   상부에 위치하는 상기 단위 패키지의 외부 리드가 하부에 위치하는 상기 단위 패키지의 외부 리드 상부와 도전성 접착수단으로 접합되어 상기 단위 패키지가 수직으로 적층되며, 상기 외부 리드가 접합되는 부위에는 소정의 형태로 형성된 홈을 가지며, 상기 홈에 접착 수단이 들어차 있는 것을 특징으로 하는 적층형 반도체 칩 패키지.
2. 복수 개의 전극 패드를 갖는 반도체 칩, 상기 전극 패드와 전기적으로 연결되는 내부 리드, 상기 내부 리드와 일체형으로 형성되며 숄더부에 소정의 형태로 홈이 형성되어 있으며 상기 홈에 도전성 접착수단이 도포되어 있는 외부 리드, 상기 반도체 칩의 전기적 기능을 외부 환경으로부터 보호하기 위하여 상기 반도체 칩과 상기 내부 리드를 포함하도록 봉지 수지로 형성되는 봉지부를 구비하는 복수 개의 단위 패키지를 준비하는 단계;

   복수 개의 상기 단위 패키지를 상기 외부 리드들이 접촉되도록 수직으로 적층시키는 단계;

   적층된 각각의 상기 단위 패키지의 상기 외부 리드에 형성되어 있는 상기 솔더를 용융시켜 단위 패키지를 상호 연결하고, 상기 솔더를 경화시키는 단계;

   를 포함하는 것을 특징으로 하는 적층형 반도체 칩 패키지 제조 방법.