KR19980033501A - 신호 처리 속도가 개선된 이중 채널 구조의 서브레인징 아날로그/디지털 변환 장치 - Google Patents

신호 처리 속도가 개선된 이중 채널 구조의 서브레인징 아날로그/디지털 변환 장치 Download PDF

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Abstract

본 발명은 이중 채널 구조의 서브레인징 A/D 변환 장치에 관한 것으로서, 샘플-앤드-홀드 증폭기(SHA)를 도입하고, 상위비트 A/D변환기, 제1 하위비트 A/D변환기, 제2 하위비트 A/D변환기 등이 신규한 작동 순서에 의하여 동작하게 함으로써, 하위비트 A/D변환기에서의 홀딩 시간을 제거함에 의하여 이중 채널 구조의 서브레인징 A/D 변환 장치의 신호 처리 속도를 향상시킬 수 있는 장점이 있다. 본 발명에 의한 A/D 변환 장치는 아날로그 신호를 디지털 신호 처리하기 위한 다른 블록들과 온 칩으로 구현되어 고속 통신에서와 같이, 아날로그 신호의 고속 디지털 처리에 유용하게 사용될 수 있다.

Description

신호 처리 속도가 개선된 이중 채널 구조의 서브레인징 아날로그/디지털 변환 장치
본 발명은 고속 처리용 아날로그/디지털(이하에서 'A/D'라 함) 변환 장치에 관한 것이다.
최근 디지털 신호 처리 기술의 발전으로 개인 휴대용 통신 기기, 비디오 카메라 등의 멀티미디어 장비 및 고속 디지털 통신망에 사용되는 A/D 변환 장치의 수요가 증가하고 있다. 또한, 사용되는 변환 장치에 대한 요구 사항도 시스템 사양에 따라서, 50MHz 이상의 고속도 샘플링 주파수, 8비트 이상의 해상도, 3V 수준의 낮은 전원 전압 및 적은 전력 소모 등 고급화 추세에 있다.
일반적으로 높은 샘플링 주파수를 요구하는 응용에 대해서는 플래쉬 A/D 변환 장치가 많이 사용되어 왔나, 플래쉬 A/D 변환 장치는 출력 비트수에 대하여 면적 및 전력 소모량이 지수적으로 증가하므로 실제로는 8비트 이상의 해상도를 필요로 하는 응용 분야에서는 서브레인징(subranging) 또는 파이프라인 A/D 변환 장치가 선호되었다.
이중에서도 특히, 서브레이징 A/D 변환 장치는 2단 이상의 구조를 가짐에도 불구하고 단 사이에 증폭기가 필요하지 않으므로, 상대적으로 많은 수의 증폭기가 요구되는 파이프라인 A/D 변환 장치에 비하여 전력 소모가 적은 장점이 있다. 일반적으로 서브레이징 A/D 변환 장치는 두 번째 단인 하위비트 A/D변환기의 구조에 따라서 단일 채널 구조과 다중 채널 구조로 나눌 수 있다.
단일 채널을 사용하는 경우는 공정상의 제한과 하위비트 A/D변환기에 사용되는 기준 전압 준위의 정착 시간이 전체 시스템의 동작 클럭 속도를 결정하게 되는 단점이 있다.
다중 채널을 사용하는 경우에는, 단일 채널을 사용하는 경우에 비하여 속도는 빠르나, 역시 기준 전압 정착 시간에 의한 제한이 존재한다. 이러한 문제로 인하여, 다중 채널 구조를 가지는 A/D 변환 장치에서의 클럭 주파수는 대략 40MHz 정도로 제한되어왔다.
위와 같은 종래 기술에 의한 서브레인징 A/D 변환 장치의 대표적인 두 가지 구조를 도1 내지 도4를 참조하여 설명한다.
도1은 종래 기술에 의한 이중 채널 서브레인징 A/D 변환 장치의 구성도이고, 도2는 도1에 도시된 이중 채널 서브레인징 A/D 변환 장치의 동작 순서를 설명한다.
상위비트 A/D변환기(11)는 상위 N 비트의 디지털 출력 코드를 생성하기 위한 것이고, 두 개의 하위비트 A/D변환기들(13,14)은 하위 N+1 비트를 결정하는데, 제1 하위비트 A/D변환기(13)와 제2 하위비트 A/D변환기(14)를 순차적으로 사용하여 신호처리 속도를 단일 채널에 비하여 2배로 증가시킨다.
저항열(Resistor String)(12)은 상위비트 A/D변환기(11) 및 하위비트 A/D변환기들(13,14)을 위한 기준 전압을 발생시키고, 디지털 교정 회로부(15)에서는 상위비트 A/D변환기(11)로부터 상위 N 비트와 하위비트 A/D변환기들(13,14)로부터 순차적으로 출력되는 하위 N+1 비트의 디지털 코드를 받아들여 1비트를 중첩시킴으로써, 변환기들에 포함된 비교기 및 저항열(12) 등에서 생겨날 수 있는 옵셋 및 피드스루 오차 등을 교정시키서 최종적으로 2N의 디지털 비트를 출력한다.
도2에서 I는 입력 샘플링(Input Sampling) 구간을, R은 참조 샘플링(Reference Sampling) 구간을, C는 비교 구간을, h는 홀딩 구간을 각각 나타낸다. 또한, 도2에서 1, 2, 3, 4는 첫 번째 출력, 두 번째 출력, 세 번째 출력, 네 번째 출력을 각각 나타낸다.
도1에 도시된 종래 기술에 의한 이중 채널 서브레이징 A/D 변환 장치의 구체적인 동작 과정을 도2를 참조하여 설명하면 다음과 같다.
먼저, 구간 I에서 상위비트 A/D변환기(11)와 제1 하위비트 A/D변환기(13)는 아날로그 입력 신호를 동시에 받아들인다. 그런 다음, 구간 R에서 상위비트 A/D변환기(11)는 아날로그 입력신호와 기준 전압을 비교하여 아날로그 입력에 상응하는 최종 2N 비트 출력 중 상위 N 비트의 디지털 출력 코드를 생성한다. 상위비트 A/D변환기(11)는 또한, 저항열(12)에서 하위비트 A/D변환기(13,14)에서 사용될 미세 기준 전압 영역을 선택하도록 하는 제어 신호(2N)를 생성한다.
이때, 제1 하위비트 A/D변환기(13)에서는 상위비트 A/D변환기(11)의 제어 신호에 의하여 저항열(12)에서 선택된 미세 기준 전압 신호(2N)을 입력받기까지 아무 동작을 하지 않는다. 이 시간을 홀딩 시간 h이라고 하는데, 이로 인하여 전체 속도가 제한되는 문제가 있다.
다음의 C구간에서, 제1 하위비트 A/D변환기(13)는 저항열(12)에 의하여 선택된 미세 기준 전압과 아날로그 입력 신호를 비교하여 하위 N+1 비트의 디지털 코드를 출력한다. C구간의 마지막 순간에 디지털 교정 회로부(15)를 통하여 최종적인 2N 비트를 얻게 된다(1).
제1 하위비트 A/D변환기(13)가 구간 C의 작동을 하는 동안, 상위비트 A/D변환기(11)와 제2 하위비트 A/D변환기(14)에 아날로그 입력 신호가 입력되고(구간 I), 상위비트 A/D변환기(11)는 구간 R에서 상기한 바와 같이 상위 N 비트의 디지털 출력 코드를 생성하고, 제2 하위비트 A/D변환기(14)에서 사용될 미세 기준 전압 영역을 선택하도록 하는 제어 신호(2N)를 생성하며, 제2 하위비트 A/D변환기(14)는 아무 동작도 하지 않는다(구간 h).
다음의 C구간에서, 제2 하위비트 A/D변환기(14)는 저항열(12)에 의하여 선택된 미세 기준 전압과 아날로그 입력 신호를 비교하여 하위 N+1 비트의 디지털 코드를 출력한다. C구간의 마지막 순간에 디지털 교정 회로부(15)를 통하여 최종적인 2N 비트를 얻게 된다(2).
상기한 바와 같은 동작이 제1 하위비트 A/D변환기(13)와 제2 하위비트 A/D변환기(14)를 순차적으로 사용하면서 반복된다.
도2에서 보이는 바와 같이, 종래 기술에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치에서는, 각 하위비트 A/D변환기들은 미세 기준 전압 신호가 입력되기 전까지 아무 동작을 하지 않는 홀딩 구간(h)을 가지며 이로 인하여 전체 시스템의 처리 속도가 느려지는 단점이 있다.
도3은 종래 기술에 의한 단일 채널 서브레인징 A/D 변환 장치의 구성도이고, 도4는 도3에 도시된 단일 채널 서브레이징 A/D 변환 장치의 동작 순서를 설명한다. 도4에서 S는 아날로그 입력 샘플링 구간을, H는 아날로그 입력 홀딩 구간을, I는 SHA(31)로부터의 입력 샘플링 구간을, 각각 나타낸다.
입력 샘플-앤드-홀드 증폭기(Sample-and-Hold Amplifier:SHA)(31)는 외부로부터 변화하는 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주는 기능을 한다.
이러한 SHA(31)를 포함하는 단일 채널 서브레인징 A/D 변환 장치와 도1에 도시된 이중 채널 서브레이징 A/D 변환 장치의 차이점은 상위비트 A/D변환기(33)의 샘플링 순서에 있다. 도3에 도시된 단일 채널 서브레이징 A/D 변환기에서는, 구간 R에서 상위비트 A/D변환기(33)는 기준 전압을 먼저 입력으로 받은 뒤, 다음 구간 I에서 SHA(31)에서 홀딩된 아날로그 신호를 하위비트 A/D변환기(34)와 같은 순간에 받아들인다. 이 구간 I에서 상위비트 A/D변환기(33)는 상위 N 비트를 결정하고, 계속해서 상기 구간 R에서의 기준 전압 입력 샘플링, 구간 I에서의 SHA(31)로부터의 아날로그 신호 입력 과정을 반복한다.
한편, 하위비트 A/D변환기(34)는 구간 I에서 상위비트 A/D변환기(33)와 동시에 아날로그 신호를 입력받고, 다음의 C 구간에서 상위비트 A/D변환기(33)에서 결정된 상위 N 비트에 상응하는 미세 기준 전압 준위가 정착되고, 이 미세 기준 전압을 샘플링된 아날로그 입력 신호와 비교한 후, 그 결과를 디지털 코드로 생성한다. C구간의 마지막 순간에 디지털 교정 회로부(35)를 통하여 최종적인 2N 비트를 얻게 된다(1).
도4에서 보이는 바와 같이, 종래 기술에 의한 단일 채널 서브레이징 A/D 변환 장치에서는 하위비트 A/D변환기의 홀딩 시간이 사라졌으나, 이중 채널 서브레이징 A/D 변환 장치와는 달리 단일 채널을 사용하므로 신호 처리 속도(throughput rate)면에서 불리하다.
본 발명의 목적은, 이중 채널 구조를 가지되, 하위비트 A/D변환기의 홀딩 시간을 없앰으로써, 신호 처리 속도를 개선한 이중 채널 서브레이징 A/D 변환 장치를 제공하는데 있다.
도1은 종래 기술에 의한 이중 채널 서브레인징 A/D 변환 장치의 구성도,
도2는 도1에 도시된 이중 채널 서브레이징 A/D 변환 장치의 동작 순서를 설명하는 개념도,
도3은 종래 기술에 의한 단일 채널 서브레인징 A/D 변환 장치의 구성도,
도4는 도3에 도시된 단일 채널 서브레이징 A/D 변환 장치의 동작 순서를 설명하는 개념도,
도5는 본 발명에 의한 이중 채널 서브레이징 A/D 변환 장치의 구성도,
도6는 도5에 도시된 본 발명에 의한 이중 채널 서브레이징 A/D 변환 장치의 동작 순서를 설명하는 개념도.
* 도면의 주요한 부분에 대한 부호의 설명 *
11, 33, 52 : 상위비트 A/D변환기
12, 32, 53 : 저항열
13, 14, 34, 54, 55 : 하위비트 A/D변환기
15, 35, 56 : 디지털 교정 회로부
31, 51 : 샘플-앤드-홀드 증폭기(SHA)
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 의한 이중 채널 서브레이징 A/D 변환 장치는,
외부로부터 변화하는 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주는 샘플-앤드-홀드 증폭기(SHA);
상기 SHA가 구간 S을 진행하는 동안, 기준 전압을 입력 받아서 샘플링하고,
상기 SHA가 구간 H를 진행하는 동안, 상기 SHA로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 코드를 출력하고, 미세 기준 전압 영역을 선택하도록 하는 제어 신호를 생성하는 상위비트 A/D변환기;
상기 상위비트 A/D변환기로부터 입력된 제어 신호에 의하여 미세 기준 전압 신호를 선택하는 저항열;
상기 SHA가 구간 H를 진행하는 동안, 상기 상위비트 A/D변환기와 동시에, 상기 SHA로부터 아날로그 신호를 입력받고, 그 다음의 구간 C에서 상기 저항열에 의하여 선택된 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여, 하위 N+1비트의 디지털 코드를 생성하는 작동을 순차적으로 수행하는 하위비트 A/D변환기 두 개; 및
상기 상위비트 A/D변환기로부터 출력되는 상위 N비트의 디지털 코드와 상기 하위비트 A/D변환기들 중 어느 하나로부터 출력되는 하위 N+1비트의 디지털 코드로부터 2N 비트의 디지털 코드를 출력하는 디지털 교정 회로부를 포함하는 것임을 특징으로 한다.
상기한 이중 채널 구조의 서브레인징 A/D 변환 장치는, 상기 제1 하위비트 A/D변환기가 구간 C를 거치는 동안, 상기 SHA는 제2 하위비트 A/D변환기에서 처리될 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주고, 상위비트 A/D변환기는 상기 SHA가 구간 S를 진행하는 동안, 기준 전압을 입력 받아서 샘플링하고, 상기 SHA가 구간 H를 진행하는 동안, 상기 SHA로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 코드를 출력하고, 제2 하위비트 A/D변환기에 사용될 미세 기준 전압 영역을 선택하도록 하는 제어 신호를 생성한다.
상기한 이중 채널 구조의 서브레인징 A/D 변환 장치에서는 SHA로부터 아날로그 신호가 상기 상위비트 A/D변환기와 상기 하위비트 A/D변환기로 동시에 입력되기만 하면, 하위비트 A/D변환기에서는 구간 C에서 선택된 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여, 하위 N+1비트의 디지털 코드를 생성할 수 있으므로, 제1 하위비트 A/D변환기의 구간 C와 제2 하위비트 A/D변환기의 구간 C가 일부분 겹치는 것임을 특징으로 한다.
이하에서 첨부된 도면을 참조하면서 본 발명에 의한 이중 채널 구조의 서브레이징 A/D 변환 장치를 상세하게 설명한다.
도5은 본 발명에 의한 이중 채널 구조의 서브레이징 A/D 변환 장치의 구성도이고, 도6는 도5에 도시된 본 발명에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치의 동작 순서를 설명한다.
도5에 도시된 바와 같이, 본 발명에 의한 이중 채널 구조의 서브레이징 A/D 변환 장치의 구조는 도1에 도시된 종래 기술에 의한 이중 채널 서브레이징 A/D 변환 장치에 비하여, 샘플-앤드-홀드 증폭기인 SHA(51)가 추가된 점만이 다르다. 그러나, 그외 상위비트 A/D변환기(52), 하위비트 A/D변환기들(54,55) 등에서의 각 작동의 순서가 현저히 상이하다. 그 중에서 가장 큰 특징은, 상위비트 A/D변환기(52)에서 기준 전압을 입력받아서 샘플링하는 동작(구간 R)이 아날로그 신호를 입력받는 동작(구간 I)보다 먼저 수행된다는 점이다. 이러한 작동의 순서에 따르도록 A/D 변환 장치를 정확하게 구현하기 위하여, 본 발명에 의한 A/D 변환 장치는 효율적인 타이밍 회로(미도시)를 또한 필요로 한다.
아날로그 입력 신호는 연속적인 값을 가지면서 계속적으로 변하기 때문에, 이중 채널과 같은 다단 구조를 가지는 A/D 변환 장치의 경우, 상위비트 A/D변환기와 하위비트 A/D변환기가 서로 다른 수준의 입력 신호를 제공받아서 잘못된 결과를 출력할 수 있다. 이러한 문제를 해결하기 위하여, 본 발명에 의한 A/D 변환 장치의 경우에는 입력단에 SHA(51)를 사용하여 상위비트 A/D변환기(52)와 하위비트 A/D변환기들(54,55)이 신호를 샘플링하는 기간 동안 입력 신호를 일정하게 유지시켜 준다.
도5에 도시된 본 발명에 의한 A/D 변환 장치의 상세한 동작을 도6c를 참조하면서 신호의 흐름에 맞추어서 설명한다.
구간 S에서 SHA(51)는 아날로그 입력 신호를 샘플링하고, 이와 동시에 상위비트 A/D변환기(52)는 구간 R에서 기준 전압을 입력 받아 샘플링한다.
SHA(51)가 구간 H동안 샘플링된 신호를 유지시켜주는 동시에, 상위비트 A/D변환기(52)와 제1 하위비트 A/D변환기(54)는 구간 I에서 SHA(51)의 출력을 동시에 입력 받는다. 이 구간에서 상위비트 A/D변환기(52)는 상위 N 비트를 결정하여 N비트의 디지털 코드를 생성함과 동시에, 저항열(53)에서 제1 하위비트 A/D변환기에 사용되는 미세 기준 전압 영역을 선택하도록 하는 제어 신호(2N)를 생성한다.
다음 구간 C에서 저항열(53)은 상위비트 A/D변환기(52)로부터 입력된 제어 신호에 의하여 제1 하위비트 A/D변환기(54)를 위한 미세 기준 전압 영역을 선택하고, 제1 하위비트 A/D변환기(54)는 이 미세 기준 전압과 아날로그 입력 신호를 비교하여 하위 N+1 비트의 디지털 코드를 생성하게 된다.
제1 하위비트 A/D변환기(54)가 구간 C를 진행하는 동안, 상위비트 A/D변환기(52)는 구간 R과 구간 I를 반복하게 되는데, 상위비트 A/D변환기(52)가 구간 I를 두 번째 진행하는 동안 아날로그 신호가 제2 하위비트 A/D변환기(55)로 입력된다. 또한, 상위비트 A/D변환기(52)의 구간 I에서 발생하는 저항열 제어 신호(2N)에 의하여 선택된 기준 전압 영역은 다른 채널의 제2 하위비트 A/D변환기(55)에 전달되고, 제2 하위비트 A/D변환기(55)로 아날로그 신호가 입력된 구간 I 이후 바로, 제2 하위비트 A/D변환기(55)는 구간 C에서 하위 N+1 비트의 디지털 코드를 생성한다.
위와 같은 동작이 두 개의 하위비트 A/D변환기들(54,55)에 대하여 순차적으로 발생한다.
한편, A/D 변환 장치 전체의 동작에서, 미세 기준 전압과 아날로그 입력 신호를 비교하여 하위 N+1비트의 디지털 코드를 생성하는 하위비트 A/D변환기의 구간 C의 시간이 가장 길고, 그 이외의 구간 R 또는 구간 I의 시간은 충분히 짧게 할 수 있으므로, 도6c에서 보이는 바와 같이, 제1 하위비트 A/D변환기(54)의 구간 C와 제2 하위비트 A/D변환기(55)의 구간 C의 일부분이 겹칠 수 있다. 그러나, 각 하위비트 A/D변환기(54,55)가 하위 N+1비트를 생성하는 것은 구간 C의 마지막 부분이므로 하위 N+1비트의 출력이 다음의 디지털 교정 회로부(56)에서 충돌하지는 않는다.
디지털 교정 회로부(56)에서는 상위비트 A/D변환기(52)로부터 상위 N 비트와 하위비트 A/D변환기(54,55)로부터의 하위 N+1 비트를 중첩시켜, 채널간의 오차를 교정하면서 입력 신호에 상응하는 최종 2N 비트를 출력한다.
앞에서 설명한 바와 같이, 제1 하위비트 A/D변환기(54)의 구간 C와 제2 하위비트 A/D변환기(55)의 구간 C의 일부분이 겹쳐 있으므로 최종적인 2N비트의 디지털 코드의 출력 속도가 휠씬 빨라질 수 있다.
위와 같이, 본 발명에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치에서는, 하위비트 A/D변환기의 홀딩 시간을 제거할 뿐만 아니라, 하위비트 A/D변환기들의 구간 C를 일부분 겹치게 함으로써 A/D 변환 장치의 신호 처리 속도를 한층 더 개선할 수 있다.
도6c에 도시되어 있는 본 발명에 의한 A/D 변환 장치의 신호 처리 속도를, 도6a과 도6b에 도시되어 있는 종래 기술에 의한 A/D 변환 장치에서와 비교한다.
도6a, 도6b 및 도6c에서는 직접적인 신호 처리 속도의 합리적인 비교를 위하여, 미세 기준 전압이 정착해서 아날로그 입력 신호와 비교되어 하위 N+1 비트의 디지털 코드가 생성되는 가장 중요한 신호 처리 구간인 구간 C의 길이를 동일하게 하였다. 실제로 구간 C의 길이가 A/D 변환 장치의 신호 처리 속도를 결정하는 제한 요소가 된다. 구간 C이외의 다른 구간의 길이는 어느 것도 구간 C의 길이보다 길지 않으며, 필요에 의하여 얼마든지 짧게 할 수 있다.
도6에서 보이는 바와 같이, 본 발명에 의한 A/D 변환 장치에서 디지털 코드가 출력하는 속도가 월등히 개선된 것을 알 수 잇다.
실제로 표준 CMOS 공정을 사용하여 본 발명에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치를 구현하여 시험한 결과, 신호 처리 속도가 약 50% 정도 향상된 것을 관찰할 수 있었다.
부연적으로, 5V 전원 전압에서 뿐만 아니라 3V 수준의 낮은 전원 전압에서도 동작함으로써 전력 소모를 줄이고, 필요 면적을 최소화하도록 설계하여, 아날로그 신호의 디지털 신호 처리를 위하여 사용되는 다른 블록들과 온 칩으로 동시에 구현되는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치에서는, 상위비트 A/D변환기에서 기준 전압 샘플링 구간R을 아날로그 신호 입력 구간 I보다 먼저 수행하도록 하여, 하위비트 A/D변환기에서의 홀딩 시간을 제거함에 의하여 이중 채널 구조의 서브레인징 A/D 변환 장치의 신호 처리 속도를 향상시켰다. 또한, 본 발명에 의한 A/D 변환 장치에서는, 하위비트 A/D변환기들에서 미세 기준 전압과 아날로그 신호를 비교하여 하위 N+1 비트의 디지털 신호를 출력하는 구간 C를 제1 A/D변환기와 제2 A/D변환기에 있어서 일부분 겹치게 함으로써 A/D 변환 장치의 신호 처리 속도를 한층 더 개선하였다.

Claims (3)

  1. 이중 채널 서브레이징 A/D 변환 장치에 있어서,
    외부로부터 변화하는 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주는 샘플-앤드-홀드 증폭기(SHA);
    상기 SHA가 구간 S을 진행하는 동안, 기준 전압을 입력 받아서 샘플링하고,
    상기 SHA가 구간 H를 진행하는 동안, 상기 SHA로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 코드를 출력하고, 미세 기준 전압 영역을 선택하도록 하는 제어 신호를 생성하는 상위비트 A/D변환기;
    상기 상위비트 A/D변환기로부터 입력된 제어 신호에 의하여 미세 기준 전압 신호를 선택하는 저항열;
    상기 SHA가 구간 H를 진행하는 동안, 상기 상위비트 A/D변환기와 동시에, 상기 SHA로부터 아날로그 신호를 입력받고, 그 다음의 구간 C에서 상기 저항열에 의하여 선택된 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여, 하위 N+1비트의 디지털 코드를 생성하는 작동을 순차적으로 수행하는 제1 하위비트 A/D변환기 및 제2 하위비트 A/D변환기; 및
    상기 상위비트 A/D변환기로부터 출력되는 상위 N비트의 디지털 코드와 상기 하위비트 A/D변환기들 중 어느 하나로부터 출력되는 하위 N+1비트의 디지털 코드로부터 2N 비트의 디지털 코드를 출력하는 디지털 교정 회로부를 포함하는 것임을 특징으로 하는 이중 채널 구조의 서브레인징 A/D 변환 장치.
  2. 제1항에 있어서, 상기 이중 채널 구조의 서브레인징 A/D 변환 장치에서,
    상기 제1 하위비트 A/D변환기가 구간 C를 거치는 동안, 상기 SHA는 제2 하위비트 A/D변환기에서 처리될 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주고, 상위비트 A/D변환기는 상기 SHA가 구간 S를 진행하는 동안, 기준 전압을 입력 받아서 샘플링하고, 상기 SHA가 구간 H를 진행하는 동안, 상기 SHA로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 코드를 출력하고, 제2 하위비트 A/D변환기에 사용될 미세 기준 전압 영역을 선택하도록 하는 제어 신호를 생성하는 것임을 특징으로 하는 이중 채널 구조의 서브레인징 A/D 변환 장치.
  3. 제2항에 있어서, 상기 이중 채널 구조의 서브레인징 A/D 변환 장치는,
    상기 SHA로부터 아날로그 신호가 상기 상위비트 A/D변환기와 상기 하위비트 A/D변환기로 동시에 입력되기만 하면, 하위비트 A/D변환기에서는 구간 C에서 선택된 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여, 하위 N+1비트의 디지털 코드를 생성할 수 있으므로, 제1 하위비트 A/D변환기의 구간 C와 제2 하위비트 A/D변환기의 구간 C가 일부분 겹치는 것임을 특징으로 하는 이중 채널 구조의 서브레인징 A/D 변환 장치.
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KR100851637B1 (ko) * 2006-11-27 2008-08-13 삼성전기주식회사 디지털-아날로그 변환기의 리니어 곡선 출력 장치 및 그방법

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