KR19980033501A - Dual-channel Subranging Analog-to-Digital Converter with Improved Signal Processing Speed - Google Patents

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Abstract

본 발명은 이중 채널 구조의 서브레인징 A/D 변환 장치에 관한 것으로서, 샘플-앤드-홀드 증폭기(SHA)를 도입하고, 상위비트 A/D변환기, 제1 하위비트 A/D변환기, 제2 하위비트 A/D변환기 등이 신규한 작동 순서에 의하여 동작하게 함으로써, 하위비트 A/D변환기에서의 홀딩 시간을 제거함에 의하여 이중 채널 구조의 서브레인징 A/D 변환 장치의 신호 처리 속도를 향상시킬 수 있는 장점이 있다. 본 발명에 의한 A/D 변환 장치는 아날로그 신호를 디지털 신호 처리하기 위한 다른 블록들과 온 칩으로 구현되어 고속 통신에서와 같이, 아날로그 신호의 고속 디지털 처리에 유용하게 사용될 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dual-channel subranging A / D converter, which introduces a sample-and-hold amplifier (SHA), and includes an upper bit A / D converter, a first lower bit A / D converter, and a second. By operating the lower bit A / D converter according to a new operation sequence, the signal processing speed of the dual channel subranging A / D converter can be improved by eliminating the holding time of the lower bit A / D converter. There is an advantage to this. The A / D conversion apparatus according to the present invention is implemented on-chip with other blocks for processing an analog signal to a digital signal, and thus can be usefully used for high-speed digital processing of an analog signal as in high-speed communication.

Description

신호 처리 속도가 개선된 이중 채널 구조의 서브레인징 아날로그/디지털 변환 장치Dual-channel Subranging Analog-to-Digital Converter with Improved Signal Processing Speed

본 발명은 고속 처리용 아날로그/디지털(이하에서 'A/D'라 함) 변환 장치에 관한 것이다.The present invention relates to an analog / digital (hereinafter referred to as 'A / D') conversion device for high speed processing.

최근 디지털 신호 처리 기술의 발전으로 개인 휴대용 통신 기기, 비디오 카메라 등의 멀티미디어 장비 및 고속 디지털 통신망에 사용되는 A/D 변환 장치의 수요가 증가하고 있다. 또한, 사용되는 변환 장치에 대한 요구 사항도 시스템 사양에 따라서, 50MHz 이상의 고속도 샘플링 주파수, 8비트 이상의 해상도, 3V 수준의 낮은 전원 전압 및 적은 전력 소모 등 고급화 추세에 있다.Recently, with the development of digital signal processing technology, the demand for multimedia equipment such as personal portable communication devices, video cameras, and A / D conversion devices used in high-speed digital communication networks is increasing. In addition, the requirements for the converter used are also advanced according to system specifications, such as high-speed sampling frequency of 50MHz or more, 8-bit resolution or more, low supply voltage of 3V level and low power consumption.

일반적으로 높은 샘플링 주파수를 요구하는 응용에 대해서는 플래쉬 A/D 변환 장치가 많이 사용되어 왔나, 플래쉬 A/D 변환 장치는 출력 비트수에 대하여 면적 및 전력 소모량이 지수적으로 증가하므로 실제로는 8비트 이상의 해상도를 필요로 하는 응용 분야에서는 서브레인징(subranging) 또는 파이프라인 A/D 변환 장치가 선호되었다.In general, many flash A / D converters have been used for applications requiring a high sampling frequency. However, since flash A / D converters have an exponential increase in area and power consumption with respect to the number of output bits, they are actually more than 8 bits. For applications requiring resolution, subranging or pipelined A / D converters are preferred.

이중에서도 특히, 서브레이징 A/D 변환 장치는 2단 이상의 구조를 가짐에도 불구하고 단 사이에 증폭기가 필요하지 않으므로, 상대적으로 많은 수의 증폭기가 요구되는 파이프라인 A/D 변환 장치에 비하여 전력 소모가 적은 장점이 있다. 일반적으로 서브레이징 A/D 변환 장치는 두 번째 단인 하위비트 A/D변환기의 구조에 따라서 단일 채널 구조과 다중 채널 구조로 나눌 수 있다.In particular, sub-raising A / D converters do not require amplifiers between stages even though they have more than two stages. Therefore, they consume more power than pipelined A / D converters, which require a relatively large number of amplifiers. There is less advantage. In general, the sub-lasing A / D converter can be divided into a single channel structure and a multi-channel structure according to the structure of the second bit, the sub-bit A / D converter.

단일 채널을 사용하는 경우는 공정상의 제한과 하위비트 A/D변환기에 사용되는 기준 전압 준위의 정착 시간이 전체 시스템의 동작 클럭 속도를 결정하게 되는 단점이 있다.When using a single channel, process limitations and settling times of reference voltage levels used in low-bit A / D converters determine the operating clock speed of the entire system.

다중 채널을 사용하는 경우에는, 단일 채널을 사용하는 경우에 비하여 속도는 빠르나, 역시 기준 전압 정착 시간에 의한 제한이 존재한다. 이러한 문제로 인하여, 다중 채널 구조를 가지는 A/D 변환 장치에서의 클럭 주파수는 대략 40MHz 정도로 제한되어왔다.In the case of using multiple channels, the speed is faster than in the case of using a single channel, but there is also a limitation due to the reference voltage settling time. Due to this problem, the clock frequency in an A / D converter having a multi-channel structure has been limited to about 40 MHz.

위와 같은 종래 기술에 의한 서브레인징 A/D 변환 장치의 대표적인 두 가지 구조를 도1 내지 도4를 참조하여 설명한다.Two representative structures of the conventional sub-ranging A / D conversion apparatus will be described with reference to FIGS. 1 to 4.

도1은 종래 기술에 의한 이중 채널 서브레인징 A/D 변환 장치의 구성도이고, 도2는 도1에 도시된 이중 채널 서브레인징 A/D 변환 장치의 동작 순서를 설명한다.1 is a configuration diagram of a conventional dual channel subranging A / D conversion apparatus, and FIG. 2 illustrates an operation procedure of the dual channel subranging A / D conversion apparatus shown in FIG.

상위비트 A/D변환기(11)는 상위 N 비트의 디지털 출력 코드를 생성하기 위한 것이고, 두 개의 하위비트 A/D변환기들(13,14)은 하위 N+1 비트를 결정하는데, 제1 하위비트 A/D변환기(13)와 제2 하위비트 A/D변환기(14)를 순차적으로 사용하여 신호처리 속도를 단일 채널에 비하여 2배로 증가시킨다.The upper bit A / D converter 11 is for generating the upper N bits of the digital output code, and the two lower bit A / D converters 13 and 14 determine the lower N + 1 bit, the first lower bit. The bit A / D converter 13 and the second lower bit A / D converter 14 are sequentially used to double the signal processing speed compared to a single channel.

저항열(Resistor String)(12)은 상위비트 A/D변환기(11) 및 하위비트 A/D변환기들(13,14)을 위한 기준 전압을 발생시키고, 디지털 교정 회로부(15)에서는 상위비트 A/D변환기(11)로부터 상위 N 비트와 하위비트 A/D변환기들(13,14)로부터 순차적으로 출력되는 하위 N+1 비트의 디지털 코드를 받아들여 1비트를 중첩시킴으로써, 변환기들에 포함된 비교기 및 저항열(12) 등에서 생겨날 수 있는 옵셋 및 피드스루 오차 등을 교정시키서 최종적으로 2N의 디지털 비트를 출력한다.The resistor string 12 generates a reference voltage for the upper bit A / D converter 11 and the lower bit A / D converters 13 and 14, and in the digital calibration circuit 15, the upper bit A The first N bits and the lower bit A / D converters 13 and 14 are sequentially inputted from the / D converter 11 to receive the digital code of the lower N + 1 bits to overlap one bit, thereby being included in the converters. The 2N digital bit is finally output by correcting offsets and feedthrough errors that may occur in the comparator and the resistor string 12.

도2에서 I는 입력 샘플링(Input Sampling) 구간을, R은 참조 샘플링(Reference Sampling) 구간을, C는 비교 구간을, h는 홀딩 구간을 각각 나타낸다. 또한, 도2에서 1, 2, 3, 4는 첫 번째 출력, 두 번째 출력, 세 번째 출력, 네 번째 출력을 각각 나타낸다.In FIG. 2, I denotes an input sampling interval, R denotes a reference sampling interval, C denotes a comparison interval, and h denotes a holding interval. 2, 1, 2, 3, and 4 represent a first output, a second output, a third output, and a fourth output, respectively.

도1에 도시된 종래 기술에 의한 이중 채널 서브레이징 A/D 변환 장치의 구체적인 동작 과정을 도2를 참조하여 설명하면 다음과 같다.Referring to FIG. 2, a detailed operation process of the conventional dual channel sub-lasing A / D conversion apparatus shown in FIG. 1 will be described.

먼저, 구간 I에서 상위비트 A/D변환기(11)와 제1 하위비트 A/D변환기(13)는 아날로그 입력 신호를 동시에 받아들인다. 그런 다음, 구간 R에서 상위비트 A/D변환기(11)는 아날로그 입력신호와 기준 전압을 비교하여 아날로그 입력에 상응하는 최종 2N 비트 출력 중 상위 N 비트의 디지털 출력 코드를 생성한다. 상위비트 A/D변환기(11)는 또한, 저항열(12)에서 하위비트 A/D변환기(13,14)에서 사용될 미세 기준 전압 영역을 선택하도록 하는 제어 신호(2N)를 생성한다.First, in the interval I, the upper bit A / D converter 11 and the first lower bit A / D converter 13 simultaneously receive analog input signals. Then, in the interval R, the upper bit A / D converter 11 compares the analog input signal with a reference voltage to generate a digital output code of the upper N bits of the final 2N bit outputs corresponding to the analog input. The higher bit A / D converter 11 also generates a control signal 2 N to select the fine reference voltage region to be used in the lower bit A / D converters 13 and 14 in the resistor string 12.

이때, 제1 하위비트 A/D변환기(13)에서는 상위비트 A/D변환기(11)의 제어 신호에 의하여 저항열(12)에서 선택된 미세 기준 전압 신호(2N)을 입력받기까지 아무 동작을 하지 않는다. 이 시간을 홀딩 시간 h이라고 하는데, 이로 인하여 전체 속도가 제한되는 문제가 있다.At this time, the first lower bit A / D converter 13 performs no operation until receiving the fine reference voltage signal 2 N selected from the resistor string 12 by the control signal of the upper bit A / D converter 11. I never do that. This time is called the holding time h, which causes a problem that the overall speed is limited.

다음의 C구간에서, 제1 하위비트 A/D변환기(13)는 저항열(12)에 의하여 선택된 미세 기준 전압과 아날로그 입력 신호를 비교하여 하위 N+1 비트의 디지털 코드를 출력한다. C구간의 마지막 순간에 디지털 교정 회로부(15)를 통하여 최종적인 2N 비트를 얻게 된다(1).In the following section C, the first lower bit A / D converter 13 outputs the digital code of the lower N + 1 bits by comparing the analog reference signal with the fine reference voltage selected by the resistor string 12. At the end of the C section, the final 2N bits are obtained through the digital calibration circuit 15 (1).

제1 하위비트 A/D변환기(13)가 구간 C의 작동을 하는 동안, 상위비트 A/D변환기(11)와 제2 하위비트 A/D변환기(14)에 아날로그 입력 신호가 입력되고(구간 I), 상위비트 A/D변환기(11)는 구간 R에서 상기한 바와 같이 상위 N 비트의 디지털 출력 코드를 생성하고, 제2 하위비트 A/D변환기(14)에서 사용될 미세 기준 전압 영역을 선택하도록 하는 제어 신호(2N)를 생성하며, 제2 하위비트 A/D변환기(14)는 아무 동작도 하지 않는다(구간 h).While the first lower bit A / D converter 13 operates the interval C, analog input signals are inputted to the upper bit A / D converter 11 and the second lower bit A / D converter 14 (section). I), the upper bit A / D converter 11 generates the digital output code of the upper N bits as described above in the interval R, and selects the fine reference voltage region to be used in the second lower bit A / D converter 14. Generates a control signal 2 N , and the second lower bit A / D converter 14 does nothing (section h).

다음의 C구간에서, 제2 하위비트 A/D변환기(14)는 저항열(12)에 의하여 선택된 미세 기준 전압과 아날로그 입력 신호를 비교하여 하위 N+1 비트의 디지털 코드를 출력한다. C구간의 마지막 순간에 디지털 교정 회로부(15)를 통하여 최종적인 2N 비트를 얻게 된다(2).In the following C section, the second lower bit A / D converter 14 compares the fine reference voltage selected by the resistor string 12 with the analog input signal and outputs the digital code of the lower N + 1 bits. At the end of the C section, the final 2N bits are obtained through the digital calibration circuit 15 (2).

상기한 바와 같은 동작이 제1 하위비트 A/D변환기(13)와 제2 하위비트 A/D변환기(14)를 순차적으로 사용하면서 반복된다.The above operation is repeated while using the first lower bit A / D converter 13 and the second lower bit A / D converter 14 sequentially.

도2에서 보이는 바와 같이, 종래 기술에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치에서는, 각 하위비트 A/D변환기들은 미세 기준 전압 신호가 입력되기 전까지 아무 동작을 하지 않는 홀딩 구간(h)을 가지며 이로 인하여 전체 시스템의 처리 속도가 느려지는 단점이 있다.As shown in FIG. 2, in the conventional sub-channel subranging A / D converter, each sub-bit A / D converter does not operate until a fine reference voltage signal is input. ), And this slows down the processing speed of the entire system.

도3은 종래 기술에 의한 단일 채널 서브레인징 A/D 변환 장치의 구성도이고, 도4는 도3에 도시된 단일 채널 서브레이징 A/D 변환 장치의 동작 순서를 설명한다. 도4에서 S는 아날로그 입력 샘플링 구간을, H는 아날로그 입력 홀딩 구간을, I는 SHA(31)로부터의 입력 샘플링 구간을, 각각 나타낸다.FIG. 3 is a configuration diagram of a single channel subranging A / D conversion device according to the prior art, and FIG. 4 illustrates an operation procedure of the single channel sublasing A / D conversion device shown in FIG. In Fig. 4, S denotes an analog input sampling interval, H denotes an analog input holding interval, and I denotes an input sampling interval from the SHA 31, respectively.

입력 샘플-앤드-홀드 증폭기(Sample-and-Hold Amplifier:SHA)(31)는 외부로부터 변화하는 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주는 기능을 한다.The input sample-and-hold amplifier (SHA) 31 functions to sample an analog input signal that changes from the outside during the period S, and to maintain the sampled signal during the period H.

이러한 SHA(31)를 포함하는 단일 채널 서브레인징 A/D 변환 장치와 도1에 도시된 이중 채널 서브레이징 A/D 변환 장치의 차이점은 상위비트 A/D변환기(33)의 샘플링 순서에 있다. 도3에 도시된 단일 채널 서브레이징 A/D 변환기에서는, 구간 R에서 상위비트 A/D변환기(33)는 기준 전압을 먼저 입력으로 받은 뒤, 다음 구간 I에서 SHA(31)에서 홀딩된 아날로그 신호를 하위비트 A/D변환기(34)와 같은 순간에 받아들인다. 이 구간 I에서 상위비트 A/D변환기(33)는 상위 N 비트를 결정하고, 계속해서 상기 구간 R에서의 기준 전압 입력 샘플링, 구간 I에서의 SHA(31)로부터의 아날로그 신호 입력 과정을 반복한다.The difference between the single channel subranging A / D converter including the SHA 31 and the dual channel sublasing A / D converter shown in FIG. 1 lies in the sampling order of the higher bit A / D converter 33. . In the single channel sub-raising A / D converter shown in Fig. 3, the upper bit A / D converter 33 first receives the reference voltage as an input in the interval R, and then the analog signal held in the SHA 31 in the next interval I. Is received at the same time as the low-bit A / D converter 34. In this section I, the upper bit A / D converter 33 determines the upper N bits, and then repeats the reference voltage input sampling in the section R and the analog signal input process from the SHA 31 in the section I. .

한편, 하위비트 A/D변환기(34)는 구간 I에서 상위비트 A/D변환기(33)와 동시에 아날로그 신호를 입력받고, 다음의 C 구간에서 상위비트 A/D변환기(33)에서 결정된 상위 N 비트에 상응하는 미세 기준 전압 준위가 정착되고, 이 미세 기준 전압을 샘플링된 아날로그 입력 신호와 비교한 후, 그 결과를 디지털 코드로 생성한다. C구간의 마지막 순간에 디지털 교정 회로부(35)를 통하여 최종적인 2N 비트를 얻게 된다(1).Meanwhile, the lower bit A / D converter 34 receives an analog signal simultaneously with the upper bit A / D converter 33 in the section I, and the upper N determined by the upper bit A / D converter 33 in the next C section. The fine reference voltage level corresponding to the bit is settled, and the fine reference voltage is compared with the sampled analog input signal, and the result is generated as a digital code. At the end of the C section, the final 2N bits are obtained through the digital calibration circuit 35 (1).

도4에서 보이는 바와 같이, 종래 기술에 의한 단일 채널 서브레이징 A/D 변환 장치에서는 하위비트 A/D변환기의 홀딩 시간이 사라졌으나, 이중 채널 서브레이징 A/D 변환 장치와는 달리 단일 채널을 사용하므로 신호 처리 속도(throughput rate)면에서 불리하다.As shown in FIG. 4, the holding time of the low-bit A / D converter has disappeared in the conventional single channel sub-lasing A / D converter, but uses a single channel unlike the dual channel sub-lasing A / D converter. This is disadvantageous in terms of throughput rate.

본 발명의 목적은, 이중 채널 구조를 가지되, 하위비트 A/D변환기의 홀딩 시간을 없앰으로써, 신호 처리 속도를 개선한 이중 채널 서브레이징 A/D 변환 장치를 제공하는데 있다.An object of the present invention is to provide a dual channel sub-laser A / D conversion apparatus having a dual channel structure and eliminating a holding time of a lower bit A / D converter, thereby improving signal processing speed.

도1은 종래 기술에 의한 이중 채널 서브레인징 A/D 변환 장치의 구성도,1 is a block diagram of a conventional dual channel subranging A / D conversion apparatus;

도2는 도1에 도시된 이중 채널 서브레이징 A/D 변환 장치의 동작 순서를 설명하는 개념도,FIG. 2 is a conceptual diagram illustrating an operation procedure of the dual channel sub-lasing A / D conversion apparatus shown in FIG. 1;

도3은 종래 기술에 의한 단일 채널 서브레인징 A/D 변환 장치의 구성도,3 is a block diagram of a conventional single channel subranging A / D conversion device;

도4는 도3에 도시된 단일 채널 서브레이징 A/D 변환 장치의 동작 순서를 설명하는 개념도,4 is a conceptual diagram illustrating an operation procedure of the single channel sub-lasing A / D conversion apparatus shown in FIG. 3;

도5는 본 발명에 의한 이중 채널 서브레이징 A/D 변환 장치의 구성도,5 is a configuration diagram of a dual channel sub-lasing A / D conversion apparatus according to the present invention;

도6는 도5에 도시된 본 발명에 의한 이중 채널 서브레이징 A/D 변환 장치의 동작 순서를 설명하는 개념도.FIG. 6 is a conceptual diagram for explaining an operation procedure of the dual channel sub-lasing A / D conversion apparatus according to the present invention shown in FIG.

* 도면의 주요한 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11, 33, 52 : 상위비트 A/D변환기11, 33, 52: High bit A / D converter

12, 32, 53 : 저항열12, 32, 53: resistance heat

13, 14, 34, 54, 55 : 하위비트 A/D변환기13, 14, 34, 54, 55: Low bit A / D converter

15, 35, 56 : 디지털 교정 회로부15, 35, 56: digital calibration circuit section

31, 51 : 샘플-앤드-홀드 증폭기(SHA)31, 51: sample-and-hold amplifier (SHA)

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 의한 이중 채널 서브레이징 A/D 변환 장치는,In order to achieve the above object, the dual channel sub-lasing A / D conversion apparatus according to the present invention,

외부로부터 변화하는 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주는 샘플-앤드-홀드 증폭기(SHA);A sample-and-hold amplifier (SHA) for sampling the analog input signal changing from the outside during the period S to maintain the sampled signal during the period H;

상기 SHA가 구간 S을 진행하는 동안, 기준 전압을 입력 받아서 샘플링하고,While the SHA progresses the interval S, the reference voltage is input and sampled,

상기 SHA가 구간 H를 진행하는 동안, 상기 SHA로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 코드를 출력하고, 미세 기준 전압 영역을 선택하도록 하는 제어 신호를 생성하는 상위비트 A/D변환기;An upper bit A / D converter which receives an analog signal from the SHA to output an upper N bit digital code and generates a control signal for selecting a fine reference voltage region while the SHA progresses the interval H;

상기 상위비트 A/D변환기로부터 입력된 제어 신호에 의하여 미세 기준 전압 신호를 선택하는 저항열;A resistor string for selecting a fine reference voltage signal based on a control signal input from the higher bit A / D converter;

상기 SHA가 구간 H를 진행하는 동안, 상기 상위비트 A/D변환기와 동시에, 상기 SHA로부터 아날로그 신호를 입력받고, 그 다음의 구간 C에서 상기 저항열에 의하여 선택된 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여, 하위 N+1비트의 디지털 코드를 생성하는 작동을 순차적으로 수행하는 하위비트 A/D변환기 두 개; 및While the SHA progresses the interval H, at the same time as the higher bit A / D converter, an analog signal is inputted from the SHA, and in the next interval C, the fine reference voltage signal selected by the resistor string and the analog signal are input. In comparison, two low-bit A / D converters sequentially performing an operation of generating a low N + 1 bit digital code; And

상기 상위비트 A/D변환기로부터 출력되는 상위 N비트의 디지털 코드와 상기 하위비트 A/D변환기들 중 어느 하나로부터 출력되는 하위 N+1비트의 디지털 코드로부터 2N 비트의 디지털 코드를 출력하는 디지털 교정 회로부를 포함하는 것임을 특징으로 한다.Digital calibration for outputting 2N bits of digital code from the upper N bits digital code output from the upper bit A / D converter and the lower N + 1 bits of digital code output from any one of the lower bit A / D converters It characterized in that it comprises a circuit portion.

상기한 이중 채널 구조의 서브레인징 A/D 변환 장치는, 상기 제1 하위비트 A/D변환기가 구간 C를 거치는 동안, 상기 SHA는 제2 하위비트 A/D변환기에서 처리될 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주고, 상위비트 A/D변환기는 상기 SHA가 구간 S를 진행하는 동안, 기준 전압을 입력 받아서 샘플링하고, 상기 SHA가 구간 H를 진행하는 동안, 상기 SHA로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 코드를 출력하고, 제2 하위비트 A/D변환기에 사용될 미세 기준 전압 영역을 선택하도록 하는 제어 신호를 생성한다.The apparatus for sub-ranging A / D conversion of the dual channel structure includes: while the first low-bit A / D converter passes through section C, the SHA receives an analog input signal to be processed by the second low-bit A / D converter. Sampling during the period S, and maintains the signal sampled during the period H, the high-bit A / D converter receives a sample of the reference voltage while the SHA proceeds the period S, and the SHA proceeds the period H In the meantime, an analog signal is inputted from the SHA, an upper N bit digital code is output, and a control signal for selecting a fine reference voltage region to be used for the second lower bit A / D converter is generated.

상기한 이중 채널 구조의 서브레인징 A/D 변환 장치에서는 SHA로부터 아날로그 신호가 상기 상위비트 A/D변환기와 상기 하위비트 A/D변환기로 동시에 입력되기만 하면, 하위비트 A/D변환기에서는 구간 C에서 선택된 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여, 하위 N+1비트의 디지털 코드를 생성할 수 있으므로, 제1 하위비트 A/D변환기의 구간 C와 제2 하위비트 A/D변환기의 구간 C가 일부분 겹치는 것임을 특징으로 한다.In the dual-channel sub-ranging A / D converter, an analog signal is inputted from the SHA to the upper bit A / D converter and the lower bit A / D converter simultaneously, and the lower bit A / D converter has a section C. Since the digital code of the lower N + 1 bit can be generated by comparing the fine reference voltage signal selected with the input analog signal, the interval C of the first lower bit A / D converter and the second lower bit A / D converter The interval C is partially overlapped.

이하에서 첨부된 도면을 참조하면서 본 발명에 의한 이중 채널 구조의 서브레이징 A/D 변환 장치를 상세하게 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a subchannel A / D conversion apparatus of a dual channel structure according to the present invention will be described in detail with reference to the accompanying drawings.

도5은 본 발명에 의한 이중 채널 구조의 서브레이징 A/D 변환 장치의 구성도이고, 도6는 도5에 도시된 본 발명에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치의 동작 순서를 설명한다.FIG. 5 is a block diagram of a sub-channel A / D conversion apparatus having a dual channel structure according to the present invention, and FIG. 6 is a flowchart illustrating an operation of the sub-range A / D conversion apparatus having a dual channel structure according to the present invention shown in FIG. Explain.

도5에 도시된 바와 같이, 본 발명에 의한 이중 채널 구조의 서브레이징 A/D 변환 장치의 구조는 도1에 도시된 종래 기술에 의한 이중 채널 서브레이징 A/D 변환 장치에 비하여, 샘플-앤드-홀드 증폭기인 SHA(51)가 추가된 점만이 다르다. 그러나, 그외 상위비트 A/D변환기(52), 하위비트 A/D변환기들(54,55) 등에서의 각 작동의 순서가 현저히 상이하다. 그 중에서 가장 큰 특징은, 상위비트 A/D변환기(52)에서 기준 전압을 입력받아서 샘플링하는 동작(구간 R)이 아날로그 신호를 입력받는 동작(구간 I)보다 먼저 수행된다는 점이다. 이러한 작동의 순서에 따르도록 A/D 변환 장치를 정확하게 구현하기 위하여, 본 발명에 의한 A/D 변환 장치는 효율적인 타이밍 회로(미도시)를 또한 필요로 한다.As shown in Fig. 5, the structure of the sub-channel A / D conversion apparatus of the dual channel structure according to the present invention has a sample-end, as compared to the dual channel sub-lasing A / D conversion apparatus according to the prior art shown in Fig. 1. The only difference is the addition of the hold amplifier SHA (51). However, the order of each operation in the other higher bit A / D converters 52, the lower bit A / D converters 54, 55, and the like are significantly different. The biggest feature among them is that the operation (section R) of receiving and sampling the reference voltage from the upper bit A / D converter 52 is performed before the operation of receiving the analog signal (section I). In order to accurately implement the A / D conversion apparatus to follow this order of operation, the A / D conversion apparatus according to the present invention also needs an efficient timing circuit (not shown).

아날로그 입력 신호는 연속적인 값을 가지면서 계속적으로 변하기 때문에, 이중 채널과 같은 다단 구조를 가지는 A/D 변환 장치의 경우, 상위비트 A/D변환기와 하위비트 A/D변환기가 서로 다른 수준의 입력 신호를 제공받아서 잘못된 결과를 출력할 수 있다. 이러한 문제를 해결하기 위하여, 본 발명에 의한 A/D 변환 장치의 경우에는 입력단에 SHA(51)를 사용하여 상위비트 A/D변환기(52)와 하위비트 A/D변환기들(54,55)이 신호를 샘플링하는 기간 동안 입력 신호를 일정하게 유지시켜 준다.Since analog input signals are continuous and continuously change, in the case of an A / D converter having a multi-stage structure such as a dual channel, the upper bit A / D converter and the lower bit A / D converter have different levels of input. The signal can be supplied and output incorrect results. In order to solve this problem, in the case of the A / D converter according to the present invention, the upper bit A / D converter 52 and the lower bit A / D converters 54 and 55 using the SHA 51 at the input terminal. It keeps the input signal constant for the duration of sampling this signal.

도5에 도시된 본 발명에 의한 A/D 변환 장치의 상세한 동작을 도6c를 참조하면서 신호의 흐름에 맞추어서 설명한다.The detailed operation of the A / D conversion apparatus according to the present invention shown in FIG. 5 will be described in accordance with the flow of signals with reference to FIG. 6C.

구간 S에서 SHA(51)는 아날로그 입력 신호를 샘플링하고, 이와 동시에 상위비트 A/D변환기(52)는 구간 R에서 기준 전압을 입력 받아 샘플링한다.In the section S, the SHA 51 samples the analog input signal, and at the same time, the higher-bit A / D converter 52 receives and samples the reference voltage in the section R.

SHA(51)가 구간 H동안 샘플링된 신호를 유지시켜주는 동시에, 상위비트 A/D변환기(52)와 제1 하위비트 A/D변환기(54)는 구간 I에서 SHA(51)의 출력을 동시에 입력 받는다. 이 구간에서 상위비트 A/D변환기(52)는 상위 N 비트를 결정하여 N비트의 디지털 코드를 생성함과 동시에, 저항열(53)에서 제1 하위비트 A/D변환기에 사용되는 미세 기준 전압 영역을 선택하도록 하는 제어 신호(2N)를 생성한다.While the SHA 51 maintains the sampled signal during the period H, the upper bit A / D converter 52 and the first lower bit A / D converter 54 simultaneously output the output of the SHA 51 in the period I. Take input. In this section, the upper bit A / D converter 52 determines the upper N bits to generate N bits of digital codes, and at the same time, the fine reference voltage used for the first lower bit A / D converter in the resistor string 53. A control signal 2 N is generated to select an area.

다음 구간 C에서 저항열(53)은 상위비트 A/D변환기(52)로부터 입력된 제어 신호에 의하여 제1 하위비트 A/D변환기(54)를 위한 미세 기준 전압 영역을 선택하고, 제1 하위비트 A/D변환기(54)는 이 미세 기준 전압과 아날로그 입력 신호를 비교하여 하위 N+1 비트의 디지털 코드를 생성하게 된다.In the next section C, the resistor string 53 selects a fine reference voltage region for the first lower bit A / D converter 54 according to a control signal input from the upper bit A / D converter 52, and then selects the first lower bit voltage range for the first lower bit A / D converter 54. The bit A / D converter 54 compares this fine reference voltage with the analog input signal to generate the digital code of the lower N + 1 bits.

제1 하위비트 A/D변환기(54)가 구간 C를 진행하는 동안, 상위비트 A/D변환기(52)는 구간 R과 구간 I를 반복하게 되는데, 상위비트 A/D변환기(52)가 구간 I를 두 번째 진행하는 동안 아날로그 신호가 제2 하위비트 A/D변환기(55)로 입력된다. 또한, 상위비트 A/D변환기(52)의 구간 I에서 발생하는 저항열 제어 신호(2N)에 의하여 선택된 기준 전압 영역은 다른 채널의 제2 하위비트 A/D변환기(55)에 전달되고, 제2 하위비트 A/D변환기(55)로 아날로그 신호가 입력된 구간 I 이후 바로, 제2 하위비트 A/D변환기(55)는 구간 C에서 하위 N+1 비트의 디지털 코드를 생성한다.While the first lower bit A / D converter 54 proceeds to section C, the upper bit A / D converter 52 repeats section R and section I, where the upper bit A / D converter 52 performs section The analog signal is input to the second lower bit A / D converter 55 during the second pass of I. In addition, the reference voltage region selected by the resistance string control signal 2 N occurring in the period I of the upper bit A / D converter 52 is transmitted to the second lower bit A / D converter 55 of another channel. Immediately after the period I in which the analog signal is input to the second lower bit A / D converter 55, the second lower bit A / D converter 55 generates a digital code of the lower N + 1 bits in the interval C.

위와 같은 동작이 두 개의 하위비트 A/D변환기들(54,55)에 대하여 순차적으로 발생한다.The above operation occurs sequentially for the two lower bit A / D converters 54 and 55.

한편, A/D 변환 장치 전체의 동작에서, 미세 기준 전압과 아날로그 입력 신호를 비교하여 하위 N+1비트의 디지털 코드를 생성하는 하위비트 A/D변환기의 구간 C의 시간이 가장 길고, 그 이외의 구간 R 또는 구간 I의 시간은 충분히 짧게 할 수 있으므로, 도6c에서 보이는 바와 같이, 제1 하위비트 A/D변환기(54)의 구간 C와 제2 하위비트 A/D변환기(55)의 구간 C의 일부분이 겹칠 수 있다. 그러나, 각 하위비트 A/D변환기(54,55)가 하위 N+1비트를 생성하는 것은 구간 C의 마지막 부분이므로 하위 N+1비트의 출력이 다음의 디지털 교정 회로부(56)에서 충돌하지는 않는다.On the other hand, in the operation of the A / D converter as a whole, the time of the interval C of the low-bit A / D converter that generates the digital code of the lower N + 1 bit by comparing the fine reference voltage and the analog input signal is the longest, Since the time of the interval R or the interval I may be sufficiently short, as shown in FIG. 6C, the interval C of the first lower bit A / D converter 54 and the interval of the second lower bit A / D converter 55 are shown in FIG. 6C. Parts of C can overlap. However, since each of the lower bit A / D converters 54 and 55 generates the lower N + 1 bit is the last part of the interval C, the output of the lower N + 1 bit does not collide in the next digital calibration circuit 56. .

디지털 교정 회로부(56)에서는 상위비트 A/D변환기(52)로부터 상위 N 비트와 하위비트 A/D변환기(54,55)로부터의 하위 N+1 비트를 중첩시켜, 채널간의 오차를 교정하면서 입력 신호에 상응하는 최종 2N 비트를 출력한다.The digital calibration circuit unit 56 superimposes the upper N bits from the upper bit A / D converter 52 and the lower N + 1 bits from the lower bit A / D converters 54 and 55 to correct the error between channels. Outputs the last 2N bits corresponding to the signal.

앞에서 설명한 바와 같이, 제1 하위비트 A/D변환기(54)의 구간 C와 제2 하위비트 A/D변환기(55)의 구간 C의 일부분이 겹쳐 있으므로 최종적인 2N비트의 디지털 코드의 출력 속도가 휠씬 빨라질 수 있다.As described above, since the interval C of the first lower bit A / D converter 54 and the portion of the interval C of the second lower bit A / D converter 55 overlap, the output speed of the final 2N bit digital code is increased. It can be much faster.

위와 같이, 본 발명에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치에서는, 하위비트 A/D변환기의 홀딩 시간을 제거할 뿐만 아니라, 하위비트 A/D변환기들의 구간 C를 일부분 겹치게 함으로써 A/D 변환 장치의 신호 처리 속도를 한층 더 개선할 수 있다.As described above, in the dual-channel sub-ranging A / D converter according to the present invention, not only the holding time of the low-bit A / D converter is eliminated, but the overlapping interval C of the low-bit A / D converters partially overlaps A. The signal processing speed of the / D converter can be further improved.

도6c에 도시되어 있는 본 발명에 의한 A/D 변환 장치의 신호 처리 속도를, 도6a과 도6b에 도시되어 있는 종래 기술에 의한 A/D 변환 장치에서와 비교한다.The signal processing speed of the A / D converter according to the present invention shown in Fig. 6C is compared with that in the A / D conversion device according to the prior art shown in Figs. 6A and 6B.

도6a, 도6b 및 도6c에서는 직접적인 신호 처리 속도의 합리적인 비교를 위하여, 미세 기준 전압이 정착해서 아날로그 입력 신호와 비교되어 하위 N+1 비트의 디지털 코드가 생성되는 가장 중요한 신호 처리 구간인 구간 C의 길이를 동일하게 하였다. 실제로 구간 C의 길이가 A/D 변환 장치의 신호 처리 속도를 결정하는 제한 요소가 된다. 구간 C이외의 다른 구간의 길이는 어느 것도 구간 C의 길이보다 길지 않으며, 필요에 의하여 얼마든지 짧게 할 수 있다.6A, 6B and 6C, for a reasonable comparison of the direct signal processing speed, section C, which is the most important signal processing section in which a fine reference voltage is settled and compared with an analog input signal to generate a lower N + 1 bit digital code, is shown. The length of was made the same. In fact, the length of the interval C becomes a limiting factor for determining the signal processing speed of the A / D converter. None of the lengths of the sections other than the section C are longer than the length of the section C, and may be shortened as necessary.

도6에서 보이는 바와 같이, 본 발명에 의한 A/D 변환 장치에서 디지털 코드가 출력하는 속도가 월등히 개선된 것을 알 수 잇다.As shown in Fig. 6, it can be seen that the speed at which the digital code is output in the A / D conversion device according to the present invention is significantly improved.

실제로 표준 CMOS 공정을 사용하여 본 발명에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치를 구현하여 시험한 결과, 신호 처리 속도가 약 50% 정도 향상된 것을 관찰할 수 있었다.In fact, as a result of implementing and testing the dual-channel subranging A / D converter according to the present invention using a standard CMOS process, it was observed that the signal processing speed is improved by about 50%.

부연적으로, 5V 전원 전압에서 뿐만 아니라 3V 수준의 낮은 전원 전압에서도 동작함으로써 전력 소모를 줄이고, 필요 면적을 최소화하도록 설계하여, 아날로그 신호의 디지털 신호 처리를 위하여 사용되는 다른 블록들과 온 칩으로 동시에 구현되는 것이 바람직하다.Incidentally, it is designed to reduce power consumption and minimize the required area by operating not only at the 5V supply voltage but also at the low supply voltage of 3V level, simultaneously on-chip with other blocks used for digital signal processing of analog signals. It is preferred to be implemented.

이상에서 설명한 바와 같이, 본 발명에 의한 이중 채널 구조의 서브레인징 A/D 변환 장치에서는, 상위비트 A/D변환기에서 기준 전압 샘플링 구간R을 아날로그 신호 입력 구간 I보다 먼저 수행하도록 하여, 하위비트 A/D변환기에서의 홀딩 시간을 제거함에 의하여 이중 채널 구조의 서브레인징 A/D 변환 장치의 신호 처리 속도를 향상시켰다. 또한, 본 발명에 의한 A/D 변환 장치에서는, 하위비트 A/D변환기들에서 미세 기준 전압과 아날로그 신호를 비교하여 하위 N+1 비트의 디지털 신호를 출력하는 구간 C를 제1 A/D변환기와 제2 A/D변환기에 있어서 일부분 겹치게 함으로써 A/D 변환 장치의 신호 처리 속도를 한층 더 개선하였다.As described above, in the dual channel sub-ranging A / D converter according to the present invention, the upper bit A / D converter performs the reference voltage sampling section R before the analog signal input section I, thereby causing the lower bit. By eliminating the holding time in the A / D converter, the signal processing speed of the dual channel subranging A / D converter is improved. In the A / D converter according to the present invention, the first A / D converter includes a section C for outputting the digital signal of the lower N + 1 bits by comparing the fine reference voltage and the analog signal in the lower bit A / D converters. By partially overlapping with the second A / D converter, the signal processing speed of the A / D converter is further improved.

Claims (3)

이중 채널 서브레이징 A/D 변환 장치에 있어서,In the dual channel sub-lasing A / D converter, 외부로부터 변화하는 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주는 샘플-앤드-홀드 증폭기(SHA);A sample-and-hold amplifier (SHA) for sampling the analog input signal changing from the outside during the period S to maintain the sampled signal during the period H; 상기 SHA가 구간 S을 진행하는 동안, 기준 전압을 입력 받아서 샘플링하고,While the SHA progresses the interval S, the reference voltage is input and sampled, 상기 SHA가 구간 H를 진행하는 동안, 상기 SHA로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 코드를 출력하고, 미세 기준 전압 영역을 선택하도록 하는 제어 신호를 생성하는 상위비트 A/D변환기;An upper bit A / D converter which receives an analog signal from the SHA to output an upper N bit digital code and generates a control signal for selecting a fine reference voltage region while the SHA progresses the interval H; 상기 상위비트 A/D변환기로부터 입력된 제어 신호에 의하여 미세 기준 전압 신호를 선택하는 저항열;A resistor string for selecting a fine reference voltage signal based on a control signal input from the higher bit A / D converter; 상기 SHA가 구간 H를 진행하는 동안, 상기 상위비트 A/D변환기와 동시에, 상기 SHA로부터 아날로그 신호를 입력받고, 그 다음의 구간 C에서 상기 저항열에 의하여 선택된 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여, 하위 N+1비트의 디지털 코드를 생성하는 작동을 순차적으로 수행하는 제1 하위비트 A/D변환기 및 제2 하위비트 A/D변환기; 및While the SHA progresses the interval H, at the same time as the higher bit A / D converter, an analog signal is inputted from the SHA, and in the next interval C, the fine reference voltage signal selected by the resistor string and the analog signal are input. In comparison, a first lower bit A / D converter and a second lower bit A / D converter for sequentially performing an operation of generating a lower N + 1 bit digital code; And 상기 상위비트 A/D변환기로부터 출력되는 상위 N비트의 디지털 코드와 상기 하위비트 A/D변환기들 중 어느 하나로부터 출력되는 하위 N+1비트의 디지털 코드로부터 2N 비트의 디지털 코드를 출력하는 디지털 교정 회로부를 포함하는 것임을 특징으로 하는 이중 채널 구조의 서브레인징 A/D 변환 장치.Digital calibration for outputting 2N bits of digital code from the upper N bits digital code output from the upper bit A / D converter and the lower N + 1 bits of digital code output from any one of the lower bit A / D converters Dual-channel sub-ranging A / D conversion apparatus, characterized in that it comprises a circuit portion. 제1항에 있어서, 상기 이중 채널 구조의 서브레인징 A/D 변환 장치에서,The apparatus of claim 1, wherein the apparatus for subranging A / D conversion of the dual channel structure comprises: 상기 제1 하위비트 A/D변환기가 구간 C를 거치는 동안, 상기 SHA는 제2 하위비트 A/D변환기에서 처리될 아날로그 입력 신호를 구간 S동안 샘플링하여, 구간 H 동안 샘플링된 신호를 유지시켜주고, 상위비트 A/D변환기는 상기 SHA가 구간 S를 진행하는 동안, 기준 전압을 입력 받아서 샘플링하고, 상기 SHA가 구간 H를 진행하는 동안, 상기 SHA로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 코드를 출력하고, 제2 하위비트 A/D변환기에 사용될 미세 기준 전압 영역을 선택하도록 하는 제어 신호를 생성하는 것임을 특징으로 하는 이중 채널 구조의 서브레인징 A/D 변환 장치.While the first lower bit A / D converter passes through section C, the SHA samples the analog input signal to be processed by the second lower bit A / D converter during section S to maintain the sampled signal during section H. The upper bit A / D converter receives and samples a reference voltage while the SHA progresses section S, and receives an analog signal from the SHA while the SHA progresses section H. And a control signal for generating a control signal for selecting a fine reference voltage region to be used in the second lower bit A / D converter. 제2항에 있어서, 상기 이중 채널 구조의 서브레인징 A/D 변환 장치는,The apparatus of claim 2, wherein the subranging A / D conversion device of the dual channel structure comprises: 상기 SHA로부터 아날로그 신호가 상기 상위비트 A/D변환기와 상기 하위비트 A/D변환기로 동시에 입력되기만 하면, 하위비트 A/D변환기에서는 구간 C에서 선택된 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여, 하위 N+1비트의 디지털 코드를 생성할 수 있으므로, 제1 하위비트 A/D변환기의 구간 C와 제2 하위비트 A/D변환기의 구간 C가 일부분 겹치는 것임을 특징으로 하는 이중 채널 구조의 서브레인징 A/D 변환 장치.When the analog signal is inputted from the SHA to the upper bit A / D converter and the lower bit A / D converter simultaneously, the lower bit A / D converter compares the inputted analog signal with the fine reference voltage signal selected in the interval C. Since the digital code of the lower N + 1 bits can be generated, the section C of the first lower bit A / D converter and the section C of the second lower bit A / D converter partially overlap each other. Brazing A / D Converter.
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KR100851637B1 (en) * 2006-11-27 2008-08-13 삼성전기주식회사 Apparatus and method for output of linear curve in digital to analog converter

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