JPH04248481A - Ｉｃ試験装置の論理比較回路 - Google Patents
Ｉｃ試験装置の論理比較回路Info
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- JPH04248481A JPH04248481A JP3012211A JP1221191A JPH04248481A JP H04248481 A JPH04248481 A JP H04248481A JP 3012211 A JP3012211 A JP 3012211A JP 1221191 A JP1221191 A JP 1221191A JP H04248481 A JPH04248481 A JP H04248481A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣ試験装置におい
て被試験ＩＣ素子の出力（比較信号）と期待値信号との
論理比較を、両信号をいわゆるインターリーブ（周期を
長く）して行い、また１動作周期（試験周期）内で位相
のずれた２つのタイミングを設定して論理比較を行うこ
とができる論理比較回路に関する。
て被試験ＩＣ素子の出力（比較信号）と期待値信号との
論理比較を、両信号をいわゆるインターリーブ（周期を
長く）して行い、また１動作周期（試験周期）内で位相
のずれた２つのタイミングを設定して論理比較を行うこ
とができる論理比較回路に関する。
【０００２】
【従来の技術】図５に従来のこの種の論理比較回路を示
す。クロック入力端子１１からの第１比較クロック（ス
トローブ）が４進カウンタ１２へ供給され、４進カウン
タ１２の４つの出力端子から第１比較クロックの周期Ｔ
ｓ ずつ順次位相がずれた周期４Ｔｓ の出力が得られ
、これら４つの出力はゲート１３１ 〜１３４ へそれ
ぞれ供給され、ゲート１３１ 〜１３４ に端子１１の
第１比較クロックが共通に供給される。ゲート１３１
〜１３４ の各出力でデータ入力端子１４からの比較信
号、つまり図に示していない被試験ＩＣ素子の出力がラ
ッチ回路１５１ 〜１５４ にそれぞれラッチされる。
す。クロック入力端子１１からの第１比較クロック（ス
トローブ）が４進カウンタ１２へ供給され、４進カウン
タ１２の４つの出力端子から第１比較クロックの周期Ｔ
ｓ ずつ順次位相がずれた周期４Ｔｓ の出力が得られ
、これら４つの出力はゲート１３１ 〜１３４ へそれ
ぞれ供給され、ゲート１３１ 〜１３４ に端子１１の
第１比較クロックが共通に供給される。ゲート１３１
〜１３４ の各出力でデータ入力端子１４からの比較信
号、つまり図に示していない被試験ＩＣ素子の出力がラ
ッチ回路１５１ 〜１５４ にそれぞれラッチされる。
【０００３】クロック入力端子１６からの第１システム
クロックが４進カウンタ１７で計数され、４進カウンタ
１７の４つの出力はそれぞれゲート１８１ 〜１８４
へ供給され、ゲート１８１ 〜１８４ に端子１６の第
１システムクロックが供給される。ゲート１８１ 〜１
８４ の各出力で、端子１９からの期待値信号がラッチ
回路２１１ 〜２１４ にそれぞれラッチされる。
クロックが４進カウンタ１７で計数され、４進カウンタ
１７の４つの出力はそれぞれゲート１８１ 〜１８４
へ供給され、ゲート１８１ 〜１８４ に端子１６の第
１システムクロックが供給される。ゲート１８１ 〜１
８４ の各出力で、端子１９からの期待値信号がラッチ
回路２１１ 〜２１４ にそれぞれラッチされる。
【０００４】ラッチ回路１５１ 〜１５４ の各出力と
ラッチ回路２１１ 〜２１４ の各出力とがそれぞれ排
他的論理和回路の比較回路２２１ 〜２２４ で比較さ
れる。クロック入力端子２３よりの第２システムクロッ
クが４進カウンタ２４で計数され、４進カウンタ２４の
４つの出力と比較回路２２１ 〜２２４ の出力との対
応するものが、それぞれアンド回路２５１ 〜２５４
に供給される。アンド回路２５１ 〜２５４ の出力は
オア回路２６へ供給され、その出力が第１比較クロック
にもとづく判定結果として出力端子２７に出力される。
ラッチ回路２１１ 〜２１４ の各出力とがそれぞれ排
他的論理和回路の比較回路２２１ 〜２２４ で比較さ
れる。クロック入力端子２３よりの第２システムクロッ
クが４進カウンタ２４で計数され、４進カウンタ２４の
４つの出力と比較回路２２１ 〜２２４ の出力との対
応するものが、それぞれアンド回路２５１ 〜２５４
に供給される。アンド回路２５１ 〜２５４ の出力は
オア回路２６へ供給され、その出力が第１比較クロック
にもとづく判定結果として出力端子２７に出力される。
【０００５】例えば図６Ａに示すような周期Ｔｓ の比
較信号が端子１４に入力され、同図Ｂに示すタイミング
の第１比較クロックが端子１１に入力されると、ラッチ
回路１５１ ，１５２ の各出力はそれぞれ図６Ｃ，Ｄ
に示すように各試験サイクル（動作周期）の比較信号が
順次４Ｔｓ にそれぞれ引き伸ばされたものとなる。一
方、図６Ｅに示すような周期Ｔｓ の期待値信号が端子
１９に入力され、図６Ｆに示すようなタイミングの周期
Ｔｓ の第１システムクロックが端子１６に入力された
とすると、ラッチ回路２１１ ，２１２ の各出力はそ
れぞれ図６Ｇ，Ｈに示すように各試験サイクルの期待値
信号が順次４Ｔｓ にそれぞれ引き伸ばされたものとな
る。ラッチ回路１５１ ，２１１ よりの引き伸ばされ
た両出力が比較回路２２１ で比較された結果が図６Ｉ
に示すように得られる。４進カウンタ２４の１番目の出
力端子から図６Ｊに示すようなパルス幅がＴｓ ，周期
が４Ｔｓ の信号が得られ、これにより比較回路２２１
の出力が図６Ｋに示すようにアンド回路２５１ から
取り出され、同様にしてアンド回路２５２ から比較回
路２２２ の出力が図６Ｌに示すようにＴｓ だけ遅れ
て取り出される。
較信号が端子１４に入力され、同図Ｂに示すタイミング
の第１比較クロックが端子１１に入力されると、ラッチ
回路１５１ ，１５２ の各出力はそれぞれ図６Ｃ，Ｄ
に示すように各試験サイクル（動作周期）の比較信号が
順次４Ｔｓ にそれぞれ引き伸ばされたものとなる。一
方、図６Ｅに示すような周期Ｔｓ の期待値信号が端子
１９に入力され、図６Ｆに示すようなタイミングの周期
Ｔｓ の第１システムクロックが端子１６に入力された
とすると、ラッチ回路２１１ ，２１２ の各出力はそ
れぞれ図６Ｇ，Ｈに示すように各試験サイクルの期待値
信号が順次４Ｔｓ にそれぞれ引き伸ばされたものとな
る。ラッチ回路１５１ ，２１１ よりの引き伸ばされ
た両出力が比較回路２２１ で比較された結果が図６Ｉ
に示すように得られる。４進カウンタ２４の１番目の出
力端子から図６Ｊに示すようなパルス幅がＴｓ ，周期
が４Ｔｓ の信号が得られ、これにより比較回路２２１
の出力が図６Ｋに示すようにアンド回路２５１ から
取り出され、同様にしてアンド回路２５２ から比較回
路２２２ の出力が図６Ｌに示すようにＴｓ だけ遅れ
て取り出される。
【０００６】このように比較されるべき両信号の周期が
長くされて並列的に比較され、その後、各比較結果が直
列に集められて、入力比較信号と同一の動作レートに戻
される。このようにして高速信号の論理比較を、動作速
度が遅い回路を用いて正しく行うことができ、また比較
するタイミングを図６Ｂに示すＴｓ より広い範囲Ｔ１
内の任意の位置に設定することができる。
長くされて並列的に比較され、その後、各比較結果が直
列に集められて、入力比較信号と同一の動作レートに戻
される。このようにして高速信号の論理比較を、動作速
度が遅い回路を用いて正しく行うことができ、また比較
するタイミングを図６Ｂに示すＴｓ より広い範囲Ｔ１
内の任意の位置に設定することができる。
【０００７】端子１４の比較信号が図６Ｍに示すように
、１動作周期（試験周期）Ｔｓ 内に変化してしまうこ
とがある。このような状態でも正しい試験結果を得るた
めに、図６Ｎに示すように、１動作周期Ｔｓ 内に位相
がずれた第１比較クロックと第２比較クロックとの２つ
の比較タイミングを設定し、これら両比較クロックの各
タイミング比較試験を行うことがある。
、１動作周期（試験周期）Ｔｓ 内に変化してしまうこ
とがある。このような状態でも正しい試験結果を得るた
めに、図６Ｎに示すように、１動作周期Ｔｓ 内に位相
がずれた第１比較クロックと第２比較クロックとの２つ
の比較タイミングを設定し、これら両比較クロックの各
タイミング比較試験を行うことがある。
【０００８】このため従来では図７に示す回路が図５に
示す回路に対して付加されていた。つまり、クロック入
力端子２８より入力された第２比較クロックが４進カウ
ンタ２９で計数され、その４進カウンタ２９の４つの出
力がゲート３１１ 〜３１４ へそれぞれ供給され、ゲ
ート３１１ 〜３１４ に端子２８の第２比較クロック
が共通に供給され、ゲート３１１ 〜３１４ の各出力
で図５中の端子１４からの比較信号がラッチ回路３２１
〜３２４ にそれぞれラッチされ、ラッチ回路３２１
〜３２４ の各出力と、図５中のラッチ回路２１１
〜２１４ の各出力とがそれぞれ比較回路３３１ 〜３
３４ で比較され、比較回路３３１ 〜３３４ の各出
力と図５中のカウンタ２４の４つの出力との対応するも
のがアンド回路３４１ 〜３４４ へそれぞれ供給され
、アンド回路３４１ 〜３４４ の出力がオア回路３５
へ供給され、第２比較クロックのタイミングでの比較判
定結果が出力端子３６へ出力される。
示す回路に対して付加されていた。つまり、クロック入
力端子２８より入力された第２比較クロックが４進カウ
ンタ２９で計数され、その４進カウンタ２９の４つの出
力がゲート３１１ 〜３１４ へそれぞれ供給され、ゲ
ート３１１ 〜３１４ に端子２８の第２比較クロック
が共通に供給され、ゲート３１１ 〜３１４ の各出力
で図５中の端子１４からの比較信号がラッチ回路３２１
〜３２４ にそれぞれラッチされ、ラッチ回路３２１
〜３２４ の各出力と、図５中のラッチ回路２１１
〜２１４ の各出力とがそれぞれ比較回路３３１ 〜３
３４ で比較され、比較回路３３１ 〜３３４ の各出
力と図５中のカウンタ２４の４つの出力との対応するも
のがアンド回路３４１ 〜３４４ へそれぞれ供給され
、アンド回路３４１ 〜３４４ の出力がオア回路３５
へ供給され、第２比較クロックのタイミングでの比較判
定結果が出力端子３６へ出力される。
【０００９】
【発明が解決しようとする課題】このように従来におい
ては、１動作周期内に２つの比較タイミングを同時に設
定できるように、図５中の４進カウンタ１２，ゲート１
３１ 〜１３４ ，ラッチ回路１５１ 〜１５４ ，比
較回路２２１ 〜２２４ ，アンド回路２５１ 〜２５
４ からなる回路と全く同一の回路をもう１組設ける必
要があった。通常は１動作周期内での比較タイミングは
１点であり、１動作周期内での比較タイミングを２点と
することは余りないが、このために余分に多くのハード
ウエアが用いられ、この余分に用いられている部分は余
り使用されず、無駄になっている期間が多かった。
ては、１動作周期内に２つの比較タイミングを同時に設
定できるように、図５中の４進カウンタ１２，ゲート１
３１ 〜１３４ ，ラッチ回路１５１ 〜１５４ ，比
較回路２２１ 〜２２４ ，アンド回路２５１ 〜２５
４ からなる回路と全く同一の回路をもう１組設ける必
要があった。通常は１動作周期内での比較タイミングは
１点であり、１動作周期内での比較タイミングを２点と
することは余りないが、このために余分に多くのハード
ウエアが用いられ、この余分に用いられている部分は余
り使用されず、無駄になっている期間が多かった。
【００１０】
【課題を解決するための手段】この発明よれば、第１比
較クロックを計数する１つのｎ進カウンタの動作と、第
１，第２比較クロックをそれぞれ計数する２つのｎ／２
進カウンタの動作とに選択信号により切り替えられる第
１カウンタと、第１システムクロックを計数する１つの
ｎ進カウンタの動作と、第１システムクロックをそれぞ
れ計数する２つのｎ／２進カウンタの動作とに選択信号
により切り替えられる第２カウンタと、第２システムク
ロックを計数する１つのｎ進カウンタの動作と、第２シ
ステムクロックをそれぞれ計数する２つのｎ／２進カウ
ンタの動作とに選択信号により切り替えられる第３カウ
ンタとが設けられる。第１カウンタのｎ個の出力は比較
信号を伸張するために用いられ、第２カウンタのｎ個の
出力は期待値信号の伸張のために用いられ、第３カウン
タのｎ個の出力は比較結果を、比較信号の動作周期に集
合するために用いられる。１動作周期で１つの比較タイ
ミングを選定する場合は、第１，第２第３カウンタはそ
れぞれｎ進カウンタ動作とされ、比較信号、期待値信号
はｎ倍に伸張されて従来と同様の動作をする。１動作周
期で２つの比較タイミングを設定する場合は、第１，第
２，第３カウンタはｎ／２進カウンタ動作とされ、比較
信号、期待値信号はそれぞれｎ／２倍に伸張され、第１
比較クロックと対応するｎ／２個の比較回路の出力が前
の動作周期に戻されて出力されると共に、第２比較クロ
ックと対応する他のｎ／２個の比較回路の出力が前の動
作周期に戻されて出力される。
較クロックを計数する１つのｎ進カウンタの動作と、第
１，第２比較クロックをそれぞれ計数する２つのｎ／２
進カウンタの動作とに選択信号により切り替えられる第
１カウンタと、第１システムクロックを計数する１つの
ｎ進カウンタの動作と、第１システムクロックをそれぞ
れ計数する２つのｎ／２進カウンタの動作とに選択信号
により切り替えられる第２カウンタと、第２システムク
ロックを計数する１つのｎ進カウンタの動作と、第２シ
ステムクロックをそれぞれ計数する２つのｎ／２進カウ
ンタの動作とに選択信号により切り替えられる第３カウ
ンタとが設けられる。第１カウンタのｎ個の出力は比較
信号を伸張するために用いられ、第２カウンタのｎ個の
出力は期待値信号の伸張のために用いられ、第３カウン
タのｎ個の出力は比較結果を、比較信号の動作周期に集
合するために用いられる。１動作周期で１つの比較タイ
ミングを選定する場合は、第１，第２第３カウンタはそ
れぞれｎ進カウンタ動作とされ、比較信号、期待値信号
はｎ倍に伸張されて従来と同様の動作をする。１動作周
期で２つの比較タイミングを設定する場合は、第１，第
２，第３カウンタはｎ／２進カウンタ動作とされ、比較
信号、期待値信号はそれぞれｎ／２倍に伸張され、第１
比較クロックと対応するｎ／２個の比較回路の出力が前
の動作周期に戻されて出力されると共に、第２比較クロ
ックと対応する他のｎ／２個の比較回路の出力が前の動
作周期に戻されて出力される。
【００１１】
【実施例】図１にこの発明の実施例を示し、図５，図７
と対応する部分に同一符号を付けてある。この実施例は
ｎ＝４の場合である。この発明では第１カウンタ３７，
第２カウンタ３８，第３カウンタ３９が設けられ、これ
ら第１〜第３カウンタ３７〜３９はそれぞれ端子４１の
選択信号により制御されて、１つのｎ＝４進カウンタの
動作と、２つのｎ／２＝２進カウンタの動作とに切り替
えられるように構成されている。
と対応する部分に同一符号を付けてある。この実施例は
ｎ＝４の場合である。この発明では第１カウンタ３７，
第２カウンタ３８，第３カウンタ３９が設けられ、これ
ら第１〜第３カウンタ３７〜３９はそれぞれ端子４１の
選択信号により制御されて、１つのｎ＝４進カウンタの
動作と、２つのｎ／２＝２進カウンタの動作とに切り替
えられるように構成されている。
【００１２】このような４進−２進×２切り替えカウン
タは、例えば図２に示すように構成される。これは第１
カウンタ３７の例であり、端子１１の第１比較クロック
がフリップフロップ４２のトリガ入力へ供給されると共
に、セレクタ４３のＡ入力へ供給される。セレクタ４３
のＢ入力に端子２８の第２比較クロックが供給される。 フリップフロップ４２の反転出力はセレクタ４４のＢ入
力、セレクタ４５のＡ入力へ供給され、セレクタ４３の
出力はフリップフロップ４６のトリガ入力へ供給され、
フリップフロップ４６の反転出力はセレクタ４４のＡ入
力、セレクタ４５のＢ入力へそれぞれ供給される。セレ
クタ４４の出力はフリップフロップ４２のＤ入力へ供給
され、セレクタ４５の出力はフリップフロップ４６のＤ
入力へ供給される。フリップフロップ４２の反転出力は
アンド回路４７，４８，４９へ供給され、フリップフロ
ップ４２の非反転出力はセレクタ５０のＢ入力、アンド
回路５１へそれぞれ供給され、フリップフロップ４６の
反転出力はアンド回路５２，５３，セレクタ５０のＡ入
力へそれぞれ供給され、フリップフロップ４６の非反転
出力はアンド回路５４へ供給される。セレクタ４９の出
力はアンド回路５５へ供給される。セレクタ４３，４４
，４５，５０はそれぞれ端子４１の選択信号で制御され
、選択信号が“０”でＡ入力を出力し、選択信号が“１
”でＢ入力を出力する。選択信号がアンド回路４８，４
９，５１，５２へ供給され、アンド回路５２，５１，４
８，４９の各出力がそれぞれアンド回路４７，５５，５
３，５４へ供給される。フリップフロップ４２，４６は
端子５６のクリア信号でクリアされる。
タは、例えば図２に示すように構成される。これは第１
カウンタ３７の例であり、端子１１の第１比較クロック
がフリップフロップ４２のトリガ入力へ供給されると共
に、セレクタ４３のＡ入力へ供給される。セレクタ４３
のＢ入力に端子２８の第２比較クロックが供給される。 フリップフロップ４２の反転出力はセレクタ４４のＢ入
力、セレクタ４５のＡ入力へ供給され、セレクタ４３の
出力はフリップフロップ４６のトリガ入力へ供給され、
フリップフロップ４６の反転出力はセレクタ４４のＡ入
力、セレクタ４５のＢ入力へそれぞれ供給される。セレ
クタ４４の出力はフリップフロップ４２のＤ入力へ供給
され、セレクタ４５の出力はフリップフロップ４６のＤ
入力へ供給される。フリップフロップ４２の反転出力は
アンド回路４７，４８，４９へ供給され、フリップフロ
ップ４２の非反転出力はセレクタ５０のＢ入力、アンド
回路５１へそれぞれ供給され、フリップフロップ４６の
反転出力はアンド回路５２，５３，セレクタ５０のＡ入
力へそれぞれ供給され、フリップフロップ４６の非反転
出力はアンド回路５４へ供給される。セレクタ４９の出
力はアンド回路５５へ供給される。セレクタ４３，４４
，４５，５０はそれぞれ端子４１の選択信号で制御され
、選択信号が“０”でＡ入力を出力し、選択信号が“１
”でＢ入力を出力する。選択信号がアンド回路４８，４
９，５１，５２へ供給され、アンド回路５２，５１，４
８，４９の各出力がそれぞれアンド回路４７，５５，５
３，５４へ供給される。フリップフロップ４２，４６は
端子５６のクリア信号でクリアされる。
【００１３】端子４１の選択信号を“０”に設定すると
、セレクタ４３〜４５，５０はＡ入力を出力とするから
、図３に示す接続状態となり、フリップフロップ４２，
４０が縦続接続され、端子１１の第１比較クロックを計
数する４進カウンタとして動作し、４つの出力、つまり
アンド回路５４，５３，５５，４７の各出力はパルス幅
がＴｓ で、周期が４Ｔｓ のパルスが順次Ｔｓ ずれ
て出力される。選択信号を“１”に設定すると、セレク
タ４３〜４５，５０はＢ入力を出力するから、図４に示
す接続状態となり、フリップフロップ４２，４６はそれ
ぞれ第１，第２比較クロックを計数する２進カウンタと
して動作し、アンド回路５５，４７に第１比較クロック
と対応した信号が交互に生じ、アンド回路５３，５４に
第２比較クロックと対応した信号が交互に生じる。第２
，第３カウンタ３８，３９の場合は、図２において、セ
レクタ４３が省略されて、端子１６，２３の第１，第２
システムクロックがそれぞれフリップフロップ４２，４
６に同時に供給されることになる。
、セレクタ４３〜４５，５０はＡ入力を出力とするから
、図３に示す接続状態となり、フリップフロップ４２，
４０が縦続接続され、端子１１の第１比較クロックを計
数する４進カウンタとして動作し、４つの出力、つまり
アンド回路５４，５３，５５，４７の各出力はパルス幅
がＴｓ で、周期が４Ｔｓ のパルスが順次Ｔｓ ずれ
て出力される。選択信号を“１”に設定すると、セレク
タ４３〜４５，５０はＢ入力を出力するから、図４に示
す接続状態となり、フリップフロップ４２，４６はそれ
ぞれ第１，第２比較クロックを計数する２進カウンタと
して動作し、アンド回路５５，４７に第１比較クロック
と対応した信号が交互に生じ、アンド回路５３，５４に
第２比較クロックと対応した信号が交互に生じる。第２
，第３カウンタ３８，３９の場合は、図２において、セ
レクタ４３が省略されて、端子１６，２３の第１，第２
システムクロックがそれぞれフリップフロップ４２，４
６に同時に供給されることになる。
【００１４】図１の説明に戻り、アンド回路２５１ ，
２５２ の各出力はオア回路５７に供給され、アンド回
路２５３ ，２５４ の各出力はオア回路５８に供給さ
れる。オア回路５８の出力は禁止ゲート５９へ供給され
、禁止ゲート５９には端子４１の選択信号が禁止信号と
して供給される。ゲート５９の出力とオア回路５７の出
力とがオア回路６１へ供給され、オア回路６１の出力が
出力端子２７へ出力され、オア回路５８の出力が出力端
子３６へ出力される。また、ゲート１３１ ， １３２
には従来は同様に第１比較クロックが供給されるが、
ゲート１３３ ，１３４ にはセレクタ４３の出力が供
給される。
２５２ の各出力はオア回路５７に供給され、アンド回
路２５３ ，２５４ の各出力はオア回路５８に供給さ
れる。オア回路５８の出力は禁止ゲート５９へ供給され
、禁止ゲート５９には端子４１の選択信号が禁止信号と
して供給される。ゲート５９の出力とオア回路５７の出
力とがオア回路６１へ供給され、オア回路６１の出力が
出力端子２７へ出力され、オア回路５８の出力が出力端
子３６へ出力される。また、ゲート１３１ ， １３２
には従来は同様に第１比較クロックが供給されるが、
ゲート１３３ ，１３４ にはセレクタ４３の出力が供
給される。
【００１５】この図１に示した構成において、端子１４
の比較信号の１動作周期中に比較タイミングを１つ設定
する場合は、端子４１の選択信号を“０”に設定する。 この時第１，第２，第３カウンタ３７，３８，３９はそ
れぞれ４進カウンタとして動作し、かつセレクタ４３の
出力は第１比較クロックとなり、禁止ゲート５９が禁止
されないため、図５の構成と全く同一の状態となる。
の比較信号の１動作周期中に比較タイミングを１つ設定
する場合は、端子４１の選択信号を“０”に設定する。 この時第１，第２，第３カウンタ３７，３８，３９はそ
れぞれ４進カウンタとして動作し、かつセレクタ４３の
出力は第１比較クロックとなり、禁止ゲート５９が禁止
されないため、図５の構成と全く同一の状態となる。
【００１６】一方、端子４１の選択信号が“１”の場合
は、第１，第２，第３カウンタ３７，３８，３９はそれ
ぞれｎ／２進カウンタとして動作し、ラッチ回路１５１
，１５２ では端子１１の第１比較クロックのタイミ
ングで端子１４の比較信号が２Ｔｓ に伸張され、これ
らとラッチ回路２１１ ，２１２ からの２Ｔｓ に伸
張された期待値信号とがそれぞれ比較回路２２１ ，２
２２ で比較され、出力端子２７から、第１比較クロッ
クのタイミングでの比較判定結果が得られる。またラッ
チ回路１５３ ，１５４ で端子２８の第２比較クロッ
クのタイミングで端子１４の比較信号が２Ｔｓ に伸張
され、これらをラッチ回路２１３ ，２１４ からの２
Ｔｓ に伸張された期待値信号とがそれぞれ比較回路２
２３ ，２２４ で比較され、その比較結果がオア回路
５８より出力端子３６へ出力される。つまり、図７の出
力端子３６と対応する出力が得られる。このようにして
、図５，図７を組み合わせた状態と対応する出力が端子
２７，３６に得られ、１動作周期に２点の比較タイミン
グを設定した論理比較出力を得ることができる。
は、第１，第２，第３カウンタ３７，３８，３９はそれ
ぞれｎ／２進カウンタとして動作し、ラッチ回路１５１
，１５２ では端子１１の第１比較クロックのタイミ
ングで端子１４の比較信号が２Ｔｓ に伸張され、これ
らとラッチ回路２１１ ，２１２ からの２Ｔｓ に伸
張された期待値信号とがそれぞれ比較回路２２１ ，２
２２ で比較され、出力端子２７から、第１比較クロッ
クのタイミングでの比較判定結果が得られる。またラッ
チ回路１５３ ，１５４ で端子２８の第２比較クロッ
クのタイミングで端子１４の比較信号が２Ｔｓ に伸張
され、これらをラッチ回路２１３ ，２１４ からの２
Ｔｓ に伸張された期待値信号とがそれぞれ比較回路２
２３ ，２２４ で比較され、その比較結果がオア回路
５８より出力端子３６へ出力される。つまり、図７の出
力端子３６と対応する出力が得られる。このようにして
、図５，図７を組み合わせた状態と対応する出力が端子
２７，３６に得られ、１動作周期に２点の比較タイミン
グを設定した論理比較出力を得ることができる。
【００１７】上述ではｎ＝４としたが、ｎは４に限らず
、例えば８，１６，…とすることができる。
、例えば８，１６，…とすることができる。
【００１８】
【発明の効果】以上述べたように、この発明よれば１個
のｎ進カウンタ動作と、２個のｎ／２進カウンタ動作と
を切り替えることができるカウンタを用いることにより
，インターリーブして論理比較する場合に、１動作周期
で１点の比較タイミングを設定した時に用いる各回路素
子を用いて、１動作周期で２点の比較タイミングを設定
して論理比較を行うことができ、それだけ従来のものと
比較してハードウエアの規模を小さくすることができる
。また１動作周期で１点の比較タイミングを設定して論
理比較を行う通常の動作において、余分なハードウエア
がわずかしか存在しない。
のｎ進カウンタ動作と、２個のｎ／２進カウンタ動作と
を切り替えることができるカウンタを用いることにより
，インターリーブして論理比較する場合に、１動作周期
で１点の比較タイミングを設定した時に用いる各回路素
子を用いて、１動作周期で２点の比較タイミングを設定
して論理比較を行うことができ、それだけ従来のものと
比較してハードウエアの規模を小さくすることができる
。また１動作周期で１点の比較タイミングを設定して論
理比較を行う通常の動作において、余分なハードウエア
がわずかしか存在しない。
【図１】この発明の実施例を示すブロック図。
【図２】図１における第１カウンタ３７の具体例を示す
ブロック図。
ブロック図。
【図３】図２のカウンタを４進カウンタ動作とした状態
を示すブロック図。
を示すブロック図。
【図４】図２のカウンタを２進カウンタ動作とした状態
を示すブロック図。
を示すブロック図。
【図５】従来の論理比較回路を示すブロック図。
【図６】図５の動作を説明するためのタイムチャート。
【図７】従来の論理比較回路において、１動作周期で２
点の比較タイミングを設定する場合に付加される部分を
示すブロック図。
点の比較タイミングを設定する場合に付加される部分を
示すブロック図。
Claims (1)
- 【請求項１】 第１比較クロックを計数する１つのｎ
進カウンタの動作と、第１比較クロックおよび第２比較
クロックをそれぞれ計数する２つのｎ／２進カウンタの
動作とにより選択信号により切り替えられる第１カウン
タと、その第１カウンタのｎ個の出力により、それぞれ
比較信号をラッチするｎ個の第１ラッチ回路と、第１シ
ステムクロックを計数する１つのｎ進カウンタの動作と
、上記第１システムクロックをそれぞれ計数する２つの
ｎ／２進カウンタの動作とに上記選択信号で切り替えら
れる第２カウンタと、その第２カウンタのｎ個の出力に
より、それぞれ期待値信号をラッチするｎ個の第２ラッ
チ回路と、上記ｎ個の第１ラッチ回路の出力と、上記ｎ
個の第２ラッチ回路の出力との対応するものをそれぞれ
比較するｎ個の比較回路と、第２システムクロックを計
数する１つのｎ進カウンタの動作と、上記第２システム
クロックをそれぞれ計数する２つのｎ／２進カウンタの
動作とに上記選択信号により切り替えられる第３カウン
タと、その第３カウンタのｎ個の出力と、上記ｎ個の比
較回路の出力との各対応するものが、それぞれ供給され
るｎ個のアンド回路と、これらｎ個のアンド回路の出力
のｎ／２個ずつが供給される２個のオア回路と、これら
オア回路の一方の出力が供給され、上記選択信号により
制御されるゲートと、そのゲートの出力と上記２個のオ
ア回路の他方の出力とが供給されるオア回路と、を具備
するＩＣ試験装置の論理比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012211A JPH04248481A (ja) | 1991-02-01 | 1991-02-01 | Ｉｃ試験装置の論理比較回路 |
| KR1019920000862A KR960011539B1 (ko) | 1991-02-01 | 1992-01-22 | Ic 시험장치의 논리비교회로 |
| US07/827,747 US5245311A (en) | 1991-02-01 | 1992-01-29 | Logical comparison circuit for an IC tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012211A JPH04248481A (ja) | 1991-02-01 | 1991-02-01 | Ｉｃ試験装置の論理比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04248481A true JPH04248481A (ja) | 1992-09-03 |
Family
ID=11799053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012211A Withdrawn JPH04248481A (ja) | 1991-02-01 | 1991-02-01 | Ｉｃ試験装置の論理比較回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5245311A (ja) |
| JP (1) | JPH04248481A (ja) |
| KR (1) | KR960011539B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471588A (en) * | 1992-11-25 | 1995-11-28 | Zilog, Inc. | Technique and circuit for providing two or more processors with time multiplexed access to a shared system resource |
| US5459738A (en) * | 1994-01-26 | 1995-10-17 | Watari; Hiromichi | Apparatus and method for digital circuit testing |
| KR960010758B1 (ko) * | 1994-06-27 | 1996-08-08 | 엘지반도체 주식회사 | 주파수 측정회로 |
| US5471189A (en) * | 1994-12-14 | 1995-11-28 | International Business Machines Corp. | Comparator circuitry and method of operation |
| US5659697A (en) * | 1994-12-14 | 1997-08-19 | International Business Machines Corporation | Translation lookaside buffer for faster processing in response to availability of a first virtual address portion before a second virtual address portion |
| JPH10111346A (ja) * | 1996-10-07 | 1998-04-28 | Oki Electric Ind Co Ltd | 半導体集積回路のスキャン試験方法 |
| US6609228B1 (en) | 2000-11-15 | 2003-08-19 | International Business Machines Corporation | Latch clustering for power optimization |
| JP2002185309A (ja) * | 2000-12-18 | 2002-06-28 | Hitachi Ltd | データ保持回路および半導体装置並びに半導体装置の設計方法 |
| CN110763974B (zh) * | 2018-07-27 | 2022-02-18 | 创意电子股份有限公司 | 突波量测装置与突波量测方法 |
| TWI710770B (zh) * | 2018-07-27 | 2020-11-21 | 創意電子股份有限公司 | 突波偵測裝置與突波偵測方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3613082A (en) * | 1969-06-30 | 1971-10-12 | Sanders Associates Inc | Logic evaluator and adaptive recognition network |
| US4001699A (en) * | 1975-09-15 | 1977-01-04 | Burroughs Corporation | Bar graph digital interface circuit |
| JPS5440631A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Digital comparator |
-
1991
- 1991-02-01 JP JP3012211A patent/JPH04248481A/ja not_active Withdrawn
-
1992
- 1992-01-22 KR KR1019920000862A patent/KR960011539B1/ko not_active IP Right Cessation
- 1992-01-29 US US07/827,747 patent/US5245311A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5245311A (en) | 1993-09-14 |
| KR920017361A (ko) | 1992-09-26 |
| KR960011539B1 (ko) | 1996-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |