JPH04248481A - Ic試験装置の論理比較回路 - Google Patents
Ic試験装置の論理比較回路Info
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- JPH04248481A JPH04248481A JP3012211A JP1221191A JPH04248481A JP H04248481 A JPH04248481 A JP H04248481A JP 3012211 A JP3012211 A JP 3012211A JP 1221191 A JP1221191 A JP 1221191A JP H04248481 A JPH04248481 A JP H04248481A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、IC試験装置におい
て被試験IC素子の出力(比較信号)と期待値信号との
論理比較を、両信号をいわゆるインターリーブ(周期を
長く)して行い、また1動作周期(試験周期)内で位相
のずれた2つのタイミングを設定して論理比較を行うこ
とができる論理比較回路に関する。
て被試験IC素子の出力(比較信号)と期待値信号との
論理比較を、両信号をいわゆるインターリーブ(周期を
長く)して行い、また1動作周期(試験周期)内で位相
のずれた2つのタイミングを設定して論理比較を行うこ
とができる論理比較回路に関する。
【0002】
【従来の技術】図5に従来のこの種の論理比較回路を示
す。クロック入力端子11からの第1比較クロック(ス
トローブ)が4進カウンタ12へ供給され、4進カウン
タ12の4つの出力端子から第1比較クロックの周期T
s ずつ順次位相がずれた周期4Ts の出力が得られ
、これら4つの出力はゲート131 〜134 へそれ
ぞれ供給され、ゲート131 〜134 に端子11の
第1比較クロックが共通に供給される。ゲート131
〜134 の各出力でデータ入力端子14からの比較信
号、つまり図に示していない被試験IC素子の出力がラ
ッチ回路151 〜154 にそれぞれラッチされる。
す。クロック入力端子11からの第1比較クロック(ス
トローブ)が4進カウンタ12へ供給され、4進カウン
タ12の4つの出力端子から第1比較クロックの周期T
s ずつ順次位相がずれた周期4Ts の出力が得られ
、これら4つの出力はゲート131 〜134 へそれ
ぞれ供給され、ゲート131 〜134 に端子11の
第1比較クロックが共通に供給される。ゲート131
〜134 の各出力でデータ入力端子14からの比較信
号、つまり図に示していない被試験IC素子の出力がラ
ッチ回路151 〜154 にそれぞれラッチされる。
【0003】クロック入力端子16からの第1システム
クロックが4進カウンタ17で計数され、4進カウンタ
17の4つの出力はそれぞれゲート181 〜184
へ供給され、ゲート181 〜184 に端子16の第
1システムクロックが供給される。ゲート181 〜1
84 の各出力で、端子19からの期待値信号がラッチ
回路211 〜214 にそれぞれラッチされる。
クロックが4進カウンタ17で計数され、4進カウンタ
17の4つの出力はそれぞれゲート181 〜184
へ供給され、ゲート181 〜184 に端子16の第
1システムクロックが供給される。ゲート181 〜1
84 の各出力で、端子19からの期待値信号がラッチ
回路211 〜214 にそれぞれラッチされる。
【0004】ラッチ回路151 〜154 の各出力と
ラッチ回路211 〜214 の各出力とがそれぞれ排
他的論理和回路の比較回路221 〜224 で比較さ
れる。クロック入力端子23よりの第2システムクロッ
クが4進カウンタ24で計数され、4進カウンタ24の
4つの出力と比較回路221 〜224 の出力との対
応するものが、それぞれアンド回路251 〜254
に供給される。アンド回路251 〜254 の出力は
オア回路26へ供給され、その出力が第1比較クロック
にもとづく判定結果として出力端子27に出力される。
ラッチ回路211 〜214 の各出力とがそれぞれ排
他的論理和回路の比較回路221 〜224 で比較さ
れる。クロック入力端子23よりの第2システムクロッ
クが4進カウンタ24で計数され、4進カウンタ24の
4つの出力と比較回路221 〜224 の出力との対
応するものが、それぞれアンド回路251 〜254
に供給される。アンド回路251 〜254 の出力は
オア回路26へ供給され、その出力が第1比較クロック
にもとづく判定結果として出力端子27に出力される。
【0005】例えば図6Aに示すような周期Ts の比
較信号が端子14に入力され、同図Bに示すタイミング
の第1比較クロックが端子11に入力されると、ラッチ
回路151 ,152 の各出力はそれぞれ図6C,D
に示すように各試験サイクル(動作周期)の比較信号が
順次4Ts にそれぞれ引き伸ばされたものとなる。一
方、図6Eに示すような周期Ts の期待値信号が端子
19に入力され、図6Fに示すようなタイミングの周期
Ts の第1システムクロックが端子16に入力された
とすると、ラッチ回路211 ,212 の各出力はそ
れぞれ図6G,Hに示すように各試験サイクルの期待値
信号が順次4Ts にそれぞれ引き伸ばされたものとな
る。ラッチ回路151 ,211 よりの引き伸ばされ
た両出力が比較回路221 で比較された結果が図6I
に示すように得られる。4進カウンタ24の1番目の出
力端子から図6Jに示すようなパルス幅がTs ,周期
が4Ts の信号が得られ、これにより比較回路221
の出力が図6Kに示すようにアンド回路251 から
取り出され、同様にしてアンド回路252 から比較回
路222 の出力が図6Lに示すようにTs だけ遅れ
て取り出される。
較信号が端子14に入力され、同図Bに示すタイミング
の第1比較クロックが端子11に入力されると、ラッチ
回路151 ,152 の各出力はそれぞれ図6C,D
に示すように各試験サイクル(動作周期)の比較信号が
順次4Ts にそれぞれ引き伸ばされたものとなる。一
方、図6Eに示すような周期Ts の期待値信号が端子
19に入力され、図6Fに示すようなタイミングの周期
Ts の第1システムクロックが端子16に入力された
とすると、ラッチ回路211 ,212 の各出力はそ
れぞれ図6G,Hに示すように各試験サイクルの期待値
信号が順次4Ts にそれぞれ引き伸ばされたものとな
る。ラッチ回路151 ,211 よりの引き伸ばされ
た両出力が比較回路221 で比較された結果が図6I
に示すように得られる。4進カウンタ24の1番目の出
力端子から図6Jに示すようなパルス幅がTs ,周期
が4Ts の信号が得られ、これにより比較回路221
の出力が図6Kに示すようにアンド回路251 から
取り出され、同様にしてアンド回路252 から比較回
路222 の出力が図6Lに示すようにTs だけ遅れ
て取り出される。
【0006】このように比較されるべき両信号の周期が
長くされて並列的に比較され、その後、各比較結果が直
列に集められて、入力比較信号と同一の動作レートに戻
される。このようにして高速信号の論理比較を、動作速
度が遅い回路を用いて正しく行うことができ、また比較
するタイミングを図6Bに示すTs より広い範囲T1
内の任意の位置に設定することができる。
長くされて並列的に比較され、その後、各比較結果が直
列に集められて、入力比較信号と同一の動作レートに戻
される。このようにして高速信号の論理比較を、動作速
度が遅い回路を用いて正しく行うことができ、また比較
するタイミングを図6Bに示すTs より広い範囲T1
内の任意の位置に設定することができる。
【0007】端子14の比較信号が図6Mに示すように
、1動作周期(試験周期)Ts 内に変化してしまうこ
とがある。このような状態でも正しい試験結果を得るた
めに、図6Nに示すように、1動作周期Ts 内に位相
がずれた第1比較クロックと第2比較クロックとの2つ
の比較タイミングを設定し、これら両比較クロックの各
タイミング比較試験を行うことがある。
、1動作周期(試験周期)Ts 内に変化してしまうこ
とがある。このような状態でも正しい試験結果を得るた
めに、図6Nに示すように、1動作周期Ts 内に位相
がずれた第1比較クロックと第2比較クロックとの2つ
の比較タイミングを設定し、これら両比較クロックの各
タイミング比較試験を行うことがある。
【0008】このため従来では図7に示す回路が図5に
示す回路に対して付加されていた。つまり、クロック入
力端子28より入力された第2比較クロックが4進カウ
ンタ29で計数され、その4進カウンタ29の4つの出
力がゲート311 〜314 へそれぞれ供給され、ゲ
ート311 〜314 に端子28の第2比較クロック
が共通に供給され、ゲート311 〜314 の各出力
で図5中の端子14からの比較信号がラッチ回路321
〜324 にそれぞれラッチされ、ラッチ回路321
〜324 の各出力と、図5中のラッチ回路211
〜214 の各出力とがそれぞれ比較回路331 〜3
34 で比較され、比較回路331 〜334 の各出
力と図5中のカウンタ24の4つの出力との対応するも
のがアンド回路341 〜344 へそれぞれ供給され
、アンド回路341 〜344 の出力がオア回路35
へ供給され、第2比較クロックのタイミングでの比較判
定結果が出力端子36へ出力される。
示す回路に対して付加されていた。つまり、クロック入
力端子28より入力された第2比較クロックが4進カウ
ンタ29で計数され、その4進カウンタ29の4つの出
力がゲート311 〜314 へそれぞれ供給され、ゲ
ート311 〜314 に端子28の第2比較クロック
が共通に供給され、ゲート311 〜314 の各出力
で図5中の端子14からの比較信号がラッチ回路321
〜324 にそれぞれラッチされ、ラッチ回路321
〜324 の各出力と、図5中のラッチ回路211
〜214 の各出力とがそれぞれ比較回路331 〜3
34 で比較され、比較回路331 〜334 の各出
力と図5中のカウンタ24の4つの出力との対応するも
のがアンド回路341 〜344 へそれぞれ供給され
、アンド回路341 〜344 の出力がオア回路35
へ供給され、第2比較クロックのタイミングでの比較判
定結果が出力端子36へ出力される。
【0009】
【発明が解決しようとする課題】このように従来におい
ては、1動作周期内に2つの比較タイミングを同時に設
定できるように、図5中の4進カウンタ12,ゲート1
31 〜134 ,ラッチ回路151 〜154 ,比
較回路221 〜224 ,アンド回路251 〜25
4 からなる回路と全く同一の回路をもう1組設ける必
要があった。通常は1動作周期内での比較タイミングは
1点であり、1動作周期内での比較タイミングを2点と
することは余りないが、このために余分に多くのハード
ウエアが用いられ、この余分に用いられている部分は余
り使用されず、無駄になっている期間が多かった。
ては、1動作周期内に2つの比較タイミングを同時に設
定できるように、図5中の4進カウンタ12,ゲート1
31 〜134 ,ラッチ回路151 〜154 ,比
較回路221 〜224 ,アンド回路251 〜25
4 からなる回路と全く同一の回路をもう1組設ける必
要があった。通常は1動作周期内での比較タイミングは
1点であり、1動作周期内での比較タイミングを2点と
することは余りないが、このために余分に多くのハード
ウエアが用いられ、この余分に用いられている部分は余
り使用されず、無駄になっている期間が多かった。
【0010】
【課題を解決するための手段】この発明よれば、第1比
較クロックを計数する1つのn進カウンタの動作と、第
1,第2比較クロックをそれぞれ計数する2つのn/2
進カウンタの動作とに選択信号により切り替えられる第
1カウンタと、第1システムクロックを計数する1つの
n進カウンタの動作と、第1システムクロックをそれぞ
れ計数する2つのn/2進カウンタの動作とに選択信号
により切り替えられる第2カウンタと、第2システムク
ロックを計数する1つのn進カウンタの動作と、第2シ
ステムクロックをそれぞれ計数する2つのn/2進カウ
ンタの動作とに選択信号により切り替えられる第3カウ
ンタとが設けられる。第1カウンタのn個の出力は比較
信号を伸張するために用いられ、第2カウンタのn個の
出力は期待値信号の伸張のために用いられ、第3カウン
タのn個の出力は比較結果を、比較信号の動作周期に集
合するために用いられる。1動作周期で1つの比較タイ
ミングを選定する場合は、第1,第2第3カウンタはそ
れぞれn進カウンタ動作とされ、比較信号、期待値信号
はn倍に伸張されて従来と同様の動作をする。1動作周
期で2つの比較タイミングを設定する場合は、第1,第
2,第3カウンタはn/2進カウンタ動作とされ、比較
信号、期待値信号はそれぞれn/2倍に伸張され、第1
比較クロックと対応するn/2個の比較回路の出力が前
の動作周期に戻されて出力されると共に、第2比較クロ
ックと対応する他のn/2個の比較回路の出力が前の動
作周期に戻されて出力される。
較クロックを計数する1つのn進カウンタの動作と、第
1,第2比較クロックをそれぞれ計数する2つのn/2
進カウンタの動作とに選択信号により切り替えられる第
1カウンタと、第1システムクロックを計数する1つの
n進カウンタの動作と、第1システムクロックをそれぞ
れ計数する2つのn/2進カウンタの動作とに選択信号
により切り替えられる第2カウンタと、第2システムク
ロックを計数する1つのn進カウンタの動作と、第2シ
ステムクロックをそれぞれ計数する2つのn/2進カウ
ンタの動作とに選択信号により切り替えられる第3カウ
ンタとが設けられる。第1カウンタのn個の出力は比較
信号を伸張するために用いられ、第2カウンタのn個の
出力は期待値信号の伸張のために用いられ、第3カウン
タのn個の出力は比較結果を、比較信号の動作周期に集
合するために用いられる。1動作周期で1つの比較タイ
ミングを選定する場合は、第1,第2第3カウンタはそ
れぞれn進カウンタ動作とされ、比較信号、期待値信号
はn倍に伸張されて従来と同様の動作をする。1動作周
期で2つの比較タイミングを設定する場合は、第1,第
2,第3カウンタはn/2進カウンタ動作とされ、比較
信号、期待値信号はそれぞれn/2倍に伸張され、第1
比較クロックと対応するn/2個の比較回路の出力が前
の動作周期に戻されて出力されると共に、第2比較クロ
ックと対応する他のn/2個の比較回路の出力が前の動
作周期に戻されて出力される。
【0011】
【実施例】図1にこの発明の実施例を示し、図5,図7
と対応する部分に同一符号を付けてある。この実施例は
n=4の場合である。この発明では第1カウンタ37,
第2カウンタ38,第3カウンタ39が設けられ、これ
ら第1〜第3カウンタ37〜39はそれぞれ端子41の
選択信号により制御されて、1つのn=4進カウンタの
動作と、2つのn/2=2進カウンタの動作とに切り替
えられるように構成されている。
と対応する部分に同一符号を付けてある。この実施例は
n=4の場合である。この発明では第1カウンタ37,
第2カウンタ38,第3カウンタ39が設けられ、これ
ら第1〜第3カウンタ37〜39はそれぞれ端子41の
選択信号により制御されて、1つのn=4進カウンタの
動作と、2つのn/2=2進カウンタの動作とに切り替
えられるように構成されている。
【0012】このような4進−2進×2切り替えカウン
タは、例えば図2に示すように構成される。これは第1
カウンタ37の例であり、端子11の第1比較クロック
がフリップフロップ42のトリガ入力へ供給されると共
に、セレクタ43のA入力へ供給される。セレクタ43
のB入力に端子28の第2比較クロックが供給される。 フリップフロップ42の反転出力はセレクタ44のB入
力、セレクタ45のA入力へ供給され、セレクタ43の
出力はフリップフロップ46のトリガ入力へ供給され、
フリップフロップ46の反転出力はセレクタ44のA入
力、セレクタ45のB入力へそれぞれ供給される。セレ
クタ44の出力はフリップフロップ42のD入力へ供給
され、セレクタ45の出力はフリップフロップ46のD
入力へ供給される。フリップフロップ42の反転出力は
アンド回路47,48,49へ供給され、フリップフロ
ップ42の非反転出力はセレクタ50のB入力、アンド
回路51へそれぞれ供給され、フリップフロップ46の
反転出力はアンド回路52,53,セレクタ50のA入
力へそれぞれ供給され、フリップフロップ46の非反転
出力はアンド回路54へ供給される。セレクタ49の出
力はアンド回路55へ供給される。セレクタ43,44
,45,50はそれぞれ端子41の選択信号で制御され
、選択信号が“0”でA入力を出力し、選択信号が“1
”でB入力を出力する。選択信号がアンド回路48,4
9,51,52へ供給され、アンド回路52,51,4
8,49の各出力がそれぞれアンド回路47,55,5
3,54へ供給される。フリップフロップ42,46は
端子56のクリア信号でクリアされる。
タは、例えば図2に示すように構成される。これは第1
カウンタ37の例であり、端子11の第1比較クロック
がフリップフロップ42のトリガ入力へ供給されると共
に、セレクタ43のA入力へ供給される。セレクタ43
のB入力に端子28の第2比較クロックが供給される。 フリップフロップ42の反転出力はセレクタ44のB入
力、セレクタ45のA入力へ供給され、セレクタ43の
出力はフリップフロップ46のトリガ入力へ供給され、
フリップフロップ46の反転出力はセレクタ44のA入
力、セレクタ45のB入力へそれぞれ供給される。セレ
クタ44の出力はフリップフロップ42のD入力へ供給
され、セレクタ45の出力はフリップフロップ46のD
入力へ供給される。フリップフロップ42の反転出力は
アンド回路47,48,49へ供給され、フリップフロ
ップ42の非反転出力はセレクタ50のB入力、アンド
回路51へそれぞれ供給され、フリップフロップ46の
反転出力はアンド回路52,53,セレクタ50のA入
力へそれぞれ供給され、フリップフロップ46の非反転
出力はアンド回路54へ供給される。セレクタ49の出
力はアンド回路55へ供給される。セレクタ43,44
,45,50はそれぞれ端子41の選択信号で制御され
、選択信号が“0”でA入力を出力し、選択信号が“1
”でB入力を出力する。選択信号がアンド回路48,4
9,51,52へ供給され、アンド回路52,51,4
8,49の各出力がそれぞれアンド回路47,55,5
3,54へ供給される。フリップフロップ42,46は
端子56のクリア信号でクリアされる。
【0013】端子41の選択信号を“0”に設定すると
、セレクタ43〜45,50はA入力を出力とするから
、図3に示す接続状態となり、フリップフロップ42,
40が縦続接続され、端子11の第1比較クロックを計
数する4進カウンタとして動作し、4つの出力、つまり
アンド回路54,53,55,47の各出力はパルス幅
がTs で、周期が4Ts のパルスが順次Ts ずれ
て出力される。選択信号を“1”に設定すると、セレク
タ43〜45,50はB入力を出力するから、図4に示
す接続状態となり、フリップフロップ42,46はそれ
ぞれ第1,第2比較クロックを計数する2進カウンタと
して動作し、アンド回路55,47に第1比較クロック
と対応した信号が交互に生じ、アンド回路53,54に
第2比較クロックと対応した信号が交互に生じる。第2
,第3カウンタ38,39の場合は、図2において、セ
レクタ43が省略されて、端子16,23の第1,第2
システムクロックがそれぞれフリップフロップ42,4
6に同時に供給されることになる。
、セレクタ43〜45,50はA入力を出力とするから
、図3に示す接続状態となり、フリップフロップ42,
40が縦続接続され、端子11の第1比較クロックを計
数する4進カウンタとして動作し、4つの出力、つまり
アンド回路54,53,55,47の各出力はパルス幅
がTs で、周期が4Ts のパルスが順次Ts ずれ
て出力される。選択信号を“1”に設定すると、セレク
タ43〜45,50はB入力を出力するから、図4に示
す接続状態となり、フリップフロップ42,46はそれ
ぞれ第1,第2比較クロックを計数する2進カウンタと
して動作し、アンド回路55,47に第1比較クロック
と対応した信号が交互に生じ、アンド回路53,54に
第2比較クロックと対応した信号が交互に生じる。第2
,第3カウンタ38,39の場合は、図2において、セ
レクタ43が省略されて、端子16,23の第1,第2
システムクロックがそれぞれフリップフロップ42,4
6に同時に供給されることになる。
【0014】図1の説明に戻り、アンド回路251 ,
252 の各出力はオア回路57に供給され、アンド回
路253 ,254 の各出力はオア回路58に供給さ
れる。オア回路58の出力は禁止ゲート59へ供給され
、禁止ゲート59には端子41の選択信号が禁止信号と
して供給される。ゲート59の出力とオア回路57の出
力とがオア回路61へ供給され、オア回路61の出力が
出力端子27へ出力され、オア回路58の出力が出力端
子36へ出力される。また、ゲート131 , 132
には従来は同様に第1比較クロックが供給されるが、
ゲート133 ,134 にはセレクタ43の出力が供
給される。
252 の各出力はオア回路57に供給され、アンド回
路253 ,254 の各出力はオア回路58に供給さ
れる。オア回路58の出力は禁止ゲート59へ供給され
、禁止ゲート59には端子41の選択信号が禁止信号と
して供給される。ゲート59の出力とオア回路57の出
力とがオア回路61へ供給され、オア回路61の出力が
出力端子27へ出力され、オア回路58の出力が出力端
子36へ出力される。また、ゲート131 , 132
には従来は同様に第1比較クロックが供給されるが、
ゲート133 ,134 にはセレクタ43の出力が供
給される。
【0015】この図1に示した構成において、端子14
の比較信号の1動作周期中に比較タイミングを1つ設定
する場合は、端子41の選択信号を“0”に設定する。 この時第1,第2,第3カウンタ37,38,39はそ
れぞれ4進カウンタとして動作し、かつセレクタ43の
出力は第1比較クロックとなり、禁止ゲート59が禁止
されないため、図5の構成と全く同一の状態となる。
の比較信号の1動作周期中に比較タイミングを1つ設定
する場合は、端子41の選択信号を“0”に設定する。 この時第1,第2,第3カウンタ37,38,39はそ
れぞれ4進カウンタとして動作し、かつセレクタ43の
出力は第1比較クロックとなり、禁止ゲート59が禁止
されないため、図5の構成と全く同一の状態となる。
【0016】一方、端子41の選択信号が“1”の場合
は、第1,第2,第3カウンタ37,38,39はそれ
ぞれn/2進カウンタとして動作し、ラッチ回路151
,152 では端子11の第1比較クロックのタイミ
ングで端子14の比較信号が2Ts に伸張され、これ
らとラッチ回路211 ,212 からの2Ts に伸
張された期待値信号とがそれぞれ比較回路221 ,2
22 で比較され、出力端子27から、第1比較クロッ
クのタイミングでの比較判定結果が得られる。またラッ
チ回路153 ,154 で端子28の第2比較クロッ
クのタイミングで端子14の比較信号が2Ts に伸張
され、これらをラッチ回路213 ,214 からの2
Ts に伸張された期待値信号とがそれぞれ比較回路2
23 ,224 で比較され、その比較結果がオア回路
58より出力端子36へ出力される。つまり、図7の出
力端子36と対応する出力が得られる。このようにして
、図5,図7を組み合わせた状態と対応する出力が端子
27,36に得られ、1動作周期に2点の比較タイミン
グを設定した論理比較出力を得ることができる。
は、第1,第2,第3カウンタ37,38,39はそれ
ぞれn/2進カウンタとして動作し、ラッチ回路151
,152 では端子11の第1比較クロックのタイミ
ングで端子14の比較信号が2Ts に伸張され、これ
らとラッチ回路211 ,212 からの2Ts に伸
張された期待値信号とがそれぞれ比較回路221 ,2
22 で比較され、出力端子27から、第1比較クロッ
クのタイミングでの比較判定結果が得られる。またラッ
チ回路153 ,154 で端子28の第2比較クロッ
クのタイミングで端子14の比較信号が2Ts に伸張
され、これらをラッチ回路213 ,214 からの2
Ts に伸張された期待値信号とがそれぞれ比較回路2
23 ,224 で比較され、その比較結果がオア回路
58より出力端子36へ出力される。つまり、図7の出
力端子36と対応する出力が得られる。このようにして
、図5,図7を組み合わせた状態と対応する出力が端子
27,36に得られ、1動作周期に2点の比較タイミン
グを設定した論理比較出力を得ることができる。
【0017】上述ではn=4としたが、nは4に限らず
、例えば8,16,…とすることができる。
、例えば8,16,…とすることができる。
【0018】
【発明の効果】以上述べたように、この発明よれば1個
のn進カウンタ動作と、2個のn/2進カウンタ動作と
を切り替えることができるカウンタを用いることにより
,インターリーブして論理比較する場合に、1動作周期
で1点の比較タイミングを設定した時に用いる各回路素
子を用いて、1動作周期で2点の比較タイミングを設定
して論理比較を行うことができ、それだけ従来のものと
比較してハードウエアの規模を小さくすることができる
。また1動作周期で1点の比較タイミングを設定して論
理比較を行う通常の動作において、余分なハードウエア
がわずかしか存在しない。
のn進カウンタ動作と、2個のn/2進カウンタ動作と
を切り替えることができるカウンタを用いることにより
,インターリーブして論理比較する場合に、1動作周期
で1点の比較タイミングを設定した時に用いる各回路素
子を用いて、1動作周期で2点の比較タイミングを設定
して論理比較を行うことができ、それだけ従来のものと
比較してハードウエアの規模を小さくすることができる
。また1動作周期で1点の比較タイミングを設定して論
理比較を行う通常の動作において、余分なハードウエア
がわずかしか存在しない。
【図1】この発明の実施例を示すブロック図。
【図2】図1における第1カウンタ37の具体例を示す
ブロック図。
ブロック図。
【図3】図2のカウンタを4進カウンタ動作とした状態
を示すブロック図。
を示すブロック図。
【図4】図2のカウンタを2進カウンタ動作とした状態
を示すブロック図。
を示すブロック図。
【図5】従来の論理比較回路を示すブロック図。
【図6】図5の動作を説明するためのタイムチャート。
【図7】従来の論理比較回路において、1動作周期で2
点の比較タイミングを設定する場合に付加される部分を
示すブロック図。
点の比較タイミングを設定する場合に付加される部分を
示すブロック図。
Claims (1)
- 【請求項1】 第1比較クロックを計数する1つのn
進カウンタの動作と、第1比較クロックおよび第2比較
クロックをそれぞれ計数する2つのn/2進カウンタの
動作とにより選択信号により切り替えられる第1カウン
タと、その第1カウンタのn個の出力により、それぞれ
比較信号をラッチするn個の第1ラッチ回路と、第1シ
ステムクロックを計数する1つのn進カウンタの動作と
、上記第1システムクロックをそれぞれ計数する2つの
n/2進カウンタの動作とに上記選択信号で切り替えら
れる第2カウンタと、その第2カウンタのn個の出力に
より、それぞれ期待値信号をラッチするn個の第2ラッ
チ回路と、上記n個の第1ラッチ回路の出力と、上記n
個の第2ラッチ回路の出力との対応するものをそれぞれ
比較するn個の比較回路と、第2システムクロックを計
数する1つのn進カウンタの動作と、上記第2システム
クロックをそれぞれ計数する2つのn/2進カウンタの
動作とに上記選択信号により切り替えられる第3カウン
タと、その第3カウンタのn個の出力と、上記n個の比
較回路の出力との各対応するものが、それぞれ供給され
るn個のアンド回路と、これらn個のアンド回路の出力
のn/2個ずつが供給される2個のオア回路と、これら
オア回路の一方の出力が供給され、上記選択信号により
制御されるゲートと、そのゲートの出力と上記2個のオ
ア回路の他方の出力とが供給されるオア回路と、を具備
するIC試験装置の論理比較回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3012211A JPH04248481A (ja) | 1991-02-01 | 1991-02-01 | Ic試験装置の論理比較回路 |
KR1019920000862A KR960011539B1 (ko) | 1991-02-01 | 1992-01-22 | Ic 시험장치의 논리비교회로 |
US07/827,747 US5245311A (en) | 1991-02-01 | 1992-01-29 | Logical comparison circuit for an IC tester |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3012211A JPH04248481A (ja) | 1991-02-01 | 1991-02-01 | Ic試験装置の論理比較回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04248481A true JPH04248481A (ja) | 1992-09-03 |
Family
ID=11799053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3012211A Withdrawn JPH04248481A (ja) | 1991-02-01 | 1991-02-01 | Ic試験装置の論理比較回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5245311A (ja) |
JP (1) | JPH04248481A (ja) |
KR (1) | KR960011539B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5471588A (en) * | 1992-11-25 | 1995-11-28 | Zilog, Inc. | Technique and circuit for providing two or more processors with time multiplexed access to a shared system resource |
US5459738A (en) * | 1994-01-26 | 1995-10-17 | Watari; Hiromichi | Apparatus and method for digital circuit testing |
KR960010758B1 (ko) * | 1994-06-27 | 1996-08-08 | 엘지반도체 주식회사 | 주파수 측정회로 |
US5471189A (en) * | 1994-12-14 | 1995-11-28 | International Business Machines Corp. | Comparator circuitry and method of operation |
US5659697A (en) * | 1994-12-14 | 1997-08-19 | International Business Machines Corporation | Translation lookaside buffer for faster processing in response to availability of a first virtual address portion before a second virtual address portion |
JPH10111346A (ja) * | 1996-10-07 | 1998-04-28 | Oki Electric Ind Co Ltd | 半導体集積回路のスキャン試験方法 |
US6609228B1 (en) | 2000-11-15 | 2003-08-19 | International Business Machines Corporation | Latch clustering for power optimization |
JP2002185309A (ja) * | 2000-12-18 | 2002-06-28 | Hitachi Ltd | データ保持回路および半導体装置並びに半導体装置の設計方法 |
CN110763974B (zh) * | 2018-07-27 | 2022-02-18 | 创意电子股份有限公司 | 突波量测装置与突波量测方法 |
TWI710770B (zh) * | 2018-07-27 | 2020-11-21 | 創意電子股份有限公司 | 突波偵測裝置與突波偵測方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3622987A (en) * | 1969-05-05 | 1971-11-23 | Us Army | Count comparison circuit |
US3613082A (en) * | 1969-06-30 | 1971-10-12 | Sanders Associates Inc | Logic evaluator and adaptive recognition network |
US4001699A (en) * | 1975-09-15 | 1977-01-04 | Burroughs Corporation | Bar graph digital interface circuit |
JPS5440631A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Digital comparator |
-
1991
- 1991-02-01 JP JP3012211A patent/JPH04248481A/ja not_active Withdrawn
-
1992
- 1992-01-22 KR KR1019920000862A patent/KR960011539B1/ko not_active IP Right Cessation
- 1992-01-29 US US07/827,747 patent/US5245311A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5245311A (en) | 1993-09-14 |
KR920017361A (ko) | 1992-09-26 |
KR960011539B1 (ko) | 1996-08-23 |
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Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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