KR19980025015A - 반도체장치 및 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은, 배선부재를 박막화하여 반도체장치로서의 미세화·고집적화를 실현한다.
실리콘기판(1)상에, Ti막(2), TiN막(3), Al합금막(4), Ti막(5) 및 TiN막(6)을 이 순서로 적층 형성하고, 이온주입법을 이용하여 디바이스의 전면에 붕소이온을 주입한다.
이로 인해, Ti막(5)내에 TiB2화합물상이 형성되고, 배선저항이 저하한다.
따라서, Ti막(5)의 두께를 얇게 할 수 있고, 대체로 배선부재를 박막화할 수 있다.

Description

반도체장치 및 반도체장치의 제조방법
본 발명은 반도체장치 및 반도체장치의 제조방법에 관한 것으로, 특히 다층배선 형성기술에 관한 것이다.
근래, 고집적 반도체장치에 채용되고 있는 다층배선구조에서는, 배선간 콘택트(비아 콘택트)의 저저항화 및 배선의 신뢰성 향상이 요구되고 있다.
도 12 ∼ 도 14는 종래의 다층배선의 제조공정을 2층 배선을 예로서 나타낸 단면도이다. 이하, 그 제조공정을 순차 설명한다.
공정A(도 12 참조) : CVD(화학적 기상성장)법에 의해, 단결정 실리콘기판(51)의 표면에 절연막으로서의 실리콘 산화막(52)을 적절한 두께만큼 퇴적시킨다. 다음에, 스퍼터링에 의해 상기 Si 산화막(52)의 표면에, 티탄(Ti) 박막(53), 질화티탄(TiN) 박막(54), 알루미합금 박막(55), 질화티탄 박막(56)을 순차 퇴적시킨다.
계속해서, 통상의 포토리소그래피 기술을 이용하여 배선의 패터닝을 행한다. 그리고, 건식 에칭에 의해 제1층 배선층의 배선패턴을 형성한다. 여기서, 알루미합금 박막(55)은 순알루미늄에 다른 금속이나 고융점 금속을 첨가한 것이다(예컨대, Al-Si(1%)-Cu(0.5%), Al-Cu, Al-Mg). 이와 같이, 순알루미늄뿐만 아니라 알루미합금을 이용함으로써, 전자 이동(electro migration; 전자류에 의한 알루미늄 원자의 이동으로 단선이 일어나는 현상)이나 응력 이동(stress migration; 열만으로도 응력에 의해 단선이 일어나는 현상)에 의한 배선불량을 방지할 수 있다.
또한, 알루미합금 박막(55)의 하층에 티탄 박막(53) 및 질화티탄 박막(54)을 형성하는 것은, 알루미합금 박막(55)과 기판(51)과의 콘택트부(도시하지 않음)에 있어서, Al과 Si가 반응하여 접합을 파괴하지 않도록 하기 위함이다.
이들 막이 없으면, 제1층 배선 형성 후에 열처리를 행한 때에, 알루미합금 박막(55)중의 알루미늄과 단결정 Si 기판(51)이 반응해 버린다. 그러면, Al과 Si가 공정(共晶)을 이루지만, 그 Si가 Si 기판(51)으로부터 공급되기 때문에 접합이 파괴되어 버린다. 여기서, 알루미합금 박막(55)의 하층에 티탄 박막(53) 및 질화티탄 박막(54)을 형성함으로써, 이와 같은 계면에서의 반응을 방지하고 있다.
또한, 질화티탄 박막(54)의 하층에 티탄 박막(53)을 형성하는 것은, 질화티탄 박막(54)뿐이면 콘택트 저항이 높게 되기 때문이다. 이와 같이, 질화티탄 박막(54) 및 티탄 박막(53)은 배리어 메탈로서 기능한다. 또한, 알루미합금 박막(55)의 상층에 질화티탄 박막(56)을 형성하는 것은, 포토리소그래피에서의 노광시에, 알루미합금 박막(55)으로부터의 반사를 방지하기 위함이다. 즉, 질화티탄 박막(56)은 반사 방지막(캡 메탈)으로도 기능한다.
공정B(도 13 참조) : CVD범에 의해, 제1층 배선의 질화티탄 박막(56)의 표면에 층간절연막으로서의 Si 산화막(57)을 적절한 두께만큼 퇴적시킨다. 다음에, 통상의 포토리소그래피 기술을 이용하여 콘택트홀의 패터닝을 행한다. 그리고, 건식 에칭에 의해 콘택트홀(58)을 형성한다.
공정C(도 14 참조) : 불활성 가스(예컨대 아르곤)를 이용한 스퍼터 에칭에 의해, 콘택트홀(58)내의 에칭 스컴이나, 콘택트홀(58)에서의 제1 배선층의 질화티탄 박막(56) 표면의 산화막 등을 제거한다.
다음에, 스퍼터링에 의해, 상기 Si 산화막(57)의 표면 및 콘택트홀(58)내에, 질화티탄 박막(59), 알루미합금 박막(60), 질화티탄 박막(61)을 순차 퇴적시킨다.
계속해서, 통상의 포토리소그래피 기술을 이용하여 배선의 패터닝을 행한다. 그리고, 건식 에칭에 의해, 제2층 배선층의 배선 패턴을 형성하고, 2층 배선의 제조공정을 종료한다.
여기서, 알루미합금 박막(60)은 알루미합금 박막(55)과 동일한 소재를 이용하고 있다.
또한, 알루미합금 박막(60) 상층의 질화티탄 박막(61)은 질화티탄 박막(56)과 마찬가지로, 반사 방지막으로서 기능한다. 더욱이, 알루미합금 박막(60) 하층에 질화티탄 박막(59)을 형성하는 것은, 신터(sinter) 등의 열처리에 의해 생기는 힐록(hillock)의 성장을 억제하기 위함이다. 즉, 힐록의 성장에 의해 배선의 쇼트가 유발되기 때문에, 알루미합금 박막(60) 하층에 질화티탄 박막(54)을 형성함으로써, 힐록의 성장을 억제할 수 있다.
그러나, 이 종래예에서는, 예컨대 공정A에 있어서, 질화티탄 박막(54) 하층에 티탄 박막(53)을 형성함으로써, 콘택트 저항이 높게 되는 것을 억제하고 있지만, 제1층 배선과 제2층 배선과의 콘택트부에는 질화티탄 박막(56, 59)을 개재할 뿐이다.
근래, 반도체장치의 고집적화는 점점 진행되고 있고, 콘택트홀(28)의 직경을 작게 하는 것이 요구되고 있으며, 이 콘택트홀에서의 제1층 배선과 제2층 배선과의 콘택트 저항의 증가를 방지하는 것은 중요한 과제로 되어 있다.
여기서, 일본국 특개평 7-142580호 공보(H01L21/768)에서는, 제1층 배선과 제2층 배선과의 콘택트부에, 질화티탄 박막/티탄 박막으로 이루어진 적층구조를 채용함으로써, 반사 방지막으로서의 기능을 유지한 채로, 콘택트 저항값을 저하시키고, 또한 전자이동 내성을 향상시키고 있다.
종래예에 있어서는, 콘택트 저항, 전자이동 내성 모두에 양호하지만, 질화티탄 박막 단층인 것에 비해, 티탄 박막을 설치하는 만큼, 보다 미세화·고집적화에 대응하는 점에서 약간 열화한다.
본 발명은, 반도체장치 및 반도체장치의 제조방법에 관한 것으로, 반사 방지막으로서의 양호한 기능을 유지하면서, 배선층을 박막화하여 반도체장치로서의 미세화·고집적화를 실현할 수 있는 것을 목적으로 한다.
청구항 제1항의 반도체장치는, 비저항을 저하시키는 불순물을 함유한 제1 금속배선부재를 갖춘 것을 특징으로 한다.
또한, 청구항 제2항의 반도체장치는, 반도체기판상에 형성되고, 비저항을 저하시키는 불순물을 함유한 제1 금속배선부재를 갖춘 것을 특징으로 한다.
또한, 청구항 제3항의 반도체장치는, 콘택트홀을 매개로 서로 접속된 상기 제1 금속배선부재 및 제2 금속배선부재를 갖추며, 상기 제1 금속배선부재는 비저항을 저하시키는 불순물을 함유하는 것을 특징으로 한다.
또한, 청구항 제4항의 반도체장치는, 청구항 제1항 내지 제3항중 어느 한 항에 기재된 발명에 있어서, 상기 제1 금속배선부재가 주배선부재상에 티탄막을 형성한 적층구조를 갖는 것을 특징으로 한다.
또한, 청구항 제5항의 반도체장치는, 청구항 제1항 내지 제3항중 어느 한 항에 기재된 발명에 있어서, 상기 제1 금속배선부재가 주배선부재상에 티탄막 및 질화티탄막을 순차 형성한 적층구조를 갖는 것을 특징으로 한다.
또한, 청구항 제6항의 반도체장치는, 청구항 제4항 또는 제5항에 기재된 발명에 있어서, 상기 주배선부재가 알루미늄 단체 또는 알루미늄 합금으로 이루어진 것을 특징으로 한다.
또한, 청구항 제7항의 반도체장치는, 청구항 제4항 내지 제6항중 어느 한 항에 기재된 발명에 있어서, 상기 불순물은 적어도 상기 티탄막 및 주배선부재에 도입되어 있음과 더불어, 상기 티탄막과 주배선부재에서 상기 불순물의 프로파일은 연속하고 있고, 이 프로파일의 피크치는 주배선부재 이외에 존재하는 것을 특징으로 한다.
또한, 청구항 제8항의 반도체장치는, 청구항 제1항 내지 제7항중 어느 한 항에 기재된 발명에 있어서, 상기 불순물로서 붕소를 이용한 것을 특징으로 한다.
또한, 청구항 제9항의 반도체장치의 제조방법은, 기판상에 제1 금속배선부재를 형성하고, 이 제1 금속배선부재에 불순물을 도입하는 것을 특징으로 한다.
또한, 청구항 제10항의 반도체장치의 제조방법은, 반도체기판상에 제1 금속배선부재를 형성하는 공정과, 이 제1 금속배선부재상에 층간절연막을 형성하는 공정, 및 상기 제1 금속배선부재에 콘택트홀을 매개로 접속되는 제2 금속배선부재를 형성하는 공정을 구비하고, 상기 제2 금속배선부재를 형성하기 전에 상기 제1 금속배선부재에 불순물을 도입하는 것을 특징으로 한다.
또한, 청구항 제11항의 반도체장치의 제조방법은, 청구항 제9항 또는 제10항에 기재된 발명에 있어서, 상기 제1 금속배선부재가 주배선부재상에 티탄막을 형성한 적층구조를 갖는 것을 특징으로 한다.
또한, 청구항 제12항의 반도체장치의 제조방법은, 청구항 제9항 또는 제10항에 기재된 발명에 있어서, 상기 제1 금속배선부재가 주배선부재상에 티탄막 및 질화티탄막을 순차 형성한 적층구조를 갖는 것을 특징으로 한다.
또한, 청구항 제13항의 반도체장치의 제조방법은, 청구항 제11항 또는 제12항에 기재된 발명에 있어서, 상기 주배선부재가 알루미늄 단체 또는 알루미늄 합금으로 이루어진 것을 특징으로 한다.
또한, 청구항 제14항의 반도체장치의 제조방법은, 청구항 제13항에 기재된 발명에 있어서, 상기 티탄막에 피크를 갖도록 한 조건에서 상기 불순물을 도입한 것을 특징으로 한다.
또한, 청구항 제15항의 반도체장치의 제조방법은, 청구항 제13항에 기재된 발명에 있어서, 상기 질화티탄막에 피크를 갖도록 한 조건에서 상기 불순물을 도입한 것을 특징으로 한다.
또한, 청구항 제16항의 반도체장치의 제조방법은, 청구항 제9항 내지 제15항중 어느 한 항에 기재된 발명에 있어서, 상기 불순물을 도입하는 공정이 이온주입법 등 불순물에 운동에너지를 공급하여 도입하는 것을 특징으로 한다.
또한, 청구항 제17항의 반도체장치의 제조방법은, 청구항 제16항에 기재된 발명에 있어서, 상기 불순물로서 붕소이온을 이용한 것을 특징으로 한다.
즉, 티탄 등의 배선부재에 붕소 등의 불순물을 도입함으로써, 배선저항이 저하하고, 그 결과 배선부재의 막두께를 얇게 할 수 있다.
또한, 알루미늄합금 등의 주배선부재에 불순물을 도입하면 평균단선시간이 짧게 되는 것이 있지만, 청구항 제7, 14 또는 15항의 발명에 있어서는, 티탄막에 중점적으로 불순물을 도입하고, 알루미늄합금 등의 주배선부재에는 티탄막 또는 질화티탄막에 비해 불순물을 도입하지 않도록 했기 때문에, 평균단선시간의 단축화를 방지할 수 있다.
도 1은 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 2는 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 3은 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 4는 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 5는 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 6은 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 7은 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 8은 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 9는 본 발명을 구체화한 1실시 형태에 따른 반도체장치의 제조과정을 나타낸 개략 단면도.
도 10은 본 발명의 실시 형태를 설명하기 위한 특성도.
도 11은 본 발명의 실시 형태를 설명하기 위한 특성도.
도 12는 종래예에서의 반도체장치의 제조과정을 나타낸 개략 단면도.
도 13은 종래예에서의 반도체장치의 제조과정을 나타낸 개략 단면도.
도 14는 종래예에서의 반도체장치의 제조과정을 나타낸 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘기판
2 : Ti막(제1 금속배선부재)
3 : TiN막(제1 금속배선부재)
4 : Al 합금막(제1 금속배선부재)
5 : Ti막(제1 금속배선부재)
6 : TiN막(제1 금속배선부재)
7 : 제1 금속배선(제1 금속배선부재)
12 : 콘택트홀
13 : 상층 금속배선(제2 금속배선부재)
(발명의 실시 형태)
본 발명을 구체화한 실시 형태의 제조방법을 도면에 따라 설명한다.
도 1 내지 도 9는 본 실시 형태에서의 반도체장치의 제조공정을 나타낸 단면도로, 이하 이 도면에 따라 설명한다.
공정1(도 1 참조) : 단결정 실리콘기판(1)상에, 마그네트론 스퍼터법을 이용하여, Ti막(2; 두께 50nm), TiN막(3; 두께 100nm), Al 합금막(Al-Si(1%)-Cu(0.5%))(4; 두께 600nm), Ti막(5; 두께 20nm) 및 TiN막(6; 두께 100nm)을 이 순서로 적층 형성한다.
또한, 실리콘기판(1)의 표면은, 도시하지는 않았지만, 미리 MOS 트랜지스터 등의 능동소자가 실리콘 산화막으로 이루어진 절연막에 덮여진 상태로 있다.
공정2(도 2 참조) : 이온주입법을 이용하여, 디바이스의 전면에 붕소이온(B+)을 주입한다. 이온주입 조건은, 가속에너지: 40KeV, 도즈량: 1×1015ions/cm2로 하였다. 이 조건은, 이온의 농도분포의 피크가 Ti막(5)에 존재하도록 설정하고 있다.
도 10은 Al 합금막(4)에 각종 이온을 주입한 때의 평균단선시간을 측정한 결과를 나타내고 있고, Al 합금막(4)에 이온이 주입됨으로써 평균단선시간이 짧게 되는 것을 알 수 있다(특히, 아르곤(Ar), 불소(F), 불화보론(BF2)을 이용한 경우에, 그 결과가 현저하다).
이 결과에 비추어, 본 실시 형태에서는 이온주입의 조건을 도 11에 나타낸 바와 같이, 이온의 농도분포의 피크가 Ti막(5)에 존재하도록 설정하고, Al 합금막(4)에 비교적 불순물을 도입하지 하도록 함으로써, Al 합금막(4) 자신의 평균단선시간이 짧게 되는 것을 억제하고 있다. 또한, 후술하는 Ti막(5)의 저저항화 효과는 약간 열화하지만, 이 경우 이온의 농도분포의 피크가 TiN막(6)에 존재하도록 해도 된다.
그리고, Ti막(5)에 붕소이온을 도입하는 것으로, Ti막(5)내에 TiB2화합물상이 형성되고, 배선저항이 저하한다.
표 1은 각종 Ti계 금속의 비저항을 측정한 것으로, TiB2는 다른 금속에 비해 매우 낮은 비저항을 갖는 것을 알 수 있다.
TiB2 Ti TiN TiC
비저항(μΩ·㎝) 25 70 100 150
공정3(도 3 참조) : 포토리소그래피 기술 및 에칭 기술을 이용하여, 상기 Ti막(2), TiN막(3), Al 합금막(4), Ti막(5) 및 TiN막(6)으로 이루어진 배선층을 제1 금속배선(7)으로서 가공한다. 이 때, Ti막(2)과 TiN막(3)으로 이루어진 적층구조는 배리어 메탈로서 기능하고, Ti막(5)과 TiN막(6)으로 이루어진 적층구조는 캡 메탈로서 기능한다.
공정4(도 4 참조) : TEOS(Tetra-ethoxy Silane : Si(OC2H5)4)와 산소를 이용한 플라즈마 CVD법에 의해, 제1 금속배선(7)상에 플라즈마 TEOS 산화막(8; 두께 100nm)을 형성한다. 이 플라즈마 TEOS 산화막(8)의 두께는 밑바탕 단차에 따라, 단차가 크게 되면 두껍게, 단차가 작게 되면 얇게 조정된다.
공정5(도 5 참조) : 플라즈마 TEOS 산화막(8)상에 유기 SOG막(9)을 형성한다. 여기서는, 유기 SOG를 200nm 도포한 후, 또한 유기 SOG를 200nm 도포하고, 최후에 450℃정도의 온도에서 베이크해서, 밑바탕 패턴이 존재하지 않을 경우에서의 총두께가 400nm로 되도록 하고 있다. 이 유기 SOG는 탄소(C)를 1% 이상 함유하는 실리콘 산화물 재료이다.
공정6(도 6 참조) : 유기 SOG막(9)에 대해, 이온주입법을 이용하여 붕소이온을 주입한다.
이와 같이 유기 SOG막(9)에 이온을 주입하는 것으로, 유기성분이 분해되어 유기 SOG막(9)에 포함되는 수분 및 수산기가 감소한다. 그 결과, 유기 SOG막(9)은 수분 및 수산기가 조금밖에 포함되지 않은 SOG막(이하, 개질 SOG막으로 칭함: 10)으로 변화된다.
공정7(도 7 참조) : 플라즈마 CVD법을 이용하여, 개질 SOG막(10)상에 플라즈마 TEOS 산화막(11; 두께 200nm)을 형성한다. 실리콘 산화막(11)의 형성조건은 플라즈마 TEOS 산화막(8)과 동일하다.
공정8(도 8 참조) : 4불화탄소와 수소의 혼합 가스계를 에칭가스로서 이용하는 이방성 에칭을 행하고, 각 막(8, 10, 11)에 상기 제1 금속배선(7)으로 통하는 비아홀(12)을 형성한다.
공정9(도 9 참조) : 불활성 가스(예컨대 Ar)를 이용한 스퍼터 에칭에 의해, 비아홀(12)내를 클리닝한 후, 마그네트론 스퍼터법을 이용하여 상기 비아홀(12)내 및 플라즈마 TEOS 산화막(11)상에, Al 합금막(Al-Si(1%)-Cu(0.5%); 두께 500nm), Ti막(두께 50nm) 및 TiN막(두께 20nm)을 순차 아래로 형성한다.
그리고, 통상의 리소그래피 기술, 에칭 기술(RIE법 등)에 의해, 레지스트(도시생략) 도포, 노광, 에칭 작업을 거쳐, 알루미합금막, Ti막 및 TiN막을 소정 형상으로 패터닝하여, 상층 금속배선(13)을 형성한다.
이와 같이 본 실시 형태에 있어서는, 플라즈마 TEOS 산화막(8), 개질 SOG막(10) 및 플라즈마 TEOS 산화막(11)에 의해 3층 구조의 층간절연막을 형성하고 있다. 개질 SOG막(10)은 유기 SOG막(9)과 마찬가지로, 두께를 0.5 ∼ 1㎛ 정도로 할 수 있다.
따라서, 개질 SOG막(10)을 이용하면, 층간절연막의 두께를 크게 할 수 있고, 기판(1)상의 큰 단차에 대해서도 충분한 평탄성을 확보할 수 있게 된다.
또, 각 플라즈마 TEOS 산화막(8, 11)에 개질 SOG막(10)이 끼워진 샌드위치 구조가 채용되어 있는 것은, 층간절연막 전체로서의 절연성 및 기계적 강도를 높이기 위한 것도 있다.
또한, 개질 SOG막(10)에는 유기성분이 포함되어 있지 않기 때문에, 비아홀(12)을 형성하기 위한 에칭을, 4불화탄소와 수소의 혼합가스계 분위기에서 행할 수 있다. 그 때문에, 이 에칭에 있어서, 에칭 마스크로서 포토레지스트를 이용한 경우에도, 그 포토레지스트가 침투되지 않고, 그 포토레지스트로 마스크되어 있는 개질 SOG막(10)이 에칭되는 일도 없다. 따라서, 미세한 비아홀(12)을 정확히 형성할 수 있다.
또한, 개질 SOG막(10)에는 유기성분이 포함되어 있지 않기 때문에, 개질 SOG막(10)의 에칭속도는 각 플라즈마 TEOS 산화막(8, 11)과 같게 되고, 에칭 마스크로서 이용한 포토레지스트를 제거할 때의 애싱처리시에 개질 SOG막(10)이 수축되는 일은 없다.
그 때문에, 개질 SOG막(10)에 크랙이 생기는 일은 없고, 비아홀(12)을 형성할 때에 리세스가 발생하는 일은 없다. 따라서, 비아홀(12)내에 상층 금속배선(13)을 충분히 매립할 수 있게 된다.
또, 개질 SOG막(10)에는 유기성분이 포함되지 않고, 수분 및 수산기가 조금밖에 포함되지 않기 때문에, 각 플라즈마 TEOS 산화막(8, 11)중 어느 한쪽 또는 양쪽을 생략하여 개질 SOG막(10)을 단층 또는 2층으로 이용할 수도 있다.
이상 본 실시 형태에 있어서는, Ti막(5)에 이온주입에 의해, 불순물(붕소: B)을 함유시킴으로써 배선저항이 저하하기 때문에, Ti막(5) 자신의 두께를 두껍게 할 수 있고, 대체로 제1 금속배선(7)의 두께를 얇게 할 수 있다. 또한, 콘택트 저항 및 전자이동 내성은 종래와 동등 이상의 특성을 유지할 수 있다.
따라서, 반도체장치의 미세화·고집적화를 실현할 수 있을 뿐만 아니라, 배선의 두께가 얇은 만큼 배선간의 기생용량이 작게 되어, 소자동작의 고속화에도 기여할 수 있다.
또, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 이하와 같이 실시해도 동일한 작용효과를 얻을 수 있다.
1) 유기 SOG막(9) 대신에, 폴리이미드나 시록산으로 편성된 폴리이미드 등을 이용한다.
2) 각 플라즈마 TEOS 산화막(8, 11) 대신에, 플라즈마 CVD법 이외의 방법(상압 CVD법, 감압 CVD법, ECR 플라즈마 CVD법, 광여기 CVD법, TEOS-CVD법, PVD법 등)에 의해 형성된 실리콘 산화막을 이용한다. 이 경우, 상압 CVD법에서 이용되는 가스는 모노실란과 산소(SiH4+O2)이고, 성막 온도는 400℃ 이하이다. 또한, 감압 CVD법에서 이용되는 가스는 모노실란과 아산화질소(SiH4+N2O)이고, 성막 온도는 900℃ 이하이다.
3) 각 플라즈마 TEOS 산화막(8, 11)을, 수분 및 수산기를 차단하는 성질에 더해 기계적 강도가 높은 성질을 갖는 다른 절연막(실리콘 질화막, 실리케이트 유리막 등)으로 대치한다. 그 절연막은 CVD법이나 PVD법 등 어떤 방법으로 형성해도 된다.
4) 제1 금속배선(7)이나 제2 금속배선(13)에서의 Al 합금막을, 알루미 이외의 도전재료(동, 금, 은, 실리사이드, 고융점 금속, 도프드 폴리실리콘, 질화티탄(TiN), 텅스텐티탄(TiW) 등의 합금) 및 그들의 적층구조로 형성한다.
5) 개질 SOG막(10)에 열처리를 실시한다. 이 경우, 개질 SOG막(10)중의 댕글링 본드(dangling bond)가 적게 되기 때문에, 흡습성이 더욱 작게 되고, 수분의 투과도 더욱 적게 된다.
6) 개질 SOG막(10)을 패시베이션막으로도 사용한다. 이 경우, 디바이스를 기계적·화학적으로 확실히 보호할 수 있는 우수한 패시베이션막을 얻을 수 있다.
7) 상기 실시 형태에서는, Ti막(5)에 주입하는 이온으로서 붕소이온을 이용하였지만, 결과로서 Ti막(5)의 비저항을 저하시키는 것이면 어떠한 이온을 이용해도 된다.
8) 상기 실시 형태에서는, Ti막(5)에 이온을 주입하고 있지만, 이온에 한정되지 않고, 원자, 분자, 입자이면 된다(본 발명에서는 이들을 총칭하여 불순물로 함).
9) 스퍼터링 방법으로서, 마크네트론 스퍼터링 이외에, 다이오드 스퍼터링, 고주파 스퍼터링, 4극 스퍼터링 등과 같은 것이어도 된다.
10) 스퍼터 에칭 방법으로서, 불활성 가스를 이용하는 것 이외에, 반응성 가스(예컨대 CCl4, SF6)를 이용한 반응성 이온빔 에칭(RIBE, 반응성 이온 밀링으로도 불림)을 이용해도 된다.
11) 플라즈마 TEOS 산화막(11)을 생략한다.
12) Ti막(5)으로의 이온 도입방법으로서, 이온주입법을 이용하고 있지만, 이온 샤워 도핑법이나 다른 절연막(상기 실시 형태의 경우, 붕소이온을 이용하고 있기 때문에 BSG막이 적당)으로부터의 열확산법을 이용해도 된다.
상기한 바와 같이 본 발명에 의하면, 종래와 동등 이상의 특성을 유지하면서 배선부재를 박막화할 수 있고, 반도체장치로서의 미세화·고집적화에 크게 기여할 수 있다.

Claims (17)

  1. 비저항을 저하시키는 불순물을 함유한 제1 금속배선부재를 갖는 것을 특징으로 하는 반도체장치.
  2. 반도체기판상에 형성되고, 비저항을 저하시키는 불순물을 함유한 제1 금속배선부재를 갖는 것을 특징으로 하는 반도체장치.
  3. 콘택트홀을 매개로 서로 접속된 상기 제1 금속배선부재 및 제2 금속배선부재를 갖고, 상기 제1 금속배선부재는 비저항을 저하시키는 불순물을 함유하는 것을 특징으로 하는 반도체장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1 금속배선부재는 주배선부재상에 티탄막을 형성한 적층구조를 갖는 것을 특징으로 하는 반도체장치.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1 금속배선부재는 주배선부재상에 티탄막 및 질화티탄막을 순차 형성한 적층구조를 갖는 것을 특징으로 하는 반도체장치.
  6. 제4항 또는 제5항에 있어서, 상기 주배선부재가 알루미늄 단체 또는 알루미늄 합금으로 이루어진 것을 특징으로 하는 반도체장치.
  7. 제4항 내지 제6항중 어느 한 항에 있어서, 상기 불순물은 적어도 상기 티탄막 및 주배선부재에 도입되어 있음과 동시에, 상기 티탄막과 주배선부재에서 상기 불순물의 프로파일은 연속되어 있고, 이 프로파일의 피크치는 주배선부재 이외에 존재하는 것을 특징으로 하는 반도체장치.
  8. 제1항 내지 제7항중 어느 한 항에 있어서, 상기 불순물이 붕소인 것을 특징으로 하는 반도체장치.
  9. 기판상에 제1 금속배선부재를 형성하고, 이 제1 금속배선부재에 불순물을 도입하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 반도체기판상에 제1 금속배선부재를 형성하는 공정,
    이 제1 금속배선부재상에 층간절연막을 형성하는 공정, 및
    상기 제1 금속배선부재에 콘택트홀을 매개로 접속되는 제2 금속배선부재를 형성하는 공정
    을 구비하고,
    상기 제2 금속배선부재를 형성하기 전에 상기 제1 금속배선부재에 불순물을 도입하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제9항 또는 제10항에 있어서, 상기 제1 금속배선부재는 주배선부재상에 티탄막을 형성한 적층구조를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제9항 또는 제10항에 있어서, 상기 제1 금속배선부재는 주배선부재상에 티탄막 및 질화티탄막을 순차 형성한 적층구조를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제11항 또는 제12항에 있어서, 상기 주배선부재가 알루미늄 단체 또는 알루미늄 합금으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 티탄막에 피크를 갖도록 한 조건에서 상기 불순물을 도입한 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 질화티탄막에 피크를 갖도록 한 조건에서 상기 불순물을 도입한 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제9항 내지 제15항중 어느 한 항에 있어서, 상기 불순물을 도입하는 공정은 이온주입법 등 불순물에 운동에너지를 공급하여 도입하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 불순물로서 붕소이온을 사용한 것을 특징으로 하는 반도체장치의 제조방법.
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