JP3186053B2 - 半導体集積回路装置の金属配線構造の形成方法 - Google Patents
半導体集積回路装置の金属配線構造の形成方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の配線構造および形成方
法に関し、特に半導体集積回路装置の拡散層上，多結晶
シリコン上，金属ケイ化物上，金属配線上あるいは絶縁
膜上に設けられた、チタニウムホウ化物と下層配線およ
び絶縁膜との密着性の保持，耐熱性の向上，コンタクト
抵抗の低減，オーミック接合性の確保を目的としたチタ
ニウムと、前記チタニウム上に設けられたコンタクト部
および配線層全体のエレクトロマイグレーション（以下
E.M.と記す）耐性、ストレスマイグレーション（以下S.
M.と記す）耐性，耐熱性の向上を目的としたチタニウム
ホウ化物と、前記チタニウムホウ化物上に設けられた配
線抵抗の低減を目的とした単層あるいは複数層の導電膜
より構成される半導体集積回路装置の配線構造および形
成方法に関する。
法に関し、特に半導体集積回路装置の拡散層上，多結晶
シリコン上，金属ケイ化物上，金属配線上あるいは絶縁
膜上に設けられた、チタニウムホウ化物と下層配線およ
び絶縁膜との密着性の保持，耐熱性の向上，コンタクト
抵抗の低減，オーミック接合性の確保を目的としたチタ
ニウムと、前記チタニウム上に設けられたコンタクト部
および配線層全体のエレクトロマイグレーション（以下
E.M.と記す）耐性、ストレスマイグレーション（以下S.
M.と記す）耐性，耐熱性の向上を目的としたチタニウム
ホウ化物と、前記チタニウムホウ化物上に設けられた配
線抵抗の低減を目的とした単層あるいは複数層の導電膜
より構成される半導体集積回路装置の配線構造および形
成方法に関する。
従来の半導体集積回路装置の金属配線構造および形成
方法は、第４図（ａ）に示す通り、半導体基板101上に
フォトリソグラフィー，ドライエッチング，イオン注
入，熱拡散,CVD等の既知の手法を用いて、例えばシリコ
ン酸化膜，シリコン窒化膜等より構成される厚さ0.5〜
1.0μｍの層間絶縁膜102に開口されたコンタクトホール
103の底部のみにｐ型あるいはｎ型の拡散層104が存在す
る構造を形成する。
方法は、第４図（ａ）に示す通り、半導体基板101上に
フォトリソグラフィー，ドライエッチング，イオン注
入，熱拡散,CVD等の既知の手法を用いて、例えばシリコ
ン酸化膜，シリコン窒化膜等より構成される厚さ0.5〜
1.0μｍの層間絶縁膜102に開口されたコンタクトホール
103の底部のみにｐ型あるいはｎ型の拡散層104が存在す
る構造を形成する。
続いて（ｂ）の通り、既知の手法であるD.C.マグネト
ロンスパッタ法によりチタニウム105を成膜パワー２〜1
0KW、圧力５〜20mTorrの条件で0.05〜0.20μｍの厚みで
形成する。チタニウム105は、コンタクト抵抗の低減，
拡散層に対するオーミック接合性の確保，上下層間の密
着性改善，耐熱性の向上等を目的として形成されるもの
である。
ロンスパッタ法によりチタニウム105を成膜パワー２〜1
0KW、圧力５〜20mTorrの条件で0.05〜0.20μｍの厚みで
形成する。チタニウム105は、コンタクト抵抗の低減，
拡散層に対するオーミック接合性の確保，上下層間の密
着性改善，耐熱性の向上等を目的として形成されるもの
である。
続いてチタニウムをターゲット、N2を反応ガスとした
反応性スパッタ法、あるいはTiCl4ガス反応ソースとし
たCVD法により窒化チタニウム108を0.05〜0.20μｍの厚
みでチタニウム105上に形成するかあるいはN2、NH3ガス
を用いたランプアニール法によりチタニウム105表面部
のみをスパッタ法,CVD法で形成した厚みと同じだけ窒化
させて同様の構造を得るようにする。
反応性スパッタ法、あるいはTiCl4ガス反応ソースとし
たCVD法により窒化チタニウム108を0.05〜0.20μｍの厚
みでチタニウム105上に形成するかあるいはN2、NH3ガス
を用いたランプアニール法によりチタニウム105表面部
のみをスパッタ法,CVD法で形成した厚みと同じだけ窒化
させて同様の構造を得るようにする。
この窒化チタニウム108は半導体基板と金属配線との
間の拡散・反応の防止，耐熱性，耐E.M.性および耐S.M.
性の向上を目的として形成され、一般にバリアメタルと
呼ばれるものである。
間の拡散・反応の防止，耐熱性，耐E.M.性および耐S.M.
性の向上を目的として形成され、一般にバリアメタルと
呼ばれるものである。
さらに（ｃ）に示す通り、アルミニウムあるいはこれ
にシリコン，銅，パラジウム等の添加元素を最大でも５
％含有したアルミニウム合金，銅，金等より構成される
導電膜109を窒化チタニウム108上にD.C.マグネトロンス
パッタ法により成膜パワー２〜10KW,圧力５〜20mTorrの
条件で0.50〜1.00μｍの厚みで形成する。
にシリコン，銅，パラジウム等の添加元素を最大でも５
％含有したアルミニウム合金，銅，金等より構成される
導電膜109を窒化チタニウム108上にD.C.マグネトロンス
パッタ法により成膜パワー２〜10KW,圧力５〜20mTorrの
条件で0.50〜1.00μｍの厚みで形成する。
導電膜109は配線構造全体の電気抵抗の低減を目的と
して形成される。
して形成される。
続いて（ｄ）のごとく既知の技術であるｇ線あるいは
ｉ線を用いたフォトリソグラフィー法,CBl3,SF6,CF4,CC
l4,CHF3,Ar等をエッチングガス，ミリングガスとしたド
ライエッチング法、イオンミリング法を用いてチタニム
105,窒化チタニウム108,導電膜109の不要部分を除去し
た配線パターン化し、拡散層104上にチタニウム105,窒
化チタニウム108,導電膜109より構成される構造を有す
る半導体集積回路装置の金属配線を形成していた。
ｉ線を用いたフォトリソグラフィー法,CBl3,SF6,CF4,CC
l4,CHF3,Ar等をエッチングガス，ミリングガスとしたド
ライエッチング法、イオンミリング法を用いてチタニム
105,窒化チタニウム108,導電膜109の不要部分を除去し
た配線パターン化し、拡散層104上にチタニウム105,窒
化チタニウム108,導電膜109より構成される構造を有す
る半導体集積回路装置の金属配線を形成していた。
上述した従来の半導体集積回路装置の金属配線構造お
よび形成方法は、以下に示す欠点がある。
よび形成方法は、以下に示す欠点がある。
現在バリアメタル材料として使用されている窒化チタ
ニウムは、比抵抗値が数十μΩ・cmと、半導体集積回路
装置の配線に使用されているアルミニウム等の主導電材
料と比較して約１桁高く、さらに半導体集積回路装置へ
適用した場合、500℃以上の熱処理では接合リーク電流
が大幅に増大するなど、バリアメタルとして要求される
『低反応性』，『低電気抵抗』の両特性を必ずしも同時
に満足しているとは言えず、高性能，高信頼性を有する
半導体集積回路装置を得る事が困難である。
ニウムは、比抵抗値が数十μΩ・cmと、半導体集積回路
装置の配線に使用されているアルミニウム等の主導電材
料と比較して約１桁高く、さらに半導体集積回路装置へ
適用した場合、500℃以上の熱処理では接合リーク電流
が大幅に増大するなど、バリアメタルとして要求される
『低反応性』，『低電気抵抗』の両特性を必ずしも同時
に満足しているとは言えず、高性能，高信頼性を有する
半導体集積回路装置を得る事が困難である。
さらに耐熱性向上のためには窒化チタニウムの膜厚を
厚くする必要があるがエッチングが困難となるため、生
産工程での歩留り向上がむずかしい。
厚くする必要があるがエッチングが困難となるため、生
産工程での歩留り向上がむずかしい。
本発明の半導体集積回路装置の金属配線構造の形成方
法は、拡散層上、または多結晶シリコン上、または金属
ケイ化物上、または金属配線上、または絶縁膜上にチタ
ニウム膜を形成する工程と、前記チタニウム膜にホウ素
をイオン注入して前記チタニウム膜の表面をチタニウム
ホウ化物に改質する工程と、前記チタニウムホウ化物上
に導電膜を形成する工程と、前記チタニウム膜、前記チ
タニウムホウ化物及び前期導電膜を選択的に除去して配
線を形成する工程とを有することを特徴とする。
法は、拡散層上、または多結晶シリコン上、または金属
ケイ化物上、または金属配線上、または絶縁膜上にチタ
ニウム膜を形成する工程と、前記チタニウム膜にホウ素
をイオン注入して前記チタニウム膜の表面をチタニウム
ホウ化物に改質する工程と、前記チタニウムホウ化物上
に導電膜を形成する工程と、前記チタニウム膜、前記チ
タニウムホウ化物及び前期導電膜を選択的に除去して配
線を形成する工程とを有することを特徴とする。
また、他の本発明の半導体集積回路装置の金属配線構
造の形成方法は、拡散層上、または多結晶シリコン上、
または金属ケイ化物上、または金属配線上、または絶縁
膜上にチタニウム膜を形成する工程と、前記チタニウム
膜上に低圧プラズマ化学的気相成長法によりチタニウム
ホウ化物を形成する工程と、前記チタニウムホウ化物上
に導電膜を形成する工程と、前記チタニウム膜、前記チ
タニウムホウ化物及び前期導電膜を選択的に除去して配
線を形成する工程とを有することを特徴とする。
造の形成方法は、拡散層上、または多結晶シリコン上、
または金属ケイ化物上、または金属配線上、または絶縁
膜上にチタニウム膜を形成する工程と、前記チタニウム
膜上に低圧プラズマ化学的気相成長法によりチタニウム
ホウ化物を形成する工程と、前記チタニウムホウ化物上
に導電膜を形成する工程と、前記チタニウム膜、前記チ
タニウムホウ化物及び前期導電膜を選択的に除去して配
線を形成する工程とを有することを特徴とする。
さらに、本発明においては前記チタニウムホウ化物
は、組成がTiB2であることを特徴とする。
は、組成がTiB2であることを特徴とする。
さらに、別の本発明においては前記チタニウムホウ化
物を300〜500℃程度の非酸化性雰囲気中で熱処理し、安
定化させる工程をさらに有することを特徴とする。
物を300〜500℃程度の非酸化性雰囲気中で熱処理し、安
定化させる工程をさらに有することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。第１図
（ａ）に示す通り、半導体基板101上にリソグラフィ
ー，ドライエッチング，イオン注入，熱拡散,CVD等の既
知の手法を用いて、例えばシリコン酸化膜，シリコン窒
化膜等より構成される厚さ0.5〜1.0μｍの層間絶縁膜10
2に開口されたコンタクトホール103の底部にｐ型あるい
はｎ型の拡散層104が存在する構造を形成する。
（ａ）に示す通り、半導体基板101上にリソグラフィ
ー，ドライエッチング，イオン注入，熱拡散,CVD等の既
知の手法を用いて、例えばシリコン酸化膜，シリコン窒
化膜等より構成される厚さ0.5〜1.0μｍの層間絶縁膜10
2に開口されたコンタクトホール103の底部にｐ型あるい
はｎ型の拡散層104が存在する構造を形成する。
続いて（ｂ）に示す通り、既知の技術であるD.C.マグ
ネトロンスパッタ法により成膜パワー１〜10KW,成膜圧
力５〜30mTorrの条件で、チタニウム105を0.05〜0.30μ
ｍの厚みで形成し、さらにＢあるいはBF2をソースとし
たイオン注入法により、チタニウム105中にホウ素イオ
ン106を30〜90KeV,1×1015〜５×1019個/cm3、注入角度
０〜数度の条件で打ち込む。
ネトロンスパッタ法により成膜パワー１〜10KW,成膜圧
力５〜30mTorrの条件で、チタニウム105を0.05〜0.30μ
ｍの厚みで形成し、さらにＢあるいはBF2をソースとし
たイオン注入法により、チタニウム105中にホウ素イオ
ン106を30〜90KeV,1×1015〜５×1019個/cm3、注入角度
０〜数度の条件で打ち込む。
チタニウム中にホウ素イオンを注入すると、低温で非
平衡下でのチタニウムのホウ化反応が起こり、チタニウ
ム105の表面層にTiB2と言う組成を有する高融点で化学
的に極めて安定かつ比抵抗が数μΩ・cmと低電気抵抗を
有するチタニウムホウ化物107が形成される。
平衡下でのチタニウムのホウ化反応が起こり、チタニウ
ム105の表面層にTiB2と言う組成を有する高融点で化学
的に極めて安定かつ比抵抗が数μΩ・cmと低電気抵抗を
有するチタニウムホウ化物107が形成される。
続いて非酸化性雰囲気中で300℃〜500℃程度の熱処理
を施し、チタニウムホウ化物107を安定化させる。チタ
ニウムホウ化物107の厚みは注入エネルギー，注入イオ
ン量，注入角度，熱処理条件により異なるため、個々の
半導体集積回路装置にあった最適条件を見い出す必要が
ある。
を施し、チタニウムホウ化物107を安定化させる。チタ
ニウムホウ化物107の厚みは注入エネルギー，注入イオ
ン量，注入角度，熱処理条件により異なるため、個々の
半導体集積回路装置にあった最適条件を見い出す必要が
ある。
さらに（ｃ）に示す通り、アルミニウムにシリコン，
銅，パラジウム等のE.M.,S.M.の防止・抑制効果のある
添加元素を最大でも５％含有したアルミニウム合金，
銅，金等より構成される低い電気抵抗を有する導電膜10
9を既知の技術であるD.C.マグネストロンスパッタ法に
より、成膜パワー２〜10KW,成膜圧力５〜30mTorrの条件
のもと、0.50〜1.00μｍの厚みでチタニウムホウ化物10
7上に形成する。
銅，パラジウム等のE.M.,S.M.の防止・抑制効果のある
添加元素を最大でも５％含有したアルミニウム合金，
銅，金等より構成される低い電気抵抗を有する導電膜10
9を既知の技術であるD.C.マグネストロンスパッタ法に
より、成膜パワー２〜10KW,成膜圧力５〜30mTorrの条件
のもと、0.50〜1.00μｍの厚みでチタニウムホウ化物10
7上に形成する。
導電膜は配線構造全体の電気抵抗値の低減を主な目的
として形成される。導電膜が銅，金などの場合、フォト
レジスト等の配線形成用マスクを用いた電解メッキ法あ
るいは無電解メッキ法と言った手法による形成も可能で
ある。
として形成される。導電膜が銅，金などの場合、フォト
レジスト等の配線形成用マスクを用いた電解メッキ法あ
るいは無電解メッキ法と言った手法による形成も可能で
ある。
続いて（ｄ）に示す通り、ｇ線あるいはｉ線を用いた
フォトリソグラフィ,BCl3,CF4,SF6,CHF3,Ar等をエッチ
ングガス，ミリングガスとしたドライエッチング法、イ
オンミリング法と言った既知の技術を用いて導電膜109,
チタニウムホウ化物107,チタニウム105の不要部分を除
去して配線パターン化する。
フォトリソグラフィ,BCl3,CF4,SF6,CHF3,Ar等をエッチ
ングガス，ミリングガスとしたドライエッチング法、イ
オンミリング法と言った既知の技術を用いて導電膜109,
チタニウムホウ化物107,チタニウム105の不要部分を除
去して配線パターン化する。
前記作業により、拡散層上にチタニウム，チタニウム
ホウ化物，導電膜の３層より構成される半導体集積回路
装置の金属配線が形成される。
ホウ化物，導電膜の３層より構成される半導体集積回路
装置の金属配線が形成される。
本発明の半導体装置の金属配線形成方法はチタニウム
の下層が拡散層に限らず多結晶シリコン，金属ケイ化
物，金属配線，絶縁膜の場合でも適用でき、また導電膜
を複数層とし配線を４層構造とする事も可能である。さ
らにMOS,Bipolar,Bi−CMOS、等の半導体集積回路装置の
種類にかかわらず適応可能である事は言うまでもない。
の下層が拡散層に限らず多結晶シリコン，金属ケイ化
物，金属配線，絶縁膜の場合でも適用でき、また導電膜
を複数層とし配線を４層構造とする事も可能である。さ
らにMOS,Bipolar,Bi−CMOS、等の半導体集積回路装置の
種類にかかわらず適応可能である事は言うまでもない。
次に本発明の他の実施例について図面を参照して説明
する。第２図は本発明の一実施例の縦断面図である。第
２図（ａ）に示す通り、半導体基板101上にリソグラフ
ィー，ドライエッチング，イオン注入，熱拡散,CVD等の
既知の手法を用いて、例えばシリコン酸化膜，シリコン
窒化膜等より構成される厚さ0.5〜1.00μｍの層間絶縁
膜102に開口されたコンタクトホール103の底部にｐ型あ
るいはｎ型の拡散層104が存在する構造を形成する。
する。第２図は本発明の一実施例の縦断面図である。第
２図（ａ）に示す通り、半導体基板101上にリソグラフ
ィー，ドライエッチング，イオン注入，熱拡散,CVD等の
既知の手法を用いて、例えばシリコン酸化膜，シリコン
窒化膜等より構成される厚さ0.5〜1.00μｍの層間絶縁
膜102に開口されたコンタクトホール103の底部にｐ型あ
るいはｎ型の拡散層104が存在する構造を形成する。
続いて（ｂ）に示す通り、既知の技術であるD.C.マグ
ネトロンスパッタ法により成膜パワー１〜10KW,成膜圧
力５〜30mTorrの条件でチタニウム105を0.05〜0.30μｍ
の厚みで形成し、さらにTiCl4を反応ソース,B2H6あるい
はBCl3をホウ化ガスとした低圧プラズマCVD法を用いた
ホウ化処理により、例えば基板温度200〜600℃、圧力20
〜500mTorr、パワー0.2〜1KWと言った条件でチタニウム
105の表面層のみをホウ化してチタニウムホウ化物106を
0.05〜0.20μｍの厚みで形成する。形成されるチタニム
ウホウ化物の組成，厚み，応力等の物理的性質はガス比
率,RFパワー，基板温度等のプラズマホウ化条件により
異なるため、適用する半導体集積回路装置にあった条件
を設定する。チタニウムホウ化物の中でも特にTiB2と言
う組成を有するものは化学的に極めて安定かつ高融点
で、比抵抗が数μΩ・cmと低電気抵抗を有するため、バ
リアメタルとして最適の材料と言える。
ネトロンスパッタ法により成膜パワー１〜10KW,成膜圧
力５〜30mTorrの条件でチタニウム105を0.05〜0.30μｍ
の厚みで形成し、さらにTiCl4を反応ソース,B2H6あるい
はBCl3をホウ化ガスとした低圧プラズマCVD法を用いた
ホウ化処理により、例えば基板温度200〜600℃、圧力20
〜500mTorr、パワー0.2〜1KWと言った条件でチタニウム
105の表面層のみをホウ化してチタニウムホウ化物106を
0.05〜0.20μｍの厚みで形成する。形成されるチタニム
ウホウ化物の組成，厚み，応力等の物理的性質はガス比
率,RFパワー，基板温度等のプラズマホウ化条件により
異なるため、適用する半導体集積回路装置にあった条件
を設定する。チタニウムホウ化物の中でも特にTiB2と言
う組成を有するものは化学的に極めて安定かつ高融点
で、比抵抗が数μΩ・cmと低電気抵抗を有するため、バ
リアメタルとして最適の材料と言える。
続いて非酸化性雰囲気中で300℃〜500℃程度の熱処理
を施し、チタニウムホウ化物106を安定化させる。
を施し、チタニウムホウ化物106を安定化させる。
さらに（ｃ）に示す通り、アルミニウム，アルミニウ
ムにシリコン，銅，パラジウム等のE.M.,S.M.の防止・
抑制効果のある添加元素を最大でも５％含有したアルミ
合金，銅あるいは金と言った金属より構成される低い電
気抵抗を有する導電膜109を既知の技術であるD.C.マグ
ネストロンスパッタ法により、成膜パワー２〜10KW,成
膜圧力５〜30mTorrの条件の下、0.50〜1.00μｍの厚み
でチタニウムホウ化物106上に形成する。導電膜は配線
構造全体の電気抵抗値の低減を主な目的として形成す
る。導電膜は配線構造全体の電気抵抗値の低減を主な目
的として形成される。導電膜が銅，金などの場合、電解
メッキ法あるいは無電解メッキ法と言った手法による形
成も可能である。
ムにシリコン，銅，パラジウム等のE.M.,S.M.の防止・
抑制効果のある添加元素を最大でも５％含有したアルミ
合金，銅あるいは金と言った金属より構成される低い電
気抵抗を有する導電膜109を既知の技術であるD.C.マグ
ネストロンスパッタ法により、成膜パワー２〜10KW,成
膜圧力５〜30mTorrの条件の下、0.50〜1.00μｍの厚み
でチタニウムホウ化物106上に形成する。導電膜は配線
構造全体の電気抵抗値の低減を主な目的として形成す
る。導電膜は配線構造全体の電気抵抗値の低減を主な目
的として形成される。導電膜が銅，金などの場合、電解
メッキ法あるいは無電解メッキ法と言った手法による形
成も可能である。
続いて（ｄ）に示す通り、ｇ線あるいはｉ線を用いた
フォトリソグラフィー技術,BCl3,CF4,SF6,CHF3,Ar等を
エッチングガス，ミリングガスとしたドライエッチング
技術、イオンミリング技術を用いて導電膜109,チタニウ
ムホウ化物106,チタニウム105の不要部分を除去して配
線パターン化する。前記作業により、拡散層上にチタニ
ウム，チタニウムホウ化物，導電膜の３層より構成され
る半導体装置の金属配線が形成される。
フォトリソグラフィー技術,BCl3,CF4,SF6,CHF3,Ar等を
エッチングガス，ミリングガスとしたドライエッチング
技術、イオンミリング技術を用いて導電膜109,チタニウ
ムホウ化物106,チタニウム105の不要部分を除去して配
線パターン化する。前記作業により、拡散層上にチタニ
ウム，チタニウムホウ化物，導電膜の３層より構成され
る半導体装置の金属配線が形成される。
以上説明したように本発明の半導体装置の金属配線形
成方法は、拡散層上，多結晶シリコン上，金属ケイ化
物，金属配線あるいは絶縁膜上に、チタニウムホウ化物
と下層配線あるいは絶縁膜との間の密着性保持，コンタ
クト抵抗の低減，オーミック接合性の確保等を目的とし
たチタニウムと、前記チタニウム上に設けられたコンタ
クト部のE.M.耐性，耐熱性の向上を目的とした、従来バ
リアメタルとして使用されている窒化チタニウムよりも
低電気抵抗，高耐熱性を有するチタニウムホウ化物と、
前記チタニウムホウ化物上に設けられた配線抵抗の低
減、配線全体のE.M.耐性、S.M.耐性の向上を目的とした
導電膜より構成される金属配線を容易に形成できるた
め、従来の配線と比較して良好な電気的特性と高い長期
信頼性を有する安定した特性の半導体集積回路装置を得
られる効果がある。
成方法は、拡散層上，多結晶シリコン上，金属ケイ化
物，金属配線あるいは絶縁膜上に、チタニウムホウ化物
と下層配線あるいは絶縁膜との間の密着性保持，コンタ
クト抵抗の低減，オーミック接合性の確保等を目的とし
たチタニウムと、前記チタニウム上に設けられたコンタ
クト部のE.M.耐性，耐熱性の向上を目的とした、従来バ
リアメタルとして使用されている窒化チタニウムよりも
低電気抵抗，高耐熱性を有するチタニウムホウ化物と、
前記チタニウムホウ化物上に設けられた配線抵抗の低
減、配線全体のE.M.耐性、S.M.耐性の向上を目的とした
導電膜より構成される金属配線を容易に形成できるた
め、従来の配線と比較して良好な電気的特性と高い長期
信頼性を有する安定した特性の半導体集積回路装置を得
られる効果がある。
本発明の配線と従来の配線の電気的特性を第３図に示
す。
す。
第１図（ａ）〜（ｄ）は本発明の１実施例の縦断面図、
第２図（ａ）〜（ｄ）は本発明の他の実施例の縦断面
図、第３図は本発明と従来の配線の電気特性図、第４図
（ａ）〜（ｄ）は従来の半導体装置の金属配線形成方法
の縦断面図である。 101……半導体基板、102……層間絶縁膜、103……コン
タクトホール、104……拡散層、105……チタニウム、10
6……ホウ素イオン、107……チタニウムホウ化物、108
……チタニウム窒化物、109……導電膜。
第２図（ａ）〜（ｄ）は本発明の他の実施例の縦断面
図、第３図は本発明と従来の配線の電気特性図、第４図
（ａ）〜（ｄ）は従来の半導体装置の金属配線形成方法
の縦断面図である。 101……半導体基板、102……層間絶縁膜、103……コン
タクトホール、104……拡散層、105……チタニウム、10
6……ホウ素イオン、107……チタニウムホウ化物、108
……チタニウム窒化物、109……導電膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51
Claims (3)
- 【請求項１】半導体集積回路装置の金属配線構造の形成
方法において、拡散層上、または多結晶シリコン上、ま
たは金属ケイ化物上、または金属配線上、または絶縁膜
上にチタニウム膜を形成する工程と、前記チタニウム膜
にホウ素をイオン注入して前記チタニウム膜の表面をチ
タニウムホウ化物に改質する工程と、前記チタニウムホ
ウ化物上に導電膜を形成する工程と、前記チタニウム
膜、前記チタニウムホウ化物及び前記導電膜を選択的に
除去して配線を形成する工程とを有することを特徴とす
る半導体集積回路装置の金属配線構造の形成方法。 - 【請求項２】前記チタニウムホウ化物は、組成がTiB2で
あることを特徴とする請求項１記載の半導体集積回路装
置の金属配線構造の形成方法。 - 【請求項３】前記チタニウムホウ化物を300〜500℃程度
の非酸化性雰囲気中で熱処理し、安定化させる工程をさ
らに有することを特徴とする請求項１または２記載の半
導体集積回路装置の金属配線構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11816590A JP3186053B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体集積回路装置の金属配線構造の形成方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11816590A JP3186053B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体集積回路装置の金属配線構造の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414874A JPH0414874A (ja) | 1992-01-20 |
| JP3186053B2 true JP3186053B2 (ja) | 2001-07-11 |
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ID=14729722
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| Application Number | Title | Priority Date | Filing Date |
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| JP11816590A Expired - Fee Related JP3186053B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体集積回路装置の金属配線構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186053B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528081A (en) * | 1993-06-25 | 1996-06-18 | Hall; John H. | High temperature refractory metal contact in silicon integrated circuits |
| US5745990A (en) * | 1995-06-06 | 1998-05-05 | Vlsi Technology, Inc. | Titanium boride and titanium silicide contact barrier formation for integrated circuits |
| US5898221A (en) | 1996-09-27 | 1999-04-27 | Sanyo Electric Company, Ltd. | Semiconductor device having upper and lower wiring layers |
| JP2001319893A (ja) | 2000-05-11 | 2001-11-16 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-05-08 JP JP11816590A patent/JP3186053B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0414874A (ja) | 1992-01-20 |
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