KR19980024235A - 초전도체 구조 및 이의 응용 장치 - Google Patents
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Abstract
본 발명은 스트레인된(strained) Si/SiGe을 기반으로 하여 고온에서 초전도 현상을 유지하는 구조에 관하여 개시한다. 초전도성 전류를 전송하기 위한 구조는 기판과, 정공을 전송하기 위한 압축 스트레인(compressive strain)하의 제 1 에피택셜 P 형 반도체층과, 상기 제 1 층 상에 위치된 제 2 에피택셜 장벽층과, 전자를 전송하기 위한 인장 스트레인(tensile strain)하의 제 3 에피택셜 N 형 반도체층을 포함한다. 상기 장벽층은 전자와 정공의 재결합을 제한하기에 충분한 두께이며, 또한 전자와 정공간의 전자-정공 쌍을 형성하기 위한 인력을 제공하기에 충분히 얇다. 제 1 에피택셜층 및 제 2 에피택셜층은 Si1-xGex와 같은 SiGe를 포함하며, 여기서 x의 값은 제 1 에피택셜층에서는 0.6-0.8이고 제 2 에피택셜층에서는 0.3-0.4이다. 제 3 에피택셜층은 Si을 포함한다.
Description
본 발명은 고온에서 동작하는 초전도성 반도체 구조에 관한 것으로, 특히 얇은 SiGe 장벽층에 의해 분리된 스트레인된(strained) Si/SiGe층들을 구비하는 반도체 구조에 관한 것이다.
초전도체들은 손실이 없는 전송, 특히 자기 검출기용으로 사용하기 위해 주목받는 물질이다. 초전도체는 극저온을 필요로 하며 표준 실리콘(Si) 기술과 호환성이 없다는 등 몇몇 결점들로 인해 널리 사용되지 못했다. 통상적으로 초전도체들은 초전도성을 나타내기 위해 저온을 필요로 했기 때문에, 이들의 상업적 사용이 극도로 제약되었다.
초격자(superlattices) 혹은 스트레인형 층들을 적용하여 전자 이동도/전도성을 개선시킴으로써 초전도 현상을 향상시켰다. 그러나, 비교적 고온에서 동작하고 실리콘 기술과 호환성을 가지는 만족스러운 초전도체는 실현되지 않았다. 따라서, 고온에서 동작하는 초전도체가 실현되었다고는 하지만, 이같은 초전도체는 반도체 산업의 중추를 이루는 표준 Si 기술과 완벽하게 호환되지 않는다.
그러므로, 종래의 Si 기술과 호환되는 고온에서 동작하는 초전도체가 필요하다.
본 발명의 목적은 종래의 초전도체의 문제점을 해결한 초전도성 반도체 구조를 제공하는 것이다.
본 발명의 다른 목적은 비교적 고온에서도 초전도성을 유지하는 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 통상적인 실리콘 기술과 호환되는 고온에서 동작하는 초전도성 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 빛(light)에 의해 초전도 현상이 발생되는 초전도성 구조를 제공하는 것이다.
본 발명의 부차적인 목적은 게이트 전압을 변화시켜 전자 대 정공의 비율을 변화시킴으로써 초전도 상태가 되거나 혹은 초전도 상태가 파괴되는 게이트형 초전도성 구조를 제공하는 것이다.
본 발명의 이러한 목적은 초전도성 전류를 전송하기 위한 구조에 의해 달성되며, 이 구조는 기판과, 정공을 전송하기 위한 제 1 에피택셜 P 형 반도체층과, 상기 제 1 층에 위치한 제 2 에픽택셜 장벽층과, 전자를 전송하기 위한 제 3 에피택셜 N 형 반도체층을 포함한다.
장벽층은 전자-정공 쌍을 형성하기 위해 전자와 정공 사이의 쿨롬 인력(coulomb force attraction)을 허용하는 반면에 전자와 정공의 재결합을 제한한다. 장벽층의 두께가, 예컨대 약 5 Å 내지 30 Å 정도로 얇으므로 전자-정공 쌍의 형성이 증대된다.
본 발명의 구조는 고온에서 초전도 현상을 유지하는 스트레인된 Si/SiGe 인터페이스를 기반으로 한다. 제 1 층은 Si1-xGex와 같은 SiGe를 포함하며, 여기서 x의 범위는 약 0.6 내지 0.8이다. 제 2 층은 또한 Si1-xGex와 같은 SiGe를 포함하며, 여기서 x의 범위는 0.3 내지 0.4이다. 제 3 층은 Si를 포함한다. 예를 들면, 제 1 층은 압축 스트레인(compressive strain)하에 있고, 제 3 층은 인장 스트레인(tensile strain)하에 있다.
이 층들은 Si/SiGe CMOS의 통상적인 구조와 완벽하게 호환된다. 따라서, CMOS 구조는 본 발명의 구조와 결합될 수 있으며, 이는 초전도성 상호접속으로서 동작한다. 본 발명의 구조에 있어서, 인접한 Si 및 SiGe층이 성장됨으로써, 전자와 정공이 재결합하지 않고, 전자는 Si층에 정공은 SiGe층에 존재하게 된다. 전류는 전자를 포함하는 Si 채널인 제 3 층을 통해 공급되고, 정공을 포함하는 SiGe 채널인 제 1 층을 통해 전자와 반대 방향으로 리턴(returned)된다. 전자와 정공은 도핑, 모듈레이션 도핑(modulation-doping), 광학적 혹은 상측 및/또는 하측 게이트로부터의 전계 효과를 사용하여 발생될 수 있다. 이것은 전자와 정공을 동일 방향으로 이동시켜 이들 사이의 인력에 의해 서로 끌어당겨 초유동체(superfluid)를 형성하도록 한다. 본 발명의 구조는 또한 전기적 접속을 포함한다.
본 발명은 동일한 구조 내에서 재결합하지 않는 전자와 정공 쌍에 의해 고온에서 초전도 현상을 달성한다. 스트레인된 Si/SiGe층 구조에서 전자-정공을 당김으로써 본 발명의 초전도성이 달성된다. 본 발명의 구조의 전도 현상은 본 발명에 의하지 않을 경우 반도체 재료에서 가능한 초전도 현상보다 온도가 높은 곳에서 초전도 현상이 발생하도록 개선되었음을 알 수 있다.
초전도 현상은 인접한 채널내에서 전자와 정공의 밀도가 동일할 때 발생된다. 초전도 현상이 발생된 상태에서 전자 대 정공 밀도의 비율이 변화하면 초전도 현상이 파괴된다.
본 발명의 특징 및 이점은 본 발명의 바람직한 실시예를 명확히하고 예시하는 첨부한 도면을 참조하여 개시된 다음의 상세한 설명을 고찰하면 더욱 쉽게 명확해질 것이다. 도면에서 동일한 요소들은 동일 참조번호로서 표시된다.
도 1은 본 발명에 따른 인접한 전자와 정공 채널을 갖는 고온에서 동작하는 초전도성 구조의 단면도.
도 2는 본 발명에 따라 전류를 흐르게 하고 횡방향 및 종방향 자기-저항(magneto-resistance)을 측정하기 위한 테스트 구조.
도 3은 본 발명에 따른 도 1의 초전도체 구조가 턴 온(turns on)될 때 급격한 전류의 증가를 도시하는 그래프.
도 4는 본 발명에 따른 상측 및 하측 게이트 바이어스의 함수로서 도 1의 초전도체 구조가 턴 온될 때 급격한 전류의 증가를 도시하는 그래프.
도 1은 본 발명의 일실시예에 따른 고온에서 동작하는 초전도성 구조(10)의 단면을 도시하는 도면이다. 이 구조(10)는 초전도성 전류를 전송하고 기판(12)을 포함한다. 예시적으로, 기판(12)은 P로 도핑된 실리콘(Si) 기판이다.
기판(12) 위에 실리콘 게르마늄(SiGe)층(14)이 형성된다. 이 Si1-yGey층(14)은 그래이드(graded)되며, 기판(12)과 그래이드된 층(14) 사이의 인터페이스에서는 y=0 이다. 이와 대향하는 인터페이스(18), 즉 기판-그래이드된 층 인터페이스(16)에 대향하는 인터페이스의 y 값은, 예를 들면 0.3이다.
Si0.7Ge0.3층과 같은 이완된 SiGe층(20)이 그래이드된 층(14)의 위에 형성된다. 이완된 층(20)은 버퍼층으로서 동작한다. 예시적으로, 그래이드된 층과 이완된 층(14, 20) 각각의 두께는 약 1000 nm이다.
고온에서 동작하는 초전도성 채널(22)이 이완된 버퍼층(20) 위에 형성된다. 초전도성 채널(22)은 3-에피택셜층, 즉 상이한 종류의 도핑재로 도핑되고 장벽층에 의해 분리된 2-반도체층 및 장벽층을 포함한다. 예시적으로, 약 10 nm의 두께를 갖는 버퍼층(20) 위에 실리콘 채널(24)이 형성된다. 이 실리콘 채널(24)은 전자(25)를 전송하는데 사용된다. 접촉 쌍(26, 28),예를 들면 N 형 물질로 도핑된 실리콘으로 형성된 접촉 쌍이 실리콘 채널(24)의 양쪽 에지(edges)에 형성된다. 이 실리콘 채널(24)은 그것의 하측 기판이 이완된 SiGe 버퍼이기 때문에 인장 스트레인하에 있다. 이것의 이점은 Si 채널(24)인 인장 스트레인하의 실리콘이 전자를 가두는 전자 양자 우물을 형성한다는 것이다.
실리콘 채널(24)의 위에는 얇은 장벽층(30)이 형성된다. 이 장벽층은 x의 범위가 0.3 내지 0.4인 Si1-XGeX를 포함한다.
다음에, 장벽층(30)의 위에 Si1-XGeX층(32)이 형성되며, 이는 정공(33)을 전송하는데 사용된다. 예시적으로, P 형 채널(32)은 x의 범위가 약 0.6 내지 0.8이고 약 10 nm의 두께를 갖는다. SiGe P 형 채널(32)의 하측 기판은 Ge 함유량이 적은 이완된 SiGe 버퍼층(20)이기 때문에 SiGe P 형 채널(32)은 압축 스트레인하에 있다. 이것의 이점은 높은 Ge 농도를 갖는 채널(32)이 정공을 가두어 정공 양자 우물을 형성한다는 것이다. Si와 SiGe 채널(24, 32)은 타입 II(스태거형(staggered)) 정렬층(aligned layers)이라 말한다.
P 형과 N 형 채널(32, 24)은 반대로 배치될 수 있으며, 이 경우 P 형 채널(32)이 이완된 SiGe 버퍼층(20) 위에 형성되고, N 형 채널(24)이 얇은 장벽층(30) 위에 형성된다.
장벽층(30)은 각각 N 형 및 P 형 채널(24, 32)에 흐르는 전자(25)와 정공(33)의 재결합을 제한하기에 충분한 두께이면서도, 또한 전자(25)와 정공(32)간에 전자-정공 쌍을 형성하기 위한 쿨롬 인력을 제공하기에 충분히 얇다. 예시적으로, 장벽층의 두께는 약 5 Å 내지 30 Å이다.
P 형 채널(32)의 에지에는 P 형 전극 혹은 접점으로서 동작하는 P 형 영역의 쌍(34, 36)이 형성된다. P 형 채널(32)의 위에는 상측 실리콘층(38)이 형성된다.
DC 바이어스가 채널(22)의 한쪽 P와 N 접촉(34, 26)에, 예를 들면 배터리(40)를 사용하여 인가된다. 바이어스된 접촉(34, 26)에 대향하여 위치한 P와 N 접촉(36, 28)은 배선(42)에 의해 서로 단락된다. 이들 접속에 의해 도 2를 참조하여 논의되는 바와 같이 채널(22)을 통해 전류가 흐르게 된다.
본 발명에 따르면, Si/SiGe 채널(24, 32)로 구현되는 본 발명의 구조(10)에서 전자-정공 쌍이 초전도 현상을 나타낸다. 초전도 현상은 인접한 채널(24, 32)에 전자(25)와 정공(33)의 밀도가 동일할 때 발생된다. 전자 밀도 대 정공 밀도의 비율이 균형 상태에서 변화하면 초전도 현상이 파괴된다. 본 발명의 구조(10)는 단결정 물질에서 초전도 현상을 달성할 수 있으며, 이는 반도체 제조 공정, 특히 본 발명에서 참조로서 인용된 CMOS Transistor Logic Strained Si/Ge Heterostructure Layers라는 명칭으로 1996년 7월 9일 칼리드 이스마일(Khalid Ismail)과 프랭크 스턴(Frank Stern)에게 특허허여된 미국 특허 제 5,534,713 호에 개시된, 최근에 제안된 Si/SiGe 프로세스와 완벽하게 호환된다.
전자-정공 쌍 개념과 초유동체 형성의 가능성은 본 명세서에서 참조로서 인용된 유. 이. 로조비크(Yu. E. Lozovik)와 브이. 아이. 유드슨(V. I. Yudson)에 의한 A New Mechanism for Superconductivity : Pairing Between Spatially Separated Electrons and Holes, Sov. Phys. JETP, vol 44, No, 2, pp. 389-397(1976)에 제안된다.
이같은 초유동체를 형성하기 위한 필요 조건들은 (1) 전자와 정공은 동일 질량과 농도를 가지며, (2) 이들은 재결합하지 않고 공존할 수 있어야 하고, (3) 이들 사이에 작용하는 쿨롬 인력이 크도록 전자와 정공은 충분히 가까워야 하며, (4) 이들이 동일한 방향으로 이동하여 N과 P 채널(24, 32)에서의 전류가 서로 반대 방향으로 흘러야 한다는 것이다.
초전도성 구조(10)의 스트레인된 Si/SiGe 채널(24, 32)은 전자(25)가 Si층(24)에 갇히고, 정공(33)이 SiGe층(32)에 갇히는 방식으로 성장된다. 스트레인에 의해 성장축에 대해 수직인 평면에서의 전자와 정공 질량이 성장축과 평행한 평면에서 이들의 질량과 상이하게 된다. 전술된 이스마일에 의해 개시된 참조문헌에서 논의된 CMOS에 대한 구조에 있어서, 평면내의 실효 전자 질량은 0.2 me이고, 평면에 대해 수직인 실효 전자 질량은 0.96 me이며, 여기서 me는 전자 질량이다. 정공(33)에 있어서, 대응하는 질량은 각각 0.15 me와 0.5 me이다.
본 발명의 초전도성 구조(10)는 종래의 초전도 구조에 비해 전자-정공 쌍 구조를 구현하는데 있어서 많은 이점이 있다. 첫 번째 이점은, Si과 SiGe층(24, 32)의 타입 II(스태거형) 밴드 정렬로 인해 전자(25)와 정공(33)을 가두거나 공간적으로 분리하는 것이 가능하다는 것이다. 두 번째 이점은, 전자와 정공의 수직 질량(perpendicular masses)이 크므로 매우 얇은 장벽층(30)에 의해 두 입자(즉, 전자(25)와 정공(33))의 파동 함수 분리가 용이해 진다는 점이다.
종래의 물질계에서는 InAs/GaSb와 같은 타입 II 밴드 정렬을 나타낼 경우 전자 질량이 매우 작아 두꺼운 장벽층이 필요하게 된다. 그러나, 본 발명의 초전도성 구조(10)의 이점은 전자-정공 쌍을 형성하기 위해 이들 사이의 쿨롬 인력을 증가시키기 위한 얇은 장벽층을 갖는 것이다. Si/SiGe 채널(24, 32)에서, 평면내 전자(25) 및 정공(33)의 질량과 이동도는 매우 유사하므로 초유동체 상태를 형성하는데 도움이 된다. 본 발명의 구조(10)는 Si 기판 상에서 성장되고, 이스마일에 의한 참조문헌에서 논의된 최근에 제안된 CMOS 프로세스 및 통상적인 반도체 제조 프로세스와 호환된다.
도 2에 도시된 바와 같이, 전자-정공 쌍을 형성하기 위해서, 전자(25)와 정공(33)은 화살표(48)로 도시된 동일 방향으로 이동되어야만 한다. 따라서, 이들에 의한 두 개의 전류는 화살표(46, 48)로서 도시된 바와 같이 서로 반대 방향으로 흐른다.
도 2는 전자-정공 당김을 검사하기 위한 테스트 패턴 혹은 구조(50)로서, 여기서 전류(52)는 N 형 접촉(26)으로 흐르고, 채널(22)을 통해 방향(46)으로 N 형 접촉(28)을 향해 흐르며, 배선(42)을 통해 P 형 접촉(36)으로 흐르고, 다시 채널(22)을 통해 방향(48)으로 P 형 접촉(34)을 향해 흘러 P 형 접촉(34)의 밖으로 출력된다. 전자(25)는 전류 방향(46)과 반대로 흐르기 때문에, 전류는 도 1의 N 형 채널(24)에 대응하는 채널(22)의 아래 부분에서 방향(46)으로 흐른다. 마찬가지로, 정공(33)은 전류 방향(48)과 같은 동일 방향으로 흐르기 때문에, 전류는 도 1의 P 형 채널(32)에 대응하는 채널(22)의 윗부분에서 방향(48)으로 흐른다.
테스트 구조(50)는 전류를 흐르게 하고 전자와 정공 채널의 종방향과 횡방향 자기 저항(magneto-resistance)을 측정하는데 사용된다. 이 구조에서의 전자와 정공은 동일 방향, 예를 들면 접촉(28, 36)으로부터 접촉(26, 34)으로 흐르게 된다. 테스트 구조(50)는 다음과 같이 사용된다. 양의 전압이 N 접촉(26)에 인가되고, 접촉(28, 36)은 배선(42)에 의해 서로 단락되며, P 접촉(34)은 접지된다.
샘플(sample)의 상측 실리콘층(38)에 약 1.0 ㎛ 내지 1.5 ㎛의 파장의 빛(light)을 조사함으로써 채널(24)은 전자(25)와 정공(33)으로 채워진다. 이러한 파장은 층(32)내의 스트레인된 합금 SiGe의 밴드갭(bandgap)에 대응한다. 캐리어(carrier) 밀도는 또한 상측 게이트(43) 혹은 하측 게이트(44) 바이어스를 사용하여 제어될 수 있다. 따라서, 본 발명의 소자(10)는 또한 3/4-단자 구성으로 트랜지스터로서 동작될 수 있다. 3-단자 구성에서는 4개의 접촉(26, 34, 28, 36) 중 P와 N 접촉(36, 28)이 서로 단락되어 3-단자 구성이 되고, 4-단자 구성에서는 4개의 접촉이 모두 4-단자가 된다. 본 발명의 소자는 공급 바이어스(40)가 매우 낮으면, 낮은 전도 상태에서 초전도성 상태로 전환(switched)될 수 있다.
본 발명의 소자는 회로내의 상호 접속과, 조셉슨 접합 소자(Josephson junction device) 및 회로 구성과, 자기 검출기에서 사용될 수 있다. 또한, 본 발명의 소자는 적외선 영역에서 매우 효과적인 광 검출기(photo-detectors)와 저 전력 전계 효과 트랜지스터(low power field-effect transistors)용으로 사용될 수 있다.
또한, 본 발명의 소자(10)는 게이트 전압에 의한 전류의 비단조 증가(the non-monotonic increase)에 기반한 주파수 체배기(frequency multiplier)로서 혹은 다중레벨 논리 회로(multilevel logic)에 사용될 수 있다. 도 3은 본 발명의 초전도체 소자(10)가 턴 온(turns on)될 때 전류(60)가 급격히 증가하는 것을 도시한다. 이것은 통상적인 전도체에 대한 단조로운 전류 증가(62)와 대조적이다.
더욱이, 본 발명의 초전도체 소자는 하측 및 상측 게이트(44, 43)간의 전압 비교기로서 사용될 수 있다. 초전도 현상과 이로 인한 높은 전류는 게이트 전압의 특정한 조합에 의해서만 달성된다. 이것은 도 4에 도시되며, 여기서 초전도 현상을 나타내는 큰 전류(70)는 각각 Vg1과 Vg2인 특정한 상측과 하측 게이트 전압값에서 나타난다.
본 발명은 Si/SiGe 이종구조층(heterostructure layers)(24, 32)의 성장에 의해 구현될 수 있으며, 이 경우 전자(25)는 인장 스트레인하의 Si층(24)내에 존재하고, 정공은 압축 스트레인하의 SiGe층(32)내에 존재한다. 이들 층들은 P 채널(34)에서의 Ge 함유량의 약 절반을 함유하는 얇은 SiGe 장벽층(30)(두께 약 1 mm)에 의해 분리된다. 즉, 장벽층(30)의 Si1-xGex물질내 x의 값은 P 채널(34)의 Si1-xGex물질내 x값의 약 절반이다. 전류는, 예를 들면 외부 접촉(26, 28, 36, 34)을 통해 연속적으로 흐름으로써 이들 채널(24, 32)내에서 반대 방향으로 흐른다.
본 발명은 설명의 목적으로 특정한 예로서 기술되었지만, 당업자라면 본 발명의 정신과 범주를 벗어나지 않고 첨부한 특허청구범위에 의해 많은 변형이 이루어질 수 있음을 이해할 수 있다.
본 발명의 구조는 고온에서 초전도 현상을 유지하는 스트레인된 Si/SiGe 인터페이스를 기반으로 한다. 제 1 층은 Si1-xGex와 같은 SiGe를 포함하며, 여기서 x의 범위는 약 0.6 내지 0.8이다. 제 2 층은 또한 Si1-xGex와 같은 SiGe를 포함하며, 여기서 x의 범위는 0.3 내지 0.4이다. 제 3 층은 Si를 포함한다. 예를 들면, 제 1 층은 압축 스트레인(compressive strain)하에 있고, 제 3 층은 인장 스트레인(tensile strain)하에 있다.
이 층들은 Si/SiGe CMOS의 통상적인 구조와 완벽하게 호환된다. 따라서, CMOS 구조는 본 발명의 구조와 결합될 수 있으며, 이는 초전도성 상호접속으로서 동작한다. 본 발명의 구조에 있어서, 인접한 Si 및 SiGe층이 성장됨으로써, 전자와 정공이 재결합하지 않고, 전자는 Si층에 정공은 SiGe층에 존재하게 된다. 전류는 전자를 포함하는 Si 채널인 제 3 층을 통해 공급되고, 정공을 포함하는 SiGe 채널인 제 1 층을 통해 전자와 반대 방향으로 리턴(returned)된다. 전자와 정공은 도핑, 모듈레이션 도핑(modulation-doping), 광학적 혹은 상측 및/또는 하측 게이트로부터의 전계 효과를 사용하여 발생될 수 있다. 이것은 전자와 정공을 동일 방향으로 이동시켜 이들 사이의 인력에 의해 서로 끌어당겨 초유동체(superfluid)를 형성하도록 한다. 본 발명의 구조는 또한 전기적 접속을 포함한다.
본 발명은 동일한 구조 내에서 재결합하지 않는 전자와 정공 쌍에 의해 고온에서 초전도 현상을 달성한다. 스트레인된 Si/SiGe층 구조에서 전자-정공을 당김으로써 본 발명의 초전도성이 달성된다. 본 발명의 구조의 전도 현상은 본 발명에 의하지 않을 경우 반도체 재료에서 가능한 초전도 현상보다 온도가 높은 곳에서 초전도 현상이 발생하도록 개선되었음을 알 수 있다.
초전도 현상은 인접한 채널내에서 전자와 정공의 밀도가 동일할 때 발생된다. 초전도 현상이 발생된 상태에서 전자 대 정공 밀도의 비율이 변화하면 초전도 현상이 파괴된다.
Claims (25)
- 초전도성 전류를 전송하기 위한 구조체에 있어서,① 기판과,② 정공을 전송하기 위한 제 1 에피택셜 P 형 반도체층과,③ 상기 제 1 층 상에 위치한 제 2 에피택셜 장벽층 ― 상기 장벽층은 전자와 상기 정공 사이의 쿨롬 인력 작용은 허용하면서도 전자의 재결합을 제한함으로써 전자-정공 쌍을 형성함 ― 과,④ 상기 전자를 전송하기 위한 제 3 에피택셜 N 형 반도체층을 포함하는 초전도체 구조체.
- 제 1 항에 있어서,상기 제 1 에피택셜층은 SiGe를 포함하며, 상기 제 1 에피택셜층은 압축 스트레인하에 있는 초전도체 구조체.
- 제 1 항에 있어서,상기 제 2 층은 두께가 약 5 Å 내지 30 Å인 SiGe를 포함하는 초전도체 구조체.
- 제 1 항에 있어서,상기 제 3 층은 Si를 포함하며, 상기 제 3 층은 인장 스트레인하에 있는 초전도체 구조체.
- 제 1 항에 있어서,상기 제 1 층은 x의 범위가 약 0.6 내지 0.8인 Si1-xGex를 포함하는 초전도체 구조체.
- 제 1 항에 있어서,상기 제 2 층은 x의 범위가 약 0.3 내지 0.4인 Si1-xGex를 포함하는 초전도체 구조체.
- 제 1 항에 있어서,상기 기판은 그래이드된(graded) 층 및 상기 그래이드된 층과 상기 제 3 층 사이에 형성된 버퍼층을 포함하는 초전도체 구조체.
- 제 7 항에 있어서,상기 그래이드된 층은 y의 범위가 약 0 내지 0.3인 Si1-yGey를 포함하는 초전도체 구조체.
- 제 7 항에 있어서,상기 버퍼층은 Si0.7Ge0.3을 포함하는 초전도체 구조체.
- 제 1 항에 있어서,상기 구조체는,제 4 에피택셜 장벽층을 더 포함하며, 상기 제 1 층부터 제 4 층까지 반복되는 초전도체 구조체.
- 제 1 항에 있어서,상기 기판 아래에 위치한 하측 게이트와, 상기 제 3 에피택셜 N 형 반도체층 위에 위치한 상측 게이트를 포함하는 초전도체 구조체.
- 제 10 항에 있어서,상기 상측과 하측 게이트에 인가되는 전압이 초전도 현상을 발생하는 초전도체 구조체.
- 제 10 항에 있어서,상기 상측 게이트와 상기 제 3 에피택셜 N 형 반도체층 사이에 형성된 상측 실리콘층을 더 포함하는 초전도체 구조체.
- 제 1 항에 있어서,초전도 현상을 발생시키기 위해 사전결정된 파장의 빛(light)을 조사하기 위한 광원을 더 포함하는 초전도체 구조체.
- 제 13 항에 있어서,상기 사전결정된 파장은 약 1.0 ㎛ 내지 1.5 ㎛의 범위인 초전도체 구조체.
- 초전도성 전류를 전송하기 위한 전계 효과 트랜지스터에 있어서,① 기판과,② 정공을 전송하기 위한 제 1 에피택셜 P 형 반도체층과,③ 상기 제 1 층 상에 위치된 제 2 에피택셜 장벽층 ― 상기 장벽층은 전자와 정공 사이의 쿨롬 인력 작용은 허용하면서도 전자의 재결합을 제한함으로써 전자-정공 쌍을 형성함 ― 과,④ 상기 전자를 전송하기 위한 제 3 에피택셜 N 형 반도체층을 포함하는 전계 효과 트랜지스터.
- 제 16 항에 있어서,상기 제 1 층에 근접하여 위치한 게이트 전극을 더 포함하는 전계 효과 트랜지스터.
- 제 16 항에 있어서,상기 제 3 층에 근접하여 위치한 게이트 전극을 더 포함하는 전계 효과 트랜지스터.
- 제 16 항에 있어서,상기 제 1 층 및 제 3 층 중 하나에 인접한 게이트 전극을 더 포함하고, 상기 제 1 및 제 3 층은 상기 게이트 전극의 한쪽에 서로 결합된 전계 효과 트랜지스터.
- 초전도성 전류를 전송하기 위한 구조를 갖는 비교기에 있어서, 상기 구조는,① 기판과,② 정공을 전송하기 위한 제 1 에피택셜 P 형 반도체층과,③ 상기 제 1 층 상에 위치된 제 2 에피택셜 장벽층 ― 상기 장벽층은 전자와 정공 사이의 쿨롬 인력 작용은 허용하면서도 전자의 재결합을 제한함으로써 전자-정공 쌍을 형성함 ― 과,④ 상기 전자를 전송하기 위한 제 3 에피택셜 N 형 반도체층을 포함하는 비교기.
- 제 20 항에 있어서,상기 제 1 층 및 제 3 층 각각에 인접하여 위치한 제 1 및 제 2 게이트 전극을 더 포함하는 비교기.
- 초전도성 전류를 전송하기 위한 구조를 갖는 자기 검출기에 있어서, 상기 구조는,① 기판과,② 정공을 전송하기 위한 제 1 에피택셜 P 형 반도체층과,③ 상기 제 1 층 상에 위치된 제 2 에피택셜 장벽층 ― 상기 장벽층은 전자와 정공 사이의 쿨롬 인력 작용은 허용하면서도 전자의 재결합을 제한함으로써 전자-정공 쌍을 형성함 ― 과,④ 상기 전자를 전송하기 위한 제 3 에피택셜 N 형 반도체층을 포함하는 자기 검출기.
- 초전도성 전류를 전송하기 위한 구조체를 갖는 광 검출기(photo-detector)에 있어서, 상기 구조체는,① 기판과,② 정공을 전송하기 위한 제 1 에피택셜 P 형 반도체층과,③ 상기 제 1 층 상에 위치된 제 2 에피택셜 장벽층 ― 상기 장벽층은 전자와 정공 사이의 쿨롬 인력 작용은 허용하면서도 전자의 재결합을 제한함으로써 전자-정공 쌍을 형성함 ― 과,④ 상기 전자를 전송하기 위한 제 3 에피택셜 N 형 반도체층을 포함하는 광 검출기.
- 제 23 항에 있어서,방사 에너지원(a radiant energy source) 및 상기 방사 에너지원으로부터 상기 제 1 층 및 제 3 층까지 방사 에너지를 전송하기 위한 광로(a light path)를 더 포함하는 광 검출기.
- 초전도성 전류를 전송하기 위한 구조를 갖는 주파수 체배기(frequency multiplier)에 있어서, 상기 구조는,① 기판과,② 정공을 전송하기 위한 제 1 에피택셜 P 형 반도체층과,③ 상기 제 1 층 상에 위치된 제 2 에피택셜 장벽층 ― 전자와 정공 사이의 쿨롬 인력 작용은 허용하면서도 전자의 재결합을 제한함으로써 상기 장벽층은 전자-정공 쌍을 형성함 ― 과,④ 상기 전자를 전송하기 위한 제 3 에피택셜 N 형 반도체층을 포함하는 주파수 체배기.
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