KR0172768B1 - 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 실리사이드의 높은 반사율로 인한 게이트 길이의 변화를 방지하고, 트랜지스터 제조공정을 간소화하기 위한 저도핑 드레인 구조의 트랜지스터 제조방법에 관한 것으로, 본 발명의 일실시예는 반도체 소자 제조공정 중 폴리사이드 저도핑 드레인 구조의 트랜지스터 제조방법에 있어서, 반도체기판에 소자분리막 형성 후 게이트절연막, 게이트폴리실리콘막을 차례로 형성한 다음, 게이트 패턴 형성을 위한 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 게이트폴리실리콘막을 식각하되 감광막 패턴이 형성되지 않은 영역에도 소정정도 잔류하도록 과소식각하는 단계; 상기 감광막 패턴을 제거하고 소스/드레인 형성을 위해 1차 이온주입하는 단계; 상기 게이트폴리실리콘막 측벽에 실리사이드 스페이서를 형성하는 단계; 상기 실리사이드 스페이서를 식각마스크로 이용하여 상기 잔류하는 폴리실리콘막, 게이트 절연막을 식각한 후, 소스/드레인 형성을 위해 2차 이온주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1a도 내지 제1c도는 종래 기술에 따른, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도.
제3a도 내지 제3c도는 본 발명의 다른 실시예에 따른, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21, 31 : 실리콘 기판 22, 32 : 게이트 산화막
23, 33, 39 : 폴리실리콘막 25, 35 : 감광막 패턴
26, 36 : n-영역 27 : 실리사이드 스페이서
28, 38 : n+영역 37 : 절연막 스페이스
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법에 있어서, 실리사이드의 높은 반사율로 인한 게이트 전극 패턴 불량을 방지할 수 있는, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법에 관한 것이다.
제1a도 내지 제1c도는 종래의 , 폴리사이드 구조를 갖는 트랜지스터 제조 공정 단면도이다.
제1a도는 실리콘 기판(1)에 소자분리막(도시하지 않은)을 형성한 후, 게이트 산화막(2), 폴리실리콘막(3) 및 실리사이드(4)를 차례로 적층한 다음, 게이트 전극 패턴 형성을 위한 감광막 패턴(5)을 형성한 상태를 보이고 있다.
제1b도는 감광막 패턴(5)을 식각마스크로 사용하여 상기 실리사이드(4), 폴리실리콘막(3) 및 게이트 산화막(2)을 차례로 식각해서 게이트 전극 패턴을 형성한 후, 소스 및 드레인 형성을 위한 1차 이온주입 공정을 실시하여 n-영역(6)을 형성한 것을 나타내고 있다.
제1c도는 전체 구조 상에 산화막을 증착한 후, 산화막을 전면식각하여 게이트 전극 패턴 측벽에 산화막 스페이서(7)를 형성한 다음, 게이트 전극 패턴 및 산화막 스페이서(7)를 이온주입 마스크로 사용하여 소스 및 드레인 영역을 위한 2차 이온주입 공정을 실시해서 n+영역(8)을 형성한 상태를 보이고 있다.
전술한 바와 같은 종래의 트랜지스터 제조 방법에서, 반사율이 높은 실리사이드 상에 감광막 패턴을 형성하는 방법은 게이트 전극의 선폭이 크면 문제가 되지 않으나, 선폭이 좁은 고집적 반도체 소자의 제조에서는 실리사이드의 높은 반사율로 인하여 감광막 패턴이 불량하게 형성되어 게이트 전극 패턴이 의도한 대로 형성되지 못하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 실리사이드의 높은 반사율로 인한 게이트 전극 패턴이 불량하게 형성되는 것을 방지할 수 있는, 폴리사이드 구조의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 차례로 형성하고, 상기 폴리실리콘막 상에 감광막 패턴을 형성하는 제1단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 폴리실리콘막을 식각하되, 상기 감광막 패턴이 형성되지 않은 영역에 상기 폴리실리콘막이 잔류되도록 함으로써, 폴리실리콘막 돌출부를 형성하는 제2단계; 상기 감광막 패턴을 제거하는 제3단계; 저농도의 소스 및 드레인 형성을 위한 1차 이온주입 공정을 실시하는 제4단계; 상기 폴리실리콘막 돌출부 측벽에 실리사이드 스페이서를 형성하여, 상기 폴리실리콘막 돌출부, 상기 실리사이드 스페이서 및 상기 실리사이드 스페이서 하부의 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 제5단계; 상기 게이트 전극 이외의 영역에 잔류하는 상기 폴리실리콘막을 제거하는 제6단계; 및 상기 게이트 전극을 이온주입 마스크로하여 고농도의 소스 및 드레인 영역을 형성하는 제7단계를 포함하는 폴리사이드 구조의 게이트 전극을 같는 트랜지스터 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 게이트 절연막, 제1폴리실리콘막, 실리사이드 및 제2폴리실리콘막을 차례로 형성하고, 상기 제2폴리실리콘막 상에 게이트 전극 패턴 형성을 위한 감광막 패턴을 형성하는 제1단계; 상기 감광막 패턴을 식각마스크로하여 상기 제2폴리실리콘막, 상기 실리사이드, 상기 제1폴리실리콘막을 식각하여 게이트 전극을 형성하는 제2단계; 상기 게이트 전극을 이온주입 마스크로하여, 소스 및 드레인 형성을 위한 이온주입 공정을 실시하는 제3단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제4단계; 및 고농도의 소스 및 드레인 형성을 위한 이온주입 공정을 실시하는 제5단계를 포함하는 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법을 제공한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부된 도면 제2a도 내지 제2d도 및 제3a도 내지 제3c도를 참조하여 설명한다.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도로서, 실리사이드의 높은 반사율로 인한 패턴 오류를 방지함과 동시에 저도핑 드레인 구조 형성을 위한 이온주입 마스크 역할을 겸하도록, 실리사이드를 폴리실리콘막 측벽에 형성하는 방법을 보이고 있다.
제2a도는 실리콘 기판(21) 상에 소자분리막(도시하지 않음)을 형성한 후, 게이트 산화막(22) 및 폴리실리콘막(23)을 차례로 형성한 다음, 게이트 전극 패턴 형성을 위한 감광막 패턴(25)을 형성한 것을 보이고 있다.
제2b도는 감광막 패턴(25)을 식각마스크로 사용하여 폴리실리콘막(23)을 식각하되, 이후의 스페이서 형성을 위한 식각공정에서 게이트 산화막(22)이 손상되지 않도록 하기 위하여 감광막 패턴(25)이 형성되지 않은 영역에도 300Å 내지 500Å 두께로 폴리실리콘막(23)이 잔류하도록 과소식각을 실시하여 폴리실리콘막의 돌출부(23')를 형성한 다음, 감광막 패턴(25)을 제거하고, 소스 드레인 형성을 위한 1차 이온주입 공정을 실시하여 n-영역(26)을 형성한 것을 나타내고 있다. 이때, 폴리실리콘막(23)은 실리사이드에 비해 반사율이 낮으므로 감광막 패턴(25)을 보다 정확하게 형성할 수 있다.
제2c도는 전체 구조 상에 실리사이드를 형성한 후, 전면식각하여 폴리실리콘막의 돌출부(23')측벽에 실리사이드 스페이서(27)를 형성하고, 게이트 전극 영역 이외의 영역 상에 잔류하는 폴리실리콘막(23) 및 게이트 산화막(22)을 제거한 상태를 보이고 있다.
제2d도는 게이트 전극 및 실리사이드 스페이서(27)을 이온주입마스크로 사용한 2차 이온주입 공정을 실시하여 n+영역(28)을 형성한 것을 나타내고 있다.
한편, 제3a도 내지 제3c도는 본 발명의 다른 실시예에 따른, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도로서, 높은 반사율을 갖는 실리사이드 위에 직접 감광막 패턴이 형성되는 것을 방지하기 위하여, 게이트 전극을 폴리실리콘막-실리사이드-폴리실리콘막의 샌드위치(sandwich) 구조로 형성하는 방법을 나타낸다.
제3a도는 실리콘 기판(31) 상에 소자분리막(도시하지 않음)을 형성한 후, 게이트 산화막(32), 제1폴리실리콘막(33), 실리사이드(34) 및 제2폴리실리콘막(39)을 차례로 형성한 다음, 게이트 전극 패턴을 형성하기 위한 제2폴리실리콘막(39)상에 감광막 패턴(35)을 형성한 상태를 보이고 있다. 이때, 제2폴리실리콘막(38)은 300Å 내지 800Å 두께로 비교적 얇게 형성한다.
제3b도는 감광막 패턴(35)을 식각마스크로 사용하여, 제2폴리실리콘막(39), 실리사이드(34), 제1폴리실리콘막(33) 및 게이트 산화막(32)을 식각하여, 게이트 전극 패턴을 형성한 다음, 소스 드레인 형성을 위한 1차 이온주입 공정을 실시하여 n-영역(36)을 형성한 상태를 보이고 있다.
제3c도는 전체 구조 상에 산화막을 증착한 다음, 산화막을 전면식각하여 게이트 전극 패턴 측벽에 절연막 스페이스(37)를 형성하고, 게이트 전극 패턴 및 절연막 스페이서(37)를 이온주입 마스크로 2차 이온 주입 공정을 실시하여 n+영역(38)을 형성한 것을 나타내고 있다.
상기와 같이 이루어지는 본 발명은 반사율이 높은 실리사이드 상에 식각마스크용 감광막 패턴이 형성되는 것을 방지함으로써, 포토리소그래피 공정을 통한 패턴 형성이 용이하며, 보다 정확하게 게이트 전극 패턴을 형성할 수 있다. 또한, 감광막 패턴이 실리사이드 상에 형성되는 것을 방지하기 위하여 실리사이드를 게이트 전극 패턴측벽에 스페이서 형태로 형성하는 경우에는 실리사이드 스페이서가 저도핑 드레인(lightly doped drain)구조를 형성하기 위한 이온주입 마스크 역할을 겸함으로써 공정의 단순화를 꾀할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (5)
- 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법에 있어서, 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 차례로 형성하고, 상기 폴리실리콘막 상에 감광막 패턴을 형성하는 제1단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 폴리실리콘막을 식각하되, 상기 감광막 패턴이 형성되지 않은 영역에 상기 폴리실리콘막이 잔류되도록 함으로써, 폴리실리콘막 돌출부를 형성하는 제2단계; 상기 감광막 패턴을 제거하는 제3단계; 저농도의 소스 및 드레인 형성을 위한 제1차 이온주입 공정을 실시하는 제4단계, 상기 폴리실리콘막 돌출부 측벽에 실리사이드 스페이서를 형성하여, 상기 폴리실리콘막 돌출부, 상기 실리사이드 스페이서 및 상기 실리사이드 스페이서 하부의 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 제5단계; 상기 게이트 전극 이외의 영역에 잔류하는 상기 폴리실리콘막을 제거하는 제6단계; 및 상기 게이트 전극을 이온주입 마스크로하여 고농도의 소스 및 드레인 영역을 형성하는 제7단계를 포함하는 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 제2단계에서 상기 감광막 패턴이 형성되지 않은 영역에 잔류하는 상기 폴리실리콘막의 두께는 300Å 내지 500Å인, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 제5단계에서, 상기 제4단계가 완료된 전체 구조 상에 실리사이드를 형성하고, 상기 실리사이드를 전면식각하여 상기 실리사이드 스페이서를 형성하는, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법.
- 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법에 있어서, 반도체 기판 상에 게이트 절연막, 제1폴리실리콘막, 실리사이드 및 제2폴리실리콘막을 차례로 형성하고, 상기 제2폴리실리콘막 상에 게이트 전극 패턴 형성을 위한 감광막 패턴을 형성하는 제1단계; 상기 감광막 패턴을 식각마스크로하여 상기 제2폴리실리콘막, 상기 실리사이드, 상기 제1폴리실리콘막을 식각하여 게이트 전극을 형성하는 제2단계; 상기 게이트 전극을 이온주입 마스크로하여, 소스 및 드레인 형성을 위한 이온 주입 공정을 실시하는 제3단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제4단계; 및 고농도의 소스 및 드레인 형성을 위한 이온주입 공정을 실시하는 제5단계를 포함하는 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법.
- 제5항에 있어서, 상기 제1단계에서, 상기 제2폴리실리콘막을 300Å 내지 800Å 두께로 형성하는, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법.
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