KR102679639B1 - 플라스마 처리 장치 및 플라스마 처리 방법 - Google Patents

Abstract

플라스마 처리 장치는, 반도체 웨이퍼가 재치(載置)되는 재치면을 구비한 시료대와, 시료대를 둘러싸서 배치된 링 형상의 박막 전극을 구비하는 유전체제 링과, 박막 전극을 덮는 유전체제의 서셉터 링을 구비하고, 박막 전극은, 반도체 웨이퍼의 이면보다도 낮게 위치하는 제1 부분과, 반도체 웨이퍼의 주면보다도 높게 위치하는 제2 부분과, 제1 부분과 제2 부분을 잇는 제3 부분을 포함하고, 평면에서 보았을 때에 있어서, 박막 전극의 제1 부분은, 반도체 웨이퍼와 겹치는 겹침 영역을 갖는다.

Description

플라스마 처리 장치 및 플라스마 처리 방법

본 발명은, 플라스마 처리 장치 및 플라스마 처리 방법에 관한 것이며, 특히 반도체 웨이퍼 등의 피처리재의 가공에 바람직한 플라스마 처리 장치 및 플라스마 처리 방법에 관한 것이다.

반도체 제조 공정에서는, 일반적으로 플라스마를 이용한 드라이 에칭이 행해지고 있다. 드라이 에칭을 행하기 위한 플라스마 처리 장치는 다양한 방식이 사용되고 있다.

일반적으로, 플라스마 처리 장치는, 진공 처리실, 이것에 접속된 가스 공급 장치, 진공 처리실 내의 압력을 원하는 값으로 유지하는 진공 배기계, 피처리재인 반도체 웨이퍼를 재치(載置)하는 전극, 진공 처리실 내에 플라스마를 발생시키기 위한 플라스마 발생 수단 등으로 구성되어 있다. 플라스마 발생 수단에 의해 샤워 플레이트 등으로부터 진공 처리실 내에 공급된 처리 가스를 플라스마 상태로 함으로써, 웨이퍼 재치용 전극에 유지된 반도체 웨이퍼의 에칭 처리가 행해진다.

최근, 반도체 디바이스의 집적도의 향상에 수반하여, 회로 구조가 보다 미세화되고 있기 때문에, 미세 가공 즉 가공 정밀도의 향상이 요구되고 있다. 또한, 1매의 반도체 웨이퍼당의 양품 반도체 디바이스의 취득률을 향상시키기 위하여, 반도체 웨이퍼의 보다 주연부(周緣部)까지 양품 반도체 디바이스를 제조할 수 있는 플라스마 처리 장치가 요구되고 있다.

반도체 웨이퍼의 주연부에서의 성능의 악화를 억제하기 위해서, 시료대에 재치된 반도체 웨이퍼의 외주 영역에 있어서 전계의 집중을 저감하는 것이 중요하다. 예를 들면 에칭 처리의 경우에는 처리 속도(에칭 레이트)가, 반도체 웨이퍼의 주연부에서 급격히 증대해 버리는 것을 억제할 필요가 있다. 그를 위해서는, 반도체 웨이퍼의 처리 중에 반도체 웨이퍼의 위쪽에 형성되는 시스의 두께를 반도체 웨이퍼의 중심부로부터 외주 영역까지 균일하게 할 필요가 있다.

일본국 특개2020-43100호 공보(특허문헌 1)에는, 반도체 웨이퍼가 놓인 시료대의 외주를 둘러싸서 배치된 절연 링의 일부에 도전성의 박막 전극을 마련하고, 시료대에 제1 고주파 전력을 인가하고, 박막 전극에 제2 고주파 전력을 인가함으로써, 반도체 웨이퍼의 주연부까지의 플라스마 처리의 균일성을 향상시키는 기술이 개시되어 있다.

일본국 특개2010-283028호 공보(특허문헌 2)에는, 반도체 웨이퍼가 놓인 시료대의 외주를 둘러싸서 배치된 유전성 링과 그 위에 마련된 도전성 링을 구비하고, 도전성 링은 웨이퍼보다 높은 상면을 갖는 외측 링과 낮은 상면을 갖는 내측 링을 일체로 구성하고 있고, 도전성 링에 직류 전압을 인가함으로써, 이온 입사 각도를 제어하여, 부착물 저감과 처리 결과의 밸런스를 개선하는 기술이 개시되어 있다.

일본국 특개2020-43100호 공보 일본국 특개2010-283028호 공보

특허문헌 1은, 고주파 전력을 인가하는 박막 전극이 형성된 절연 링은, 시료대에 인가하는 다른 계통의 고주파 전력과의 전기적인 상호 간섭을 억제하기 위해서, 유전체제의 서셉터 링에 의해 시료대 재치면 이외가 덮여 있는 구조로 하고 있다. 그 때문에, 웨이퍼의 단부(端部)에 박막 전극의 내주단(內周端)을 근접시킬 수 없어, 웨이퍼 단부 주변의 바람직한 전계 제어를 위해서 추가적인 검토가 필요하다.

또한, 특허문헌 2는, 도전성 링의 주위를 덮는 보호 링이 없기 때문에, 도전성 링이 플라스마에 접촉함으로써 도전성 링의 온도 상승이 발생한다. 그 영향에 의해 장치의 신뢰성을 손상시키는 점이나, 발열의 영향에 의한 처리 대상 웨이퍼의 온도의 불균일이 발생한 결과, 가공 형상 불균일이 발생하는 점에 대하여, 검토가 필요하다.

즉, 플라스마 처리 장치의 신뢰성 향상 또는 피처리 대상인 반도체 웨이퍼의 수율을 향상시키는 플라스마 처리 방법이 요구되고 있다.

그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.

일 실시형태에 있어서의 플라스마 처리 장치는, 반도체 웨이퍼가 재치되는 평면에서 보았을 때에 있어서 제1 원형을 갖는 재치면을 구비한 시료대와, 시료대의 외주 영역에 있어서 시료대를 둘러싸서 배치되고, 평면에서 보았을 때에 있어서, 내주단과 외주단(外周端)을 포함하는 링 형상의 박막 전극을 구비하는 유전체제 링과, 유전체제 링의 위에 놓여서 박막 전극을 덮는 유전체제의 서셉터 링을 구비하고, 반도체 웨이퍼는, 평면에서 보았을 때에 있어서 제2 원형을 갖는 주면(主面) 및 이면과, 주면의 원호부인 단부를 포함하고, 제1 원형의 제1 반경은, 제2 원형의 제2 반경보다도 작고, 박막 전극은, 내주단과 외주단 사이에, 반도체 웨이퍼의 이면보다도 낮게 위치하는 제1 부분과, 반도체 웨이퍼의 주면보다도 높게 위치하는 제2 부분과, 제1 부분과 제2 부분을 잇는 제3 부분을 포함하고, 평면에서 보았을 때에 있어서, 박막 전극의 제1 부분은, 반도체 웨이퍼와 겹치는 겹침 영역을 갖는다.

또한, 일 실시형태에 있어서의 플라스마 처리 방법은, (a) 시료대와, 시료대의 외주에 배치된 링 형상의 박막 전극과, 고주파 전원을 구비하는 플라스마 처리 장치를 준비하는 공정, (b) 시료대에 주면 및 이면을 구비하는 반도체 웨이퍼를 재치하는 공정, 및, (c) 반도체 웨이퍼의 주면에 플라스마 처리를 실시하는 공정을 포함하고, 박막 전극은, 반도체 웨이퍼의 이면보다도 낮게 위치하는 제1 부분과, 반도체 웨이퍼의 주면보다도 높게 위치하는 제2 부분과, 제1 부분과 제2 부분을 잇는 제3 부분을 구비하고, 평면에서 보았을 때에 있어서, 박막 전극의 제1 부분은, 반도체 웨이퍼와 겹치는 겹침 영역을 갖고, (c) 공정에 있어서, 고주파 전원으로부터 시료대 및 박막 전극에 고주파 전력을 공급한다.

일 실시형태에 따르면, 플라스마 처리 장치의 신뢰성을 향상시킬 수 있다. 또한, 플라스마 처리에 있어서의 피처리 대상의 수율을 향상시킬 수 있다.

도 1은 일 실시형태의 플라스마 처리 장치의 구성의 개략을 모식적으로 나타내는 단면도.
도 2는 일 실시형태의 플라스마 처리 장치의 웨이퍼 재치용 전극의 주변부를 나타내는 단면도.
도 3은 일 실시형태의 플라스마 처리 장치의 웨이퍼 재치용 전극을 나타내는 평면도.
도 4는 도 3의 X-X선에 있어서의 단면도.
도 5는 변형예 1의 플라스마 처리 장치의 웨이퍼 재치용 전극의 주변부를 나타내는 단면도.
도 6은 변형예 2인 플라스마 처리 장치의 구성의 개략을 모식적으로 나타내는 단면도.

이하, 실시형태를 도면에 의거해서 상세히 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복의 설명은 생략한다. 또한, 이하의 실시형태에서는, 특별히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로 해서 반복하지 않는다.

(실시형태)

<플라스마 처리 장치>

이하, 본 실시형태의 플라스마 처리 장치를 도 1∼도 4를 이용해서 설명한다. 도 1은 본 실시형태의 플라스마 처리 장치의 구성의 개략을 모식적으로 나타내는 단면도, 도 2는 본 실시형태의 플라스마 처리 장치의 웨이퍼 재치용 전극의 주변부를 나타내는 단면도, 도 3은 본 실시형태의 플라스마 처리 장치의 웨이퍼 재치용 전극을 나타내는 평면도, 도 4는 도 3의 X-X선에 있어서의 단면도이다.

도 1은, 플라스마 처리 장치의 일례인 플라스마 에칭 장치(100)를 나타내고 있다. 이 플라스마 에칭 장치(100)는, 플라스마를 형성하기 위한 전계로서 마이크로파의 전계를 이용하고 있고, 마이크로파의 전계와 자계의 ECR(Electron Cyclotron Resonance)을 발생시켜서 플라스마를 형성하고, 플라스마를 이용해서 반도체 웨이퍼 등의 기판 형상의 시료를 에칭 처리한다.

플라스마 에칭 장치(100)는, 플라스마가 형성되는 처리실(104)을 내부에 구비한 진공 용기(101)를 갖고 있다. 그 상부가 원통 형상을 갖는 처리실(104)에는, 덮개 부재로서 원판 형상의 유전체창(103)(예를 들면 석영제)이 놓여서 진공 용기(101)의 일부를 구성한다. 원통형의 진공 용기(101)와 유전체창(103) 사이에는 O링 등의 시일 부재가 배치되어, 진공 용기(101) 또는 처리실(104)의 내부의 기밀성이 확보된다.

또한, 진공 용기(101)의 하부에는 처리실(104)로 이어지는 진공 배기구(110)가 배치되고, 진공 용기(101)의 아래쪽에 배치되어 접속된 진공 배기 장치(도시 생략)와 연통(連通)되어 있다. 또한, 유전체창(103)의 아래쪽에는, 처리실(104)의 원형의 천장면을 구성하는 샤워 플레이트(102)가 구비되어 있다. 샤워 플레이트(102)는, 중앙부에 관통해서 배치된 복수의 가스 도입 구멍(102a)을 가진 원판 형상을 갖고 있고, 가스 도입 구멍(102a)을 통해 에칭 처리용의 가스가 처리실(104)에 도입된다. 샤워 플레이트(102)는, 석영 등의 유전체의 재료로 구성되어 있다.

진공 용기(101)의 위쪽에는, 플라스마(116)를 생성하기 위한 전계 및 자계를 형성하는 전계·자계 형성부(160)가 배치되어 있다. 전계·자계 형성부(160)는, 도파관(105)과 전계 발생용 전원(106)을 구비하고, 전계 발생용 전원(106)으로부터 발진한 고주파의 전계는, 도파관(105)의 내부를 전달되어 처리실(104) 내에 도입된다. 전계의 주파수는, 예를 들면, 2.45GHz의 마이크로파가 사용된다.

도파관(105)의 하단부의 주위 및 진공 용기(101)의 주위의 각각에는, 자장 발생 코일(107)이 배치되어 있다. 자장 발생 코일(107)은, 직류 전류가 공급되어 자장을 형성하는 전자석 및 요크로 구성되어 있다.

샤워 플레이트(102)의 가스 도입 구멍(102a)으로부터 처리실(104) 내에 처리용의 가스가 도입된 상태에서, 전계 발생용 전원(106)으로부터 발진된 마이크로파의 전계는, 도파관(105)의 내부를 전파해서 유전체창(103) 및 샤워 플레이트(102)를 투과하여 처리실(104)에 위쪽으로부터 하향으로 공급된다. 또한, 자장 발생 코일(107)에 공급된 직류 전류에 의해 발생된 자계가 처리실(104) 내에 공급되고, 마이크로파의 전계와 상호 작용을 일으켜서, ECR(Electron Cyclotron Resonance)을 발생시킨다. ECR에 의해, 처리용의 가스의 원자 또는 분자가 여기(勵起), 해리 또는 전리되어, 처리실(104) 내에 고밀도의 플라스마(116)가 생성된다.

플라스마(116)가 형성되는 공간의 아래쪽에는, 웨이퍼 재치용 전극(120)이 배치되어 있다. 웨이퍼 재치용 전극(120)은 그 상부의 중앙부는 외주측보다 상면이 높게 된 원통형의 돌기(볼록 형상) 부분을 구비하고 있고, 볼록 형상 부분의 상면에 시료(처리 대상)인 반도체 웨이퍼(이후, 단순히 웨이퍼라 함)(109)가 놓이는 재치면(120a)을 구비하고 있다. 그 재치면(120a)은, 샤워 플레이트(102) 또는 유전체창(103)에 대향하도록 배치되어 있다.

도 2에 나타내는 바와 같이, 웨이퍼 재치용 전극(120)은, 전극 기재(108), 전극 기재(108)의 위에 마련된 유전체막(140), 전극 기재(108)의 아래에 마련된 절연 플레이트(150) 및 접지 플레이트(151), 유전체 링(139), 그리고, 서셉터 링(113)을 포함한다.

전극 기재(108)는, 볼록부(돌기부)(108p)와 오목부(함몰부)(108d)를 구비하고 있다. 평면에서 보았을 때에 있어서 원형 형상의 볼록부(108p)는, 전극 기재(108)의 중앙부에 위치하고, 그 주위에 링 형상의 오목부(108d)가 위치하고 있다. 볼록부(108p)는 평면에서 보았을 때에 있어서 원형 형상의 상면(108a)을 구비하고, 상면(108a)은 유전체막(140)으로 피복되어 있다. 그리고, 유전체막(140)은, 재치면(120a)을 구비하고 있고, 재치면(120a) 상에 반도체 웨이퍼(109)가 재치된다. 재치면(120a)은 평면에서 보았을 때에 있어서 원형 형상을 갖고, 그 반경은, 상면(108a)의 반경과 동일하며, 양자의 원형 형상의 중심은 서로 겹쳐 있다.

유전체막(140)의 내부에는, 복수의 도전체제의 막인 도전체막(111)이 배치되어 있다. 도 1에 나타내는 바와 같이, 도전체막(111)은 고주파 필터(125)를 통해서 직류 전원(126)과 접속되어 있다. 도전체막(111)에 직류 전력을 공급하면, 도전체막(111) 상의 유전체막(140)을 통해서 재치면(120a)에 반도체 웨이퍼(109)가 흡착된다. 도전체막(111)은, 정전 흡착용 전극이다. 편의상, 전극 기재(108)의 볼록부(돌기부)(108p)와, 도전체막(111)을 포함하는 유전체막(140)을 시료대(ST)라 부른다.

전극 기재(108)는, 분기 박스(127) 및 정합기(129)를 통해서 고주파 전원(124)과 접속되어 있다. 이들 고주파 전원(124)과 정합기(129)는, 고주파 필터(125)와 도전체막(111) 사이의 거리보다 가까운 개소에 배치되어 있다. 또한, 고주파 전원(124)은, 접지(112)에 접속되어 있다.

반도체 웨이퍼(109)의 처리 중에는, 고주파 전원(124)으로부터 소정의 주파수의 고주파 전력이 전극 기재(108)(즉, 시료대(ST))에 공급된다. 유전체막(140)을 통해서 재치면(120a)에 흡착 유지된 반도체 웨이퍼(109)의 위쪽에 플라스마(116)의 전위와, 전극 기재(108)의 전위의 차에 따른 분포를 갖는 바이어스 전위가 형성된다.

전극 기재(108)의 내부에는, 웨이퍼 재치용 전극(120)을 냉각하기 위해서, 전극 기재(108)의 상하 방향의 중심축의 둘레에 나선 형상 또는 동심(同心) 형상으로 다중으로 배치된 냉매 유로(152)가 구비되어 있다. 웨이퍼 재치용 전극(120)에의 입구 및 출구는, 도시하지 않은 냉동 사이클을 구비하며 냉매를 열전달에 의해 소정의 범위 내의 온도로 조절하는 온도 조절기와 관로에 의해 접속되어 있고, 냉매 유로(152)를 흘러서 열교환에 의해 온도가 변화한 냉매는 출구로부터 유출되어 관로를 통해서 온도 조절기 내부의 유로를 지나 소정의 온도 범위로 된 후, 전극 기재(108) 내의 냉매 유로(152)에 공급되어 순환한다.

전극 기재(108)의 오목부(108d)에는, 볼록부(108p)를 둘러싸는 링 형상의 유전체 링(139)이 놓이고, 유전체 링(139) 상에는 서셉터 링(113)이 놓여 있다. 유전체 링(139) 및 서셉터 링(113)은, 예를 들면 석영 혹은 알루미나 등의 세라믹스와 같은 유전체제의 재료에 의해 구성되어 있다. 전극 기재(108)의 측면 및 오목부(108b)의 저면은, 적어도 유전체 링(139) 또는 서셉터 링(113)에 의해 덮여 있기 때문에, 전극 기재(108)가 플라스마에 의해 손상을 받는 것을 방지할 수 있다. 또한, 서셉터 링(113)과 접하는 유전체 링(139)의 표면은, 예를 들면 표면 거칠기 Ra가 1.0 이상인 조면(粗面)에 의해 구성되어 있다. 이렇게 해서, 플라스마에 접해서 고온으로 되는 서셉터 링(113)으로부터 유전체 링(139)에의 전열을 억제하고 있다.

유전체 링(139)은, 유전체성 링(139a)과 박막 전극(139b)에 의해 구성되어 있고, 박막 전극(139b)은, 유전체성 링(139a)의 계단 형상의 상면에 형성되어 있다. 박막 전극(139b)은, 부하 임피던스 가변 박스(130)를 통해서 분기 박스(127)에 접속되어 있다. 즉, 반도체 웨이퍼(109)가 재치되는 시료대(ST)의 전극 기재(108)와, 유전체 링(139)의 박막 전극(139b)은, 단일 전원인 고주파 전원(124)에 접속되어 있고, 고주파 전원(124)으로부터 전극 기재(108) 및 박막 전극(139b)에 고주파 전력이 공급된다.

웨이퍼 재치용 전극(120)은, 전극 기재(108)의 하면에 맞닿아서 배치된 원판 형상의 절연 플레이트(150)와, 절연 플레이트(150)의 하면에 맞닿아서 배치된 원판 형상의 도전체제의 부재이며, 또한 접지 전위로 된 접지 플레이트(151)를 구비하고 있다.

도 1에 나타내는 바와 같이, 전계 발생용 전원(106), 자장 발생 코일(107), 고주파 전원(124), 고주파 필터(125), 직류 전원(126), 분기 박스(127), 정합기(129), 부하 임피던스 가변 박스(130)는, 제어기(170)와 유선 또는 무선에 의해서 통신 가능하게 접속되어 있다.

도 3의 평면도 및 도 4의 단면도를 이용해서, 시료대(ST)의 재치면(120a), 반도체 웨이퍼(109) 및 박막 전극(139b)에 대하여 설명한다. 또, 도 4에 나타내는 바와 같이, 반도체 웨이퍼(109)는, 플라스마 처리가 실시되는 주면(109a)과, 재치면(120a)에 접촉하는 이면(109b)과, 주면(109a)의 원호부인 단부(109e)를 갖는다.

도 3에 나타내는 바와 같이, 재치면(120a)은, 중심(OS)으로부터 반경 R1의 원형 형상을 갖는다. 링 형상의 박막 전극(139b)은, 중심(OS)으로부터 반경 R3의 원형 형상의 내주단(139bie)과, 중심(OS)으로부터 반경 R4의 원형 형상의 외주단(139boe)을 갖는다. 또한, 반도체 웨이퍼(109)의 주면(109a)(환언하면, 단부(109e))은, 중심(OU)으로부터 반경 R2의 원형 형상을 갖는다. 또, 반도체 웨이퍼(109)를 재치면(120a)에 탑재할 때의 「맞춤 어긋남」에 의해, 중심(OU)이 중심(OS)으로부터 어긋나는 경우가 있지만, 도 3에서는 일치한 경우를 나타내고 있다. 「맞춤 어긋남」이 있다고 해도, 그것이 허용 범위 내이면 플라스마 처리는 실시된다. 반도체 웨이퍼(109)의 주면(109a)의 반경 R2는 재치면(120a)의 반경 R1보다도 크다(R2>R1). 또한, 박막 전극(139b)의 외주단(139boe)의 반경 R4는, 내주단(139bie)의 반경 R3보다도 크다(R4>R3). 본 실시형태의 특징점은, 박막 전극(139b)의 내주단(139bie)의 반경 R3이 반도체 웨이퍼(109)의 단부(109e)의 반경 R2보다도 작은 것이다(R3<R2). 즉, 평면에서 보았을 때에 있어서 박막 전극(139b)과 반도체 웨이퍼(109)는 「겹침 영역(도 3에 있어서 해칭을 부여한 영역)」을 갖는 것으로 된다. 그리고, 이 「겹침 영역」은 반도체 웨이퍼(109)의 원호 형상의 단부(109e)의 전역에 걸친다. 가령, 전술의 「맞춤 어긋남」이 발생해서 중심(OU)이 중심(OS)으로부터 어긋난 경우에도, 「겹침 영역」은 반도체 웨이퍼(109)의 원호 형상의 단부(109e)의 전역에 걸쳐서 확보된다.

도 4에 나타내는 바와 같이, 유전체제 링(139a)의 상면은, 계단 형상으로 배치된 제1 면(139a1), 제3 면(139a3) 및 제2 면(139a2)을 구비한다. 제1 면(139a1) 및 제2 면(139a2)은, 반도체 웨이퍼(109)의 주면(109a) 또는 재치면(120a)에 평행한 수평면이고, 제3 면(139a3)은, 제1 면(139a1)과 제2 면(139a2)을 잇는 면이고, 반도체 웨이퍼(109)의 주면(109a) 또는 재치면(120a)에 대해서 수직인 면이다. 그리고, 유전체제 링(139a)의 상면에는 박막 전극(139b)이 마련되어 있다. 또, 유전체제 링(139a)의 상면에 절연성 피막을 마련하고, 그 위에 박막 전극(139b)을 형성해도 된다.

박막 전극(139b)은, 예를 들면 텅스텐의 용사막과 같은 도전성막에 의해 구성되어 있다. 링 형상의 박막 전극(139b)은, 내주단(139bie)으로부터 외주단(139boe)에 이르는 링폭을 갖고, 폭 방향에 제1 부분(139b1), 제3 부분(139b3) 및 제2 부분(139b2)을 갖는다. 제1 부분(139b1), 제3 부분(139b3) 및 제2 부분(139b2)은, 각각, 유전체제 링(139a)의 상면의 제1 면(139a1), 제3 면(139a3) 및 제2 면(139a2)에 대응해서 형성되어 있다. 따라서, 제1 부분(139b1) 및 제2 부분(139b2)은, 반도체 웨이퍼(109)의 주면(109a) 또는 재치면(120a)에 평행한 수평면이고, 제3 부분(139b3)은, 제1 부분(139b1)과 제2 부분(139b2)을 잇는 수직면이다. 또한, 제1 부분(139b1)은, 연직 방향에 있어서, 그 전역이 반도체 웨이퍼(109)의 이면(109b)보다도 낮게 위치하고 있고, 내주단(139bie)은 반도체 웨이퍼(109)의 아래쪽에 위치하며 반도체 웨이퍼(109)와 겹쳐 있다. 제1 부분(139b1)은, 반도체 웨이퍼(109)의 이면(109b)으로부터 수직 방향으로 거리 A만큼 이간해서 배치되고, 평면에서 보았을 때에 있어서, 반도체 웨이퍼(109)와의 사이에 「겹침 영역」을 갖는다. 제2 부분(139b2)은, 그 전역이 반도체 웨이퍼(109)의 주면(109a)보다도 높게 위치하고 있다. 또한, 제3 부분(139b3)은, 반도체 웨이퍼(109)의 단부(109e)로부터 수평 방향으로 거리 B만큼 이간하고 있다. 본 실시형태의 특징은, 거리 A는 거리 B보다도 작은 것이다. 수평 방향이란, 연직 방향과 직교하는 방향이고, 재치면(120a) 또는 반도체 웨이퍼(109)의 주면(109a)과 평행한 방향이다.

또, 도 2에 나타내는 바와 같이, 박막 전극(139b)의 제1 부분(139b1), 제3 부분(139b3) 및 제2 부분(139b2)은, 그 표면(상면)이 서셉터 링(113)에 의해 덮여 있다. 그리고, 서셉터 링(113)은, 제2 부분(139b2)의 위쪽에 있어서, 반도체 웨이퍼(109)의 주면(109a)보다도 높은 수평면을 구비하고 있다.

<플라스마 처리 방법>

다음으로, 전술의 플라스마 에칭 장치(100)를 이용한 플라스마 처리 방법을 설명한다.

우선, 전술의 플라스마 에칭 장치(100)를 준비한다.

다음으로, 반도체 웨이퍼(109)의 반입 공정이다. 진공 용기(101)의 측벽에는 처리실(104)과 동일한 압력까지 감압된 진공 반송실이 연결되어 있다. 반도체 웨이퍼(109)는, 진공 반송실 내에 배치된 웨이퍼 반송용의 로봇의 암(arm) 선단 상에 놓이고, 처리실(104) 내부에 반입된다. 다음으로, 반도체 웨이퍼(109)는 재치면(120a) 상에 놓이고, 시료대(ST)에 정전 흡착되어 유지된다.

다음은, 에칭 가스 도입 공정이다. 반송용 로봇이, 진공 반송실 내부에 퇴실한 후, 처리실(104) 내부가 밀폐된다. 이 상태에서, 에칭 처리용의 가스가 처리실(104) 내에 공급된다. 도입된 가스는, 샤워 플레이트(102)의 가스 도입 구멍(102a)을 통해 처리실(104)에 도입된다. 처리실(104) 내부는, 진공 배기구(110)에 연결된 진공 배기 장치의 동작에 의해, 진공 배기구(110)를 통해 내부의 가스나 입자가 배기되고 있다. 샤워 플레이트(102)의 가스 도입 구멍(102a)으로부터의 가스의 공급량과 진공 배기구(110)로부터의 배기량의 밸런스에 따라서, 처리실(104) 내가 반도체 웨이퍼(109)의 처리에 적합한 소정의 압력으로 조정된다.

다음은, 플라스마 에칭(플라스마 처리) 공정이다. 상세는 생략하지만, 필요에 따라 반도체 웨이퍼(109)의 온도 조정을 행한 후, 처리실(104) 내에 마이크로파의 전계와 자계가 공급되어 가스를 이용해서 플라스마(116)가 생성된다. 플라스마(116)가 형성되면, 전극 기재(108)에 고주파 전원(124)으로부터 고주파(RF) 전력이 공급되고, 반도체 웨이퍼(109)의 주면(109a)의 위쪽에 바이어스 전위가 형성되어 플라스마(116)의 전위와의 사이의 전위차에 따라서 플라스마(116) 내의 이온 등의 하전 입자가 반도체 웨이퍼(109)의 주면(109a)으로 유인된다. 또한, 하전 입자가, 반도체 웨이퍼(109)의 주면(109a)에 미리 배치된 처리 대상의 막층의 표면에 충돌해서 에칭 처리가 행해진다. 또한, 도 2∼도 4에서 설명한 바와 같이, 유전체 링(139)에 마련된 박막 전극(139b)에는, 고주파 전원(124)으로부터 정합 회로(129), 분기 박스(127) 및 부하 임피던스 가변 박스(130)를 경유해서 고주파(RF) 전력이 공급된다. 또, 에칭 처리 중에는, 처리실(104) 내에 도입된 처리용의 가스나 처리 중에 발생한 반응 생성물의 입자가 진공 배기구(110)로부터 배기된다.

다음은, 반도체 웨이퍼(109)의 반출 공정이다. 에칭 처리가 종료된 반도체 웨이퍼(109)는, 전술의 반송용 로봇의 암 선단에 지지되어 처리실(104)의 밖으로 반출된다.

<본 실시형태의 특징>

본 실시형태의 플라스마 처리 장치는, 반도체 웨이퍼(109)의 처리 중에, 시료대(ST)의 전극 기재(108)와, 유전체 링(139)에 마련한 박막 전극(139b)에 단일의 고주파 전원(124)으로부터 고주파 전력을 공급한다. 고주파 전원(124)으로부터 출력된 고주파 전력은, 분기 박스(127)와 박막 전극(139b) 사이를 전기적으로 접속하는 급전 경로 상을 그 위에 배치된 부하 임피던스 가변 박스(130)를 통해서 서셉터 링(113)의 내측에 배치된 박막 전극(139b)에 공급된다. 이때, 부하 임피던스 가변 박스(130)에 있어서 급전 경로 상의 임피던스가 바람직한 범위 내의 값으로 조절됨으로써, 서셉터 링(113)의 상부의 상대적으로 높은 임피던스 부분에 대해서, 고주파 전원(124)으로부터 분기 박스(127)를 경유하고, 전극 기재(108)를 통해 반도체 웨이퍼(109)의 주연부까지의 고주파 전력에 대한 임피던스의 값이 상대적으로 낮게 된다. 이것에 의해, 반도체 웨이퍼(109)의 주연부 및 외주 영역에 고주파 전력을 효과적으로 공급하여, 반도체 웨이퍼(109)의 주연부 및 외주 영역에서의 전계의 집중을 완화해서 이들 영역의 위쪽에 있어서의 바이어스 전위의 등전위면의 높이의 분포를 균일하게 할 수 있다. 따라서, 플라스마 처리 장치의 신뢰성이 향상함과 함께, 반도체 웨이퍼(109)의 플라스마 처리의 수율을 향상시킬 수 있다.

또한, 박막 전극(139b)은, 반도체 웨이퍼(109)의 이면(109b)보다도 낮게 위치하는 제1 부분(139b1)과, 반도체 웨이퍼(109)의 주면(109a)보다도 높게 위치하는 제2 부분(139b2)과, 제1 부분(139b1)과 제2 부분(139b2)을 잇는 제3 부분(139b3)을 구비하고 있다. 그리고, 평면에서 보았을 때에 있어서, 제1 부분(139b1)은 반도체 웨이퍼(109)와 겹치는 「겹침 영역」을 갖고 있다. 또한, 제1 부분(139b1)은, 이면(109b)으로부터 수직 방향으로 거리 A만큼 이간해서 배치되고, 제3 부분(139b3)은, 반도체 웨이퍼(109)의 단부(109e)로부터 수평 방향으로 거리 B만큼 이간해서 배치되고, 거리 A는 거리 B보다도 작다.

고주파 전력을 박막 전극(139b)에 공급함에 의해서 얻어지는 반도체 웨이퍼(109)의 외주 영역의 시스 전위 분포는, 주로 제1 부분(139b1) 및 제2 부분(139b2)에 의해서 형성된다. 이 전위 분포는, 제1 부분(139b1)과 제2 부분(139b2)을 반도체 웨이퍼(109)에 근접시킴으로써, 전계 강도를 강하게 할 수 있어, 시스 전위의 제어역을 확대하는 것이 가능하다. 그러나, 제3 부분(139b3)을 반도체 웨이퍼(109)에 너무 근접시키면, 반도체 웨이퍼(109)의 단부(109e) 부근에 있어서 서셉터 링(113)의 형상을 따른 급구배의 시스 전위 분포로 되어, 제어역으로서 부적당하게 된다. 한편, 제1 부분(139b1)을 반도체 웨이퍼(109)의 이면(109b)에 근접시키는 경우는, 반도체 웨이퍼(109)의 단부(109e) 부근만의 시스 전위 분포에 영향을 나타내고, 제어성은 제3 부분(139b3)을 너무 근접시킨 경우와 비교해서 양호해진다. 이상으로부터, 바람직한 시스 전위 제어역을 구비하기 위하여, 거리 A는 거리 B보다 작은 관계성(A<B)인 것이 바람직하다.

또한, 박막 전극(139b)을 구비하는 유전체 링(139)은, 그 상면이 유전체제의 서셉터 링(113)에 의해 덮여 있어 플라스마(116)에 접촉하지 않기 때문에, 과도한 온도 상승을 억제할 수 있다. 또한, 서셉터 링(113)과 접하는 유전체 링(139)의 표면은, 조면(예를 들면 표면 거칠기 Ra가 1.0 이상)에 의해 구성되어 있기 때문에, 플라스마에 접해서 고온으로 되는 서셉터 링(113)으로부터 유전체 링(139)에의 전열을 억제할 수 있다. 따라서, 플라스마 처리 장치의 신뢰성을 향상할 수 있고, 또한, 가공 형상 불균일의 발생을 억제할 수 있기 때문에, 반도체 웨이퍼(109)의 제조 수율을 향상할 수 있다.

또한, 시료대(ST)의 전극 기재(108)와, 유전체 링(139)에 마련한 박막 전극(139b)에 단일의 고주파 전원(124)으로부터 고주파 전력을 공급함으로써, 전극 기재(108)에 인가하는 고주파 전력과, 박막 전극(139b)에 인가하는 고주파 전력의 전기적인 상호 간섭을 억제할 수 있다. 반도체 웨이퍼(109)의 이면(109b)의 아래쪽에 있어서 박막 전극(139b)의 내주단(139bie)을 시료대(ST)에 근접시킬 수 있고, 박막 전극(139b)의 제1 부분(139b1) 및 제2 부분(139b2)을 반도체 웨이퍼(109)에 접근시킬 수 있다. 그 결과, 반도체 웨이퍼(109)의 주연부 및 외주 영역에 있어서 바람직한 전계 제어, 시스 전위 제어가 가능해지기 때문에, 플라스마 처리 장치의 신뢰성 향상 및 반도체 웨이퍼(109)의 수율 향상이라는 효과를 달성할 수 있다.

(변형예 1)

도 5는, 변형예 1인 플라스마 처리 장치의 웨이퍼 재치용 전극의 주변부를 나타내는 단면도이다. 도 5는, 도 4의 변형예이다.

상기 실시형태의 도 4와는, 유전체 링(139')의 형상이 다르다. 유전체성 링(139a')의 상면은, 제1 면(139a1), 제3 면(139a3') 및 제2 면(139a2)을 구비한다. 제3 면(139a3')은, 제1 면(139a1) 및 제2 면(139a2)에 대해서 90°보다 큰 경사를 갖는다. 제3 면(139a3')은, 연직 방향을 따라서 시료대(ST)에 근접하는 경사를 갖는다.

링 형상의 박막 전극(139b')은, 내주단(139bie)으로부터 외주단(139boe)에 이르는 링폭을 갖고, 폭 방향에 제1 부분(139b1), 제3 부분(139b3') 및 제2 부분(139b2)을 갖는다. 제1 부분(139b1), 제3 부분(139b3') 및 제2 부분(139b2)은, 각각, 유전체제 링(139a')의 상면의 제1 면(139a1), 제3 면(139a3') 및 제2 면(139a2)에 대응해서 형성되어 있다. 따라서, 제3 부분(139b3')은, 연직 방향을 따라서 시료대(ST)에 근접하는 경사를 갖는다.

변형예 1에 있어서도, 상기 실시형태와 마찬가지로, 평면에서 보았을 때에 있어서, 제1 부분(139b1)은 반도체 웨이퍼(109)와의 사이에 「겹침 영역」을 갖고 있다. 또한, 제1 부분(139b1)은, 이면(109b)으로부터 수직 방향으로 거리 A만큼 이간해서 배치되고, 제3 부분(139b3')은, 반도체 웨이퍼(109)의 단부(109e)로부터 수평 방향으로 거리 B'만큼 이간해서 배치되고, 거리 A는 거리 B'보다도 작다.

변형예 1에 따르면, 상기 실시형태에 비하여, 제3 부분(139b3') 하부를 반도체 웨이퍼(109)의 단부(109e)에 근접시킬 수 있다. 따라서, 반도체 웨이퍼(109)의 단부(109e) 주변에 있어서의 시스 전위 분포에 영향을 미쳐서, 시스 전위 제어역의 변경을 가능하게 한다.

(변형예 2)

도 6은, 변형예 2인 플라스마 처리 장치의 구성의 개략을 모식적으로 나타내는 단면도이다. 상기 실시형태의 도 2와는, 고주파 전력의 공급처가 다르다. 변형예 2에서는, 고주파 전원(124)은, 정합기(129) 및 분기 박스(127)를 통해서 도전체막(111)에 접속되어 있다.

도 6의 구성에 있어서도, 도 2에 나타내는 구성으로부터 부하 임피던스가 변화한 분을 고주파 전원(124)에 의한 고주파 전력값을 적절하게 변경해서 보정함으로써, 도전체막(111)에 의해 형성된 반도체 웨이퍼(109)의 주연부 및 외주 영역의 시스 전위 분포는, 도 2의 경우의 시스 전위 분포와 마찬가지로 되어, 상기 실시형태와 마찬가지의 효과를 얻을 수 있다.

또한, 상기 실시형태 혹은 변형예에서는, 처리 전에 미리 반도체 웨이퍼(109)의 주면에 배치되는 피에칭막은 실리콘 산화막이고, 에칭용의 처리 가스 및 클리닝용의 클리닝 가스로서, 사불화메탄 가스, 산소 가스, 트리플루오로메탄 가스가 이용된다. 또한, 피에칭막으로서, 실리콘 산화막뿐만 아니라, 폴리실리콘막, 포토레지스트막, 반사 방지 유기막, 반사 방지 무기막, 유기계 재료, 무기계 재료, 실리콘 산화막, 질화실리콘 산화막, 질화실리콘막, Low-k 재료, High-k 재료, 아모퍼스 카본막, Si 기판, 메탈 재료 등을 이용할 수 있으며, 이들 경우에 있어서도 동등한 효과가 얻어진다.

또한, 에칭용의 처리 가스로서는, 염소 가스, 브롬화수소 가스, 사불화메탄 가스, 삼불화메탄 가스, 이불화메탄 가스, 아르곤 가스, 헬륨 가스, 산소 가스, 질소 가스, 이산화탄소 가스, 일산화탄소 가스, 수소 가스 등을 사용할 수 있다. 또한, 에칭용의 처리 가스로서는, 암모니아 가스, 팔불화프로판 가스, 삼불화질소 가스, 육불화황 가스, 메탄 가스, 사불화실리콘 가스, 사염화실리콘 가스, 네온 가스, 크립톤 가스, 제논 가스, 라돈 가스 등을 사용할 수 있다.

이상, 본 발명자에 의해서 이루어진 발명을 그 실시형태에 의거해서 구체적으로 설명했지만, 본 발명은 상기 실시형태로 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 각종 변경 가능한 것은 물론이다. 예를 들면, 웨이퍼 재치용 전극(120)은 유전체막(140)의 내부 혹은 기재 전극(108)의 내부에, 반도체 웨이퍼(109)의 온도의 조절을 하는 히터를 구비해도 된다. 또한, 이와 같은 온도 조절을 위해서 기재 전극(108) 내부에서 제어기(170)와 통신 가능하게 배치되어 온도를 검지하는 적어도 하나의 온도 센서를 구비해도 된다.

상기 실시형태에서는, 처리실(104) 내에 주파수가 2.45GHz인 마이크로파의 전계와 이것에 아울러서 ECR을 형성할 수 있는 자계를 공급하고, 처리용 가스를 방전시켜서 플라스마를 형성하는 구성을 설명했다. 그러나, 상기 실시형태에서 설명한 구성은, 다른 방전(유효 자장 UHF 방전, 용량 결합형 방전, 유도 결합형 방전, 마그네트론 방전, 표면파 여기 방전, 트랜스퍼·커플드 방전)을 이용해서 플라스마를 형성하는 경우여도, 상기의 실시형태 등에서 설명한 것과 마찬가지의 작용·효과를 나타낼 수 있다. 또한, 플라스마 처리를 행하는 그 밖의 플라스마 처리 장치, 예를 들면 플라스마 CVD 장치, 애싱 장치, 표면 개질 장치 등에서 배치되는 웨이퍼 재치용 전극에, 상기 실시형태 및 변형예 1 및 2를 적용한 경우에 대해서도 마찬가지의 작용 효과를 얻을 수 있다.

OS : 중심 OU : 중심
ST : 시료대 100 : 플라스마 에칭 장치
101 : 진공 용기 102 : 샤워 플레이트
102a : 가스 도입 구멍 103 : 유전체창
104 : 처리실 105 : 도파관
106 : 전계 발생용 전원 107 : 자장 발생 코일
108 : 전극 기재 108a : 상면
108d : 오목부(함몰부) 108p : 볼록부(돌기부)
109 : 반도체 웨이퍼 109a : 주면
109b : 이면 109e : 단부(원호부)
110 : 진공 배기구 111 : 도전체막
112 : 접지 113 : 서셉터 링
116 : 플라스마 120 : 웨이퍼 재치용 전극
120a : 재치면 120b : 상면
124 : 고주파 전원 125 : 고주파 필터
126 : 직류 전원 127 : 분기 박스
129 : 정합기 130 : 부하 임피던스 가변 박스
139 : 유전체 링 139a : 유전체제 링
139a1 : 제1 면 139a2 : 제2 면
139a3 : 제3 면 139a3' : 제3 면
139b : 박막 전극 139b1 : 제1 부분
139b2 : 제2 부분 139b3 : 제3 부분
139b3' : 제3 부분 139bie : 내주단
139boe : 외주단 140 : 유전체막
150 : 절연 플레이트 151 : 접지 플레이트
152 : 냉매 유로 160 : 전계·자계 형성부
170 : 제어기

Claims (15)

1. (a) 진공 처리 장치 내부의 플라스마가 형성되는 처리실 내에 배치되고, 그 위에 처리 대상의 반도체 웨이퍼가 재치(載置)되는 재치면을 갖고, 평면에서 보았을 때에 있어서 제1 원형을 갖는 원통형의 볼록부를 구비한 시료대와,
   (b) 상기 시료대의 외주 영역에 있어서 상기 볼록부를 둘러싸서 배치되고, 상기 반도체 웨이퍼의 처리 중에 고주파 전력이 공급되고, 평면에서 보았을 때에 있어서 내주단(內周端)과 외주단(外周端)을 포함하는 링 형상의 박막 전극을 구비하는 유전체 링과,
   (c) 상기 유전체 링의 위에 놓여서 상기 박막 전극을 덮는 유전체제의 서셉터 링
   을 구비하고,
   상기 반도체 웨이퍼는, 평면에서 보았을 때에 있어서 제2 원형을 갖는 주면(主面) 및 이면(裏面)과, 상기 주면의 원주부(圓周部)인 단부를 포함하고,
   상기 제1 원형의 제1 반경은, 상기 제2 원형의 제2 반경보다도 작고,
   상기 박막 전극은, 상기 내주단을 구성하고, 상기 반도체 웨이퍼의 상기 이면보다도 낮게 위치하는 제1 부분과, 상기 제1 부분의 외주측에 배치되고, 상기 반도체 웨이퍼의 상기 주면보다도 높게 위치하는 평탄한 제2 부분과, 상기 제1 부분의 외주연부와 상기 제2 부분의 내주연부를 잇는 제3 부분을 포함하고,
   평면에서 보았을 때에 있어서, 상기 박막 전극의 상기 제1 부분은 상기 반도체 웨이퍼와 겹치는 겹침 영역을 가진 것이고,
   상기 서셉터 링은, 상기 박막 전극의 상기 제1 부분을 덮고 상기 반도체 웨이퍼가 재치면에 재치된 상태에서 평면에서 보았을 때에 있어서 상기 반도체 웨이퍼의 단부의 하방에 위치하는 내주부와, 상기 제2 부분을 덮는 상면이 평탄하게 된 외주부와, 이들 상기 내주부와 상기 외주부의 사이를 일체로 이어서 상기 제2 부분을 덮고 단차를 구성하는 부분을 구비한, 플라스마 처리 장치.
2. 제1항에 있어서,
   상기 겹침 영역은, 상기 반도체 웨이퍼의 상기 원주부의 전역(全域)에 걸치는, 플라스마 처리 장치.
3. 제1항에 있어서,
   상기 박막 전극의 상기 내주단은, 평면에서 보았을 때에 있어서 제3 반경의 제3 원형을 갖고, 상기 제3 반경은, 상기 제1 반경보다 크고, 상기 제2 반경보다도 작은, 플라스마 처리 장치.
4. 제1항에 있어서,
   상기 시료대에 고주파 전력을 공급하는 고주파 전원을 구비한, 플라스마 처리 장치.
5. 제4항에 있어서,
   상기 시료대는, 상기 고주파 전원과 전기적으로 접속된 도전성의 전극 기재와, 상기 전극 기재 상에 배치된 유전체막을 포함하고,
   상기 유전체막의 상면(上面)이 상기 재치면을 구성하고 있는, 플라스마 처리 장치.
6. 제4항에 있어서,
   상기 고주파 전원으로부터 상기 시료대 및 상기 박막 전극에 고주파 전력이 공급되는, 플라스마 처리 장치.
7. 제5항에 있어서,
   상기 유전체막은, 그 내부에 도전체막을 구비하고,
   상기 고주파 전원으로부터 상기 도전체막에 고주파 전력이 공급되는, 플라스마 처리 장치.
8. 제1항에 있어서,
   상기 반도체 웨이퍼의 상기 이면과 상기 박막 전극의 상기 제1 부분의 수직 방향의 제1 거리는, 상기 반도체 웨이퍼의 상기 단부와 상기 박막 전극의 상기 제3 부분의 수평 방향의 제2 거리보다도 작은, 플라스마 처리 장치.
9. 제8항에 있어서,
   상기 서셉터링의, 상기 박막 전극의 상기 제3 부분과 상기 반도체 웨이퍼의 상기 단부 사이의 상기 단차를 구성하는 부분의 상면은, 상기 내주부로부터 상기 외주부를 향함에 따라 높이가 높아지는 경사면을 구성하는, 플라스마 처리 장치.
10. 제1항에 있어서,
    상기 박막 전극의 상기 제1 부분 및 상기 제2 부분은, 상기 반도체 웨이퍼의 상기 주면과 평행한 수평면을 구비하고,
    상기 박막 전극의 상기 제3 부분은, 상기 반도체 웨이퍼의 상기 주면과 직행(直行)하는 수직면을 구비한, 플라스마 처리 장치.
11. 제1항에 있어서,
    상기 박막 전극의 상기 제1 부분 및 상기 제2 부분은, 상기 반도체 웨이퍼의 상기 주면과 평행한 수평면을 구비하고,
    상기 박막 전극의 상기 제3 부분은, 연직 방향을 따라서 상기 시료대에 근접하는 경사를 구비한, 플라스마 처리 장치.
12. 진공 처리 장치 내부의 플라스마가 형성되는 처리실 내에 배치되고, 그 위에 처리 대상의 반도체 웨이퍼가 재치(載置)되는 재치면을 가진 원통형의 볼록부를 구비한 시료대와,
    상기 시료대의 외주 영역에 있어서 상기 볼록부를 둘러싸서 배치되고, 상기 반도체 웨이퍼의 처리 중에 고주파 전력이 공급되고, 평면에서 보았을 때에 있어서 내주단(內周端)과 외주단(外周端)을 포함하는 링 형상의 박막 전극을 구비하는 유전체 링과,
    상기 유전체 링의 위에 놓여서 상기 박막 전극을 덮는 유전체제의 서셉터 링과,
    고주파 전원을 구비한 플라스마 처리 장치의 상기 처리실 내에서 상기 반도체 웨이퍼를 처리하는 플라스마 처리 방법으로서,
    상기 시료대에 주면 및 이면을 구비하는 반도체 웨이퍼를 재치하는 공정, 및
    상기 반도체 웨이퍼의 상기 주면에 플라스마 처리를 실시하는 공정
    을 포함하고,
    상기 박막 전극은, 상기 내주단을 구성하고, 상기 반도체 웨이퍼의 상기 이면보다도 낮게 위치하는 제1 부분과, 상기 제1 부분의 외주측에 배치되고, 상기 반도체 웨이퍼의 상기 주면보다도 높게 위치하는 평탄한 제2 부분과, 상기 제1 부분의 외주연부와 상기 제2 부분의 내주연부를 잇는 제3 부분을 구비하고,
    평면에서 보았을 때에 있어서, 상기 박막 전극의 상기 제1 부분은, 상기 반도체 웨이퍼와 겹치는 겹침 영역을 갖고,
    상기 서셉터 링은, 상기 박막 전극의 상기 제1 부분을 덮고 상기 반도체 웨이퍼가 재치면에 재치된 상태에서 평면에서 보았을 때에 있어서 상기 반도체 웨이퍼의 단부의 하방에 위치하는 내주부와, 상기 제2 부분을 덮는 상면이 평탄하게 된 외주부와, 이들 상기 내주부와 상기 외주부의 사이를 일체로 이어서 상기 제2 부분을 덮고 단차를 구성하는 부분을 구비하고,
    상기 반도체 웨이퍼의 상기 주면에 플라스마 처리를 실시하는 공정에 있어서, 상기 고주파 전원으로부터 상기 박막 전극에 고주파 전력을 공급하는, 플라스마 처리 방법.
13. 제12항에 있어서,
    상기 반도체 웨이퍼의 상기 주면 및 상기 이면은 원형을 갖고,
    상기 겹침 영역은, 상기 반도체 웨이퍼의 원주부의 전역에 걸치는, 플라스마 처리 방법.
14. 제12항에 있어서,
    상기 반도체 웨이퍼의 상기 이면과 상기 박막 전극의 상기 제1 부분의 수직 방향의 제1 거리는, 상기 반도체 웨이퍼의 상기 단부와 상기 박막 전극의 상기 제3 부분의 수평 방향의 제2 거리보다도 작은, 플라스마 처리 방법.
15. 제12항에 있어서,
    상기 반도체 웨이퍼의 상기 주면에 플라스마 처리를 실시하는 공정에 있어서, 상기 시료대에 고주파 전력을 공급하는, 플라스마 처리 방법.