KR102581504B1

KR102581504B1 - 게이트 구동회로 및 그것을 포함하는 표시 장치

Info

Publication number: KR102581504B1
Application number: KR1020160083652A
Authority: KR
Inventors: 박준현; 김성환; 전병근
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-07-01
Filing date: 2016-07-01
Publication date: 2023-09-25
Also published as: KR20180004379A

Abstract

복수의 구동 스테이지 그룹들을 포함하는 게이트 구동회로는, 상기 복수의 구동 스테이지 그룹들 각각은 복수의 구동 스테이지들 및 적어도 하나의 디스챠지 구동 스테이지를 포함하고, 상기 복수의 구동 스테이지들 및 상기 디스챠지 구동 스테이지 각각은, 제2 노드의 디스챠지 제어 신호에 응답해서 제1 노드의 신호, 게이트 신호 및 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함하고, 상기 적어도 하나의 디스챠지 구동 스테이지는, 제1 클럭 신호에 응답해서 제1 클럭 신호를 제2 노드로 전달하여 상기 디스챠지 제어 신호를 출력하고, 상기 캐리 신호 및 제2 클럭 신호에 응답해서 상기 제2 노드의 상기 디스챠지 제어 신호를 상기 디스챠지 전압으로 디스챠지하는 디스챠지 제어 회로를 더 포함한다.

Description

게이트 구동회로 및 그것을 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 표시 패널에 집적되는 게이트 구동회로 및 그것을 포함하는 표시 장치에 관한 것이다.

표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.

게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들은 복수의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다.

본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 제공하는데 있다.

본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 포함하는 표시 장치를 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명의 게이트 구동회로는 복수의 구동 스테이지 그룹들을 포함한다. 상기 복수의 구동 스테이지 그룹들 각각은 복수의 구동 스테이지들 및 적어도 하나의 디스챠지 구동 스테이지를 포함한다. 상기 복수의 구동 스테이지들 및 상기 디스챠지 구동 스테이지 각각은, 이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로, 상기 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로, 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로, 및 제2 노드의 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함한다. 상기 적어도 하나의 디스챠지 구동 스테이지는, 상기 제1 클럭 신호에 응답해서 상기 제1 클럭 신호를 상기 제2 노드로 전달하여 상기 디스챠지 제어 신호를 출력하고, 상기 캐리 신호 및 제2 클럭 신호에 응답해서 상기 제2 노드의 상기 디스챠지 제어 신호를 상기 디스챠지 전압으로 디스챠지하는 디스챠지 제어 회로를 더 포함한다.

이 실시예에 있어서, 상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 클럭 신호의 펄스 폭보다 좁다.

이 실시예에 있어서, 상기 제2 클럭 신호는 상기 제1 클럭 신호와 다른 위상을 갖는 신호이다.

이 실시예에 있어서, 상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함한다.

이 실시예에 있어서, 상기 디스챠지 제어 회로는, 상기 제1 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 클럭 신호와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터, 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 클럭 신호를 수신하는 제2 클럭단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제1 풀다운 회로는, 상기 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제1 디스챠지 트랜지스터 그룹, 상기 디스챠지 제어 신호에 응답해서 상기 게이트 신호를 상기 제1 디스챠지 전압으로 디스챠지하는 제3 디스챠지 트랜지스터, 및 상기 디스챠지 제어 신호에 응답해서 상기 캐리 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제4 디스챠지 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제1 디스챠지 트랜지스터 그룹은, 상기 제1 노드와 연결된 제1 전극, 제1 연결 노드와 연결된 제2 전극, 및 상기 제2 노드와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터, 및 상기 제1 연결 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 복수의 구동 스테이지들 각각은, 다음 캐리 신호에 응답해서 상기 제1 노드의 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제2 풀다운 회로를 더 포함한다.

이 실시예에 있어서, 상기 제2 풀다운 회로는, 상기 제1 노드와 연결된 제1 전극, 제2 연결 노드와 연결된 제2 전극, 및 상기 다음 캐리 신호와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터, 및 상기 제2 연결 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 다음 캐리 신호와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 캐리 신호가 출력되는 캐리 단자와 연결된 제1 전극 및 상기 제1 연결 노드와 연결된 제2 전극을 포함하고, 상기 캐리 단자와 상기 제1 연결 노드 사이에 전류패스가 형성되도록 다이오드 접속된 전류 제어 회로를 더 포함한다.

이 실시예에 있어서, 상기 전류 제어 회로의 상기 제2 전극은 상기 제2 연결 노드와 더 연결된다.

본 발명의 다른 특징에 따른 게이트 구동회로는 복수의 구동 스테이지 그룹들을 포함한다. 상기 복수의 구동 스테이지 그룹들 각각은 제1 제어 클럭 신호, 제2 제어 클럭 신호 및 제1 캐리 신호에 응답해서 디스챠지 제어 신호를 출력하는 디스챠지 제어 스테이지, 및 복수의 게이트 라인들을 각각 구동하는 복수의 구동 스테이지들을 포함한다. 상기 복수의 구동 스테이지들 각각은, 이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로, 상기 제1 노드의 신호에 응답하여 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로, 상기 제1 노드의 신호에 응답하여 상기 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로, 및 상기 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함한다.

상기 복수의 구동 스테이지들 각각으로 제공되는 상기 클럭 신호는 서로 다른 위상을 가지며, 상기 제1 제어 클럭 신호는 상기 복수의 구동 스테이지들 중 제1 구동 스테이지로 제공되는 클럭 신호이고, 상기 제2 제어 클럭 신호는 상기 복수의 구동 스테이지들 중 제2 구동 스테이지로 제공되는 클럭 신호이며, 상기 제1 캐리 신호는 상기 제1 구동 스테이지로부터 출력되는 캐리 신호이다.

이 실시예에 있어서, 상기 디스챠지 제어 스테이지는, 상기 제1 제어 클럭 신호에 응답해서 상기 제1 제어 클럭 신호를 상기 디스챠지 제어 신호로 출력하고, 상기 제1 캐리 신호 및 제2 제어 클럭 신호에 응답해서 상기 디스챠지 제어 신호를 상기 디스챠지 전압으로 디스챠지한다.

이 실시예에 있어서, 상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 제어 클럭 신호의 펄스 폭보다 좁고, 상기 제2 제어 클럭 신호는 상기 제1 제어 클럭 신호와 다른 위상을 갖는 신호이다.

이 실시예에 있어서, 상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함한다. 상기 디스챠지 제어 회로는, 상기 제1 제어 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 제어 클럭 신호와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터, 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 제어 클럭 신호를 수신하는 제2 클럭단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터 및 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함한다.

본 발명의 다른 특징에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 복수의 구동 스테이지 그룹들을 포함하고, 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 게이트 구동회로, 및 상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함한다. 상기 복수의 구동 스테이지 그룹들 각각은 복수의 구동 스테이지들을 포함하고, 상기 복수의 구동 스테이지들 각각은, 이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로, 상기 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로, 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로, 및 제2 노드의 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함한다. 상기 복수의 구동 스테이지들 중 k(k는 양의 정수)번째 구동 스테이지는, 상기 제1 클럭 신호에 응답해서 상기 제1 클럭 신호를 상기 제2 노드로 전달하여 상기 디스챠지 제어 신호를 출력하고, 상기 캐리 신호 및 제2 클럭 신호에 응답해서 상기 제2 노드의 상기 디스챠지 제어 신호를 상기 디스챠지 전압으로 디스챠지하는 디스챠지 제어 회로를 더 포함한다.

이 실시예에 있어서, 상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 클럭 신호의 펄스 폭보다 좁고, 상기 제2 클럭 신호는 상기 제1 클럭 신호와 다른 위상을 갖는 신호이다.

이 실시예에 있어서, 상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함한다. 상기 디스챠지 제어 회로는, 상기 제1 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 클럭 신호와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터, 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터, 상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 클럭 신호를 수신하는 제2 클럭단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함한다.

이와 같은 구성을 갖는 게이트 구동회로는 하나의 스테이지 그룹 내 복수의 스테이지들의 제1 풀다운 회로는 동일한 디스챠지 제어 신호에 응답해서 동작한다. 디스챠지 제어 신호의 펄스 폭은 클럭 신호의 펄스 폭보다 좁으므로 제1 풀다운 회로 내 트랜지스터들의 턴 온 시간이 감소한다. 따라서 제1 풀다운 회로 내 트랜지스터들의 장시간 구동에 의한 드레솔드 전압 쉬프트 현상을 최소화할 수 있으므로 게이트 구동회로의 신뢰성 저하를 방지할 수 있다. 그러므로 게이트 구동회로를 포함하는 표시장치의 신뢰성 저하를 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 7은 본 발명의 일 실시예에 따른 디스챠지 구동 스테이지의 회로도이다.
도 8은 도 6에 도시된 디스챠지 구동 스테이지 및 도 7에 도시된 구동 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 10은 도 9에 도시된 스테이지들의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 12는 도 11에 도시된 디스차지 제어 스테이지의 회로도이다.
도 13은 도 11에 도시된 구동 스테이지의 회로도이다.

이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 게이트 신호들의 타이밍도이다.

도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시 패널(DP), 게이트 구동회로(110), 데이터 구동회로(120) 및 구동 컨트롤러(130)를 포함한다.

표시 패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.

표시 패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시 패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.

표시 패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(110)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(120)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.

도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.

복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.

게이트 구동회로(110) 및 데이터 구동회로(120)는 구동 컨트롤러(130)로부터 제어 신호를 수신한다. 구동 컨트롤러(130)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(130)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Ft-1, Ft, Ft+1)을 구별하는 신호인 수직 동기 신호, 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.

게이트 구동회로(110)는 프레임 구간들(Ft-1, Ft, Ft+1) 동안에 구동 컨트롤러(130)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(G1~Gn)을 생성하고, 게이트 신호들(G1~Gn)을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(G1~Gn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(110)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(110)는 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다.

도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(110)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.

데이터 구동회로(120)는 구동 컨트롤러(130)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(130)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(120)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.

데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Ft-1, Ft, Ft+1)에 따라 반전될 수 있다. 데이터 구동회로(120)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.

데이터 구동회로(120)는 구동 칩(121) 및 구동 칩(121)을 실장하는 연성회로기판(122)을 포함할 수 있다. 데이터 구동회로(120)는 복수 개의 구동 칩(121)과 연성회로기판(122)을 포함할 수 있다. 연성회로기판(122)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동 칩들(121)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.

도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(120)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(120)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.

도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.

도 3에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TR, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.

화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.

액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.

스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.

도 4에 도시된 것과 같이, 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi, 도 3 참조)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj, 도 3 참조)에 연결된 제1 전극(SE), 및 제1 전극(SE)과 이격되어 배치된 제2 전극(DE)을 포함한다.

액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.

제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.

제1 기판(DS1)의 일면 상에 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.

제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층과 오믹 컨택층을 포함할 수 있다. 제1 절연층(10) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.

활성화부(AL) 상에 제2 전극(DE)과 제1 전극(SE)이 배치된다. 제2 전극(DE)과 제1 전극(SE)은 서로 이격되어 배치된다. 제2 전극(DE)과 제1 전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다.

제1 절연층(10) 상에 활성화부(AL), 제2 전극(DE), 및 제1 전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20)은 유기막이거나, 무기막일 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.

도 1에는 스태거 구조를 갖는 화소 트랜지스터(TR)를 예시적으로 도시하였으나, 화소 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.

제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공한다. 제3 절연층(30)은 유기물을 포함할 수 있다.

제3 절연층(30) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH)을 통해 제2 전극(DE)에 연결된다. 제3 절연층(30) 상에 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.

제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미 도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.

액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.

한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시 패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.

도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.

도 5에 도시된 것과 같이, 본 발명의 일 실시예에 따른 게이트 구동회로(110)는 복수의 구동 스테이지 그룹들(SG1, SG2, …)을 포함한다. 복수의 구동 스테이지 그룹들(SG1, SG2, …) 각각은 6 개의 스테이지들을 포함한다. 예를 들어, 구동 스테이지 그룹(SG1)은 스테이지들(SRC1~SRC6)을 포함하고, 구동 스테이지 그룹(SG2)은 스테이지들(SRC7~SRC12)을 포함한다. 이하 설명에서, 하나의 구동 스테이지 그룹에 포함되는 6 개의 스테이지들 중 세 번째 구동 스테이지(SRC3, SRC9, …)는 디스챠지 구동 스테이지라 칭하고, 나머지 5개의 스테이지들(SG1, SRC2, SRC4-SRC8, SRC10, SRC11, …)은 구동 스테이지라 칭한다. 구동 스테이지와 디스챠지 구동 스테이지의 구분이 불필요한 경우에는 스테이지로 칭한다. 하나의 구동 스테이지 그룹에 포함되는 스테이지들의 수는 다양하게 변경될 수 있다. 또한 하나의 구동 스테이지 그룹에 포함되는 디스챠지 구동 스테이지의 순서는 세 번째에 한정되지 않고, 다양하게 변경될 수 있다.

게이트 구동회로(110)는 도 1에 도시된 게이트 라인들(GL1~GLn)에 각각 대응하는 n개의 스테이지들(SRC1~SRCn) 및 더미 스테이지들(미 도시됨)을 포함할 수 있다. 복수 개의 스테이지들(SRC1~SRCn) 및 더미 스테이지들은 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다. 이 실시예에서 게이트 구동회로(110)는 9 개의 더미 스테이지들(미 도시됨)을 포함할 수 있다.

복수 개의 스테이지들(SRC1~SRCn) 각각은 도 1에 도시된 구동 컨트롤러(130)로부터 클럭 신호들(CKV1~CKV12) 중 대응하는 어느 하나, 제1 디스챠지 전압(VSS1) 및 제2 디스챠지 전압(VSS2)을 수신한다. 스테이지들(SRC1~SRC6)은 개시신호(STV)를 더 수신한다.

본 실시예에서 복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들(G1~Gn)을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.

복수 개의 스테이지들(SRC1~SRCn) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 제1 클럭 단자(CK1), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함한다. 디스챠지 구동 스테이지(SRC3, SRC9…)는 디스챠지 제어 출력 단자(DCO) 및 제3 입력 단자(IN3)를 더 포함한다. 복수 개의 스테이지들(SRC1~SRCn) 중 디스챠지 구동 스테이지들(SRC3, SRC9…)을 제외한 나머지 구동 스테이지들(SRC1, SRC2, SRC4~SRC8, SRC10~SRC14, …)은 디스챠지 제어 입력 단자(DCI)를 더 포함한다.

복수 개의 스테이지들(SRC1~SRCn) 각각의 게이트 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 게이트 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.

복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 다음 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 이전 스테이지의 제2 입력 단자(IN2)에 전기적으로 연결된다. 예컨대, 복수 개의 스테이지들(SRC1~SRCn) 중 k번째 스테이지의 캐리 출력 단자(CR)는 k-9번째 구동 스테이지의 제2 입력 단자(IN2) 및 k+6번째 스테이지의 제1 입력 단자(IN1)와 연결된다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 캐리 신호를 출력한다.

복수 개의 스테이지들(SRC2~SRCn) 각각의 제1 입력 단자(IN1)는 해당 스테이지 이전의 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 스테이지들(SRCk)의 제1 입력 단자(IN1)는 k-6번째 구동 스테이지(SRCk-6)의 캐리 신호(CRk-6)를 수신한다. 복수 개의 스테이지들(SRC1~SRCn) 중 스테이지들(SRC1~SRC6)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호 대신에 도 1에 도시된 구동 컨트롤러(130)로부터의 수직 개시 신호(STV)를 수신한다.

복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 스테이지 다음의 스테이지의 캐리 출력 단자(CR)로부터의 캐리 신호를 수신한다. 예컨대, k번째 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+9번째 스테이지(SRCk+9)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRk+9)를 수신한다.

복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 클럭 단자(CK1)는 클럭 신호들(CKV1~CKV12) 중 대응하는 어느 하나를 수신한다. 예컨대, 스테이지들(SRC1, SRC13, …)의 제1 클럭 단자(CK1)는 클럭 신호(CKV1)를 수신하고, 스테이지들(SRC2, SRC14, …)의 제1 클럭 단자(CK1)는 클럭 신호(CKV2)를 수신하고, 스테이지들(SRC3, SRC15, …)의 제1 클럭 단자(CK1)는 클럭 신호(CKV3)를 수신하고, 스테이지들(SRC4, SRC16, …)의 제1 클럭 단자(CK1)는 클럭 신호(CKV4)를 수신한다. 클럭 신호들(CKV1~CKV12)은 위상이 서로 다른 신호들일 수 있다. 또한 클럭 신호들(CKV1~CKV6) 각각 및 클럭 신호들(CKV7~CKV12) 각각은 위상이 서로 반대인 신호들을 수 있다.

복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 전압 단자(V1)는 제1 디스챠지 전압(VSS1)을 수신한다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 전압 단자(V2)는 제2 디스챠지 전압(VSS2)을 수신한다. 제1 디스챠지 전압(VSS1)과 제2 디스챠지 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 디스챠지 전압(VSS2)은 제1 디스챠지 전압(VSS1)보다 낮은 전압 레벨일 수 있다.

본 발명의 일 실시예에서 복수 개의 스테이지들(SRC1~SRCn) 각각은 그 회로구성에 따라 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 제1 클럭 단자(CK1), 제1 전압 단자(V1) 및 제2 전압 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들을 더 포함할 수 있다. 예컨대, 제1 전압 단자(V1), 및 제2 전압 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 스테이지들(SRC1~SRCn) 각각은 제1 디스챠지 전압(VSS1)과 제2 디스챠지 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.

디스챠지 구동 스테이지들(SRC3, SRC9…) 각각의 제2 클럭 단자(CK2)는 제1 클럭 단자(CK1)로 수신되는 클럭 신호와 다른 클럭 신호를 수신한다. 예컨대, 디스챠지 구동 스테이지(SRC3)의 제1 클럭 단자(CK1)는 클럭 신호(CK3)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK7)를 수신한다. 디스챠지 구동 스테이지(SRC9)의 제1 클럭 단자(CK1)는 클럭 신호(CK9)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK1)를 수신한다. 즉, 디스챠지 구동 스테이지들(SRC3, SRC9…) 각각의 제2 클럭 단자(CK2)로 수신되는 클럭 신호는 제1 클럭 단자(CK1)로 수신되는 클럭 신호보다 4 수평 구간(4HP) 지연된 신호이다.

디스챠지 구동 스테이지들(SRC3, SRC9…) 각각의 제3 입력 단자(IN3)는 자신의 스테이지로부터 출력되는 캐리 신호를 수신한다. 예컨대, 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 캐리 신호(CRk)를 수신한다.

디스챠지 구동 스테이지들(SRC3, SRC9…)의 디스챠지 제어 출력 단자(DCO)는 디스챠지 제어 신호(DSC)를 출력한다. 디스챠지 구동 스테이지들(SRC3, SRC9…) 각각의 디스챠지 제어 출력 단자(DCO)는 동일한 스테이지 그룹 내 구동 스테이지들의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 예컨대, 구동 스테이지 그룹(SG1) 내 디스챠지 구동 스테이지(SRC3)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG1) 내 구동 스테이지들(SRC1, SRC2, SRC4, SRC5, SRC6) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 구동 스테이지 그룹(SG2) 내 디스챠지 구동 스테이지(SRC9)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG2) 내 구동 스테이지들(SRC7, SRC8, SRC10, SRC11, SRC12) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다.

도 6은 본 발명의 일 실시예에 따른 디스챠지 구동 스테이지의 회로도이다.

도 6은 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn) 중 디스챠지 구동 스테이지(SRCk)를 예시적으로 도시하였다(단, k=3, 9, …). 도 5에 도시된 디스챠지 구동 스테이지들(SRC1, SRC9, …)은 디스챠지 구동 스테이지(SRCk)와 동일한 구성을 가질 수 있다.

도 6을 참조하면, 디스챠지 구동 스테이지(SRCk)는 입력 회로(210), 제1 출력 회로(220), 제2 출력 회로(230), 디스챠지 제어 회로(240), 제1 풀다운 회로(250)를 포함한다. 디스챠지 구동 스테이지(SRCk)는 제2 풀다운 회로(260)를 더 포함할 수 있다.

입력 회로(210)는 k-6번째 스테이지(SRCk-6)로부터의 k-6 번째 캐리 신호(CRk-6)를 수신하고, 제1 노드(N1)를 프리챠지한다. 제1 출력 회로(220)는 제1 노드(N1)의 신호에 응답하여 클럭 신호(CKV)를 k번째 게이트 신호(Gk)로서 출력한다. 제2 출력 회로(230)는 제1 노드(N1)의 신호에 응답하여 제1 클럭 신호(CKV_1)를 k번째 캐리 신호(CRk)로서 출력한다. 제1 클럭 신호(CKV_1)는 도 5에 도시된 클럭 신호들(CKV1~CKV12) 중 디스챠지 구동 스테이지(SRCk)에 대응하는 클럭 신호이다.

디스챠지 제어 회로(240)는 제1 클럭 신호(CKV_1)에 응답해서 제1 클럭 신호(CKV_1)를 제2 노드(N2)로 전달하고, k번째 캐리 신호(CRk) 및 제2 클럭 신호(CKV_2)에 응답해서 제2 노드(N2)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다.

제1 풀다운 회로(250)는 제2 노드(N2)의 신호에 응답해서 제1 노드(N1)의 신호 및 k번째 캐리(CRk)를 제2 디스챠지 전압(VSS2)으로 디스챠지하고, k번째 게이트 신호(Gk)를 제1 디스챠지 전압(VSS1)으로 디스챠지한다. 제2 풀다운 회로(260)는 제2 노드(N2)의 신호에 응답해서 제1 노드(N1)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다. 제2 풀다운 회로(260)는 k+9번째 스테이지(SRCk+9)로부터의 k+9번째 캐리 신호(CRk+9)에 응답해서 제1 노드(N1)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다.

입력 회로(210), 제1 출력 회로(220), 제2 출력 회로(230), 디스챠지 제어 회로(240), 제1 풀다운 회로(250) 및 제2 풀다운 회로(260) 의 구체적인 구성 예는 다음과 같다.

입력 회로(210)는 제1 입력 트랜지스터들(TR1_1, TR1_2)을 포함한다. 제1 입력 트랜지스터(TR1_1)는 k-6번째 스테이지(SRCk-6)로부터의 k-6번째 캐리 신호(CRk-6)를 수신하는 제1 입력 단자(IN1)와 연결된 제1 전극, 제3 연결 노드(CN3)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 게이트 전극을 포함한다. 제2 입력 트랜지스터(TR1_1)는 제3 연결 노드(CN3)와 연결된 제1 전극, 제1 노드와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 게이트 전극을 포함한다.

제1 출력 회로(220)는 제1 출력 트랜지스터(TR2) 및 커패시터(C1)를 포함한다. 제1 출력 트랜지스터(TR2)는 제1 클럭 신호(CKV_1)를 수신하는 제1 클럭 단자(CK1)와 연결된 제1 전극, k번째 게이트 신호(Gk)를 출력하는 게이트 출력 단자(OUT)와 연결된 제2 전극 및 제1 노드(N1)와 연결된 게이트 전극을 포함한다. 커패시터(C1)는 제1 노드(N1)와 게이트 출력 단자(OUT) 사이에 연결된다.

제2 출력 회로(230)는 제2 출력 트랜지스터(TR3)를 포함한다. 제2 출력 트랜지스터(TR3)는 클럭 단자(CK)와 연결된 제1 전극, k번째 캐리 신호(CRk)를 출력하는 캐리 출력 단자(CR)와 연결된 제2 전극 및 제1 노드(N1)와 연결된 게이트 전극을 포함한다.

디스챠지 제어 회로(240)는 제1 내지 제6 제어 트랜지스터들(TR4, TR5, TR6, TR7, TR8, TR9)을 포함한다. 제1 제어 트랜지스터(TR4)는 제1 클럭 단자(CK1)와 연결된 제1 전극, 제3 노드(N3)와 연결된 제2 전극 및 제1 클럭 단자(CK1)와 연결된 게이트 전극을 포함한다. 제2 제어 트랜지스터(TR5)는 제1 클럭 단자(CK1)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 제3 노드(N3)와 연결된 게이트 전극을 포함한다. 제3 제어 트랜지스터(TR6)는 제3 노드(N3)와 연결된 제1 전극, 제2 디스챠지 전압(VSS2)을 수신하는 제2 전압 단자(V2)와 연결된 제2 전극, 및 제2 클럭 신호(CKV_2)를 수신하는 제2 클럭 단자(CK2)와 연결된 게이트 전극을 포함한다. 제4 제어 트랜지스터(TR7)는 제2 노드(N2)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 클럭 단자(CK2)와 연결된 게이트 전극을 포함한다. 제5 제어 트랜지스터(TR8)는 제3 노드(N3)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 k번째 캐리 신호(CRk)를 수신하는 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다. 제6 제어 트랜지스터(TR9)는 제2 노드(N2)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다. 제2 노드(N2)는 디스챠지 제어 신호(DSCk)를 출력하는 디스챠지 제어 출력 단자(DCO)와 연결된다.

제1 풀다운 회로(250)는 제1 디스챠지 트랜지스터 그룹(251), 제2 디스챠지 트랜지스터(TR12) 및 제3 디스챠지 트랜지스터(TR13)를 포함한다. 제1 디스챠지 트랜지스터 그룹(251)은 제2 노드(N2)의 디스챠지 제어 신호(DSCk)에 응답해서 제1 노드(N1)의 신호를 2 디스챠지 전압(VSS2)으로 디스챠지한다. 제1 디스챠지 트랜지스터 그룹(251)은 제1 디스챠지 트랜지스터(TR11_1) 및 제2 디스챠지 트랜지스터(TR11_2)를 포함한다. 제1 디스챠지 트랜지스터(TR11_1)는 제1 노드(N1)와 연결된 제1 전극, 제1 연결 노드(CN1)와 연결된 제2 전극, 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다. 제2 디스챠지 트랜지스터(TR11_2)는 제1 연결 노드(CN1)와 연결된 제1 전극, 제2 디스챠지 전압(VSS2)을 수신하는 제2 전압 단자(V2)와 연결된 제2 전극, 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다. 제3 디스챠지 트랜지스터(TR12)는 게이트 출력 단자(OUT)와 연결된 제1 전극, 제1 디스챠지 전압(VSS1)을 수신하는 제1 전압 단자(V1)와 연결된 제2 전극, 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다. 제4 디스챠지 트랜지스터(TR12)는 캐리 출력 단자(CR)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극, 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다.

제2 풀다운 회로(260)는 제1 풀다운 트랜지스터(TR10_1) 및 제2 풀다운 트랜지스터(TR10_2)를 포함한다. 제1 풀다운 트랜지스터(TR10_1)는 제1 노드(N1)와 연결된 제1 전극, 제2 연결 노드(CN2)와 연결된 제2 전극, 및 제2 전압 단자(V2)와 연결된 게이트 전극을 포함한다. 제2 풀다운 트랜지스터(TR10_2)는 제2 연결 노드(CN2)와 연결된 제1 전극, 제2 연결 노드(CN2)와 연결된 제2 전극, 및 k+9번째 캐리 신호(CRk+9)와 연결된 게이트 전극을 포함한다.

도 7은 본 발명의 일 실시예에 따른 디스챠지 구동 스테이지의 회로도이다.

도 7은 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn) 중 구동 스테이지(SRCp)를 예시적으로 도시하였다(단, p=1, 2, 4~8, 10, …). 도 5에 도시된 구동 스테이지들(SRC1, SRC2, SRC4 …)은 도 7에 도시된 구동 스테이지(SRCp)와 동일한 구성을 가질 수 있다.

도 7을 참조하면, 구동 스테이지(SRCp)는 입력 회로(310), 제1 출력 회로(320), 제2 출력 회로(330), 제1 풀다운 회로(350)를 포함한다. 구동 스테이지(SRCp)는 제2 풀다운 회로(360)를 더 포함할 수 있다. 도 7의 입력 회로(310), 제1 출력 회로(320), 제2 출력 회로(330), 제1 풀다운 회로(350) 및 제2 풀다운 회로(360)의 구성 및 동작은 도 6에 도시된 입력 회로(210), 제1 출력 회로(220), 제2 출력 회로(230), 제1 풀다운 회로(250) 및 제2 풀다운 회로(260)와 동일하므로 동일한 인출 번호를 병기하고, 중복되는 설명은 생락한다.

제1 풀다운 회로(350)는 디스챠지 제어 입력 단자(DCI)를 통해 수신되는 디스챠지 제어 신호(DSCk)에 응답해서 제1 노드(N1)의 신호 및 p번째 캐리(CRp)를 제2 디스챠지 전압(VSS2)으로 디스챠지하고, p번째 게이트 신호(Gp)를 제1 디스챠지 전압(VSS1)으로 디스챠지한다.

도 8은 도 6에 도시된 디스챠지 구동 스테이지 및 도 7에 도시된 구동 스테이지의 동작을 설명하기 위한 타이밍도이다.

도 6, 도 7 및 도 8을 참조하면, 클럭 신호들(CKV1~CKV12) 각각은 6 수평 구간(6HP)에 대응하는 펄스 폭을 갖는 신호들이다. 클럭 신호들(CKV1~CKV12)은 순차적으로 1 수평 구간(1HP)씩 지연된 신호들이다.

디스챠지 제어 회로(240)는 제1 클럭 신호(CKV_1)에 응답해서 제1 클럭 신호(CKV_1)를 제2 노드(N2)의 디스챠지 제어 신호(DSCk)로 전달하고, k번째 캐리 신호(CRk) 및 제2 클럭 신호(CKV_2)에 응답해서 제2 노드(N2)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다. 예컨대, 디스챠지 구동 스테이지(SRC9) 내 디스챠지 제어 회로(240)는 클럭 신호(CKV9)에 응답해서 클럭 신호(CKV9)를 디스챠지 제어 신호(DSC9)로 출력하고, 캐리 신호(CR9) 및 클럭 신호(CKV1)에 응답해서 디스챠지 제어 신호(DSC9)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다.

도 5에 도시된 구동 스테이지 그룹(SG2) 내 구동 스테이지들(SRC7, SRC8, SRC10, SRC11, SRC12) 각각의 제1 풀다운 회로(250) 및 디스챠지 구동 스테이지(SRC9) 내 제1 풀다운 회로(350)는 디스챠지 제어 신호(DSC9)에 응답해서 제1 노드(N1)의 신호 및 캐리 출력 단자(CR)의 캐리 신호들(CR7~CR12)을 제2 디스챠지 전압(VSS2)으로 디스챠지하고, 게이트 출력 단자(OUT)의 게이트 신호들(G7~G12)를 제1 디스챠지 전압(VSS1)으로 디스챠지할 수 있다. 디스챠지 제어 신호(DSC9)의 펄스 폭은 클럭 신호(CKV9)가 하이 레벨로 천이할 때부터 클럭 신호(CKV1)가 하이 레벨로 천이할 때까지에 해당하는 4수평 구간(4HP)이다. 즉, 디스챠지 제어 신호(DSC9)의 펄스 폭이 클럭 신호들(CKV1~CKV12)의 펄스 폭보다 짧으므로 제1 풀다운 회로(250) 및 제1 풀다운 회로(350) 내 제1 내지 제4 디스챠지 트랜지스터들(TR11_1, TR11_2, TR12, TR13)의 턴 온 시간이 감소될 수 있다.

제1 내지 제4 디스챠지 트랜지스터들(TR11_1, TR11_2, TR12, TR13)은 게이트 구동회로(110)가 동작하는 동안 주기적으로 턴 온/오프를 반복적으로 수행한다. 게이트 구동회로(110)의 동작 시간이 길어질수록 그리고 주변 온도가 높아질수록 제1 내지 제4 디스챠지 트랜지스터들(TR11_1, TR11_2, TR12, TR13)의 드레솔드 전압은 포지티브 쉬프트하는 경향이 있다. 본 발명의 실시예와 같이, 디스챠지 제어 신호(DSC9)의 펄스 폭을 클럭 신호들(CKV1~CKV12)의 펄스 폭보다 짧게 설정하면 제1 내지 제4 디스챠지 트랜지스터들(TR11_1, TR11_2, TR12, TR13)의 턴 온 시간(동작 시간)이 감소하므로 게이트 구동회로(110)의 동작 마진을 확보할 수 있다.

한편, 제2 풀다운 회로(260)는 k+9번째 스테이지(SRCk+9)로부터의 캐리 신호(CRk+9)에 응답해서 제1 노드(N1)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다. 제1 클럭 신호(CKV_1)가 로우 레벨로 천이한 후 3 수평 주기(3HP)만큼 지연된 후 1 노드(N1)는 제2 디스챠지 전압(VSS2)으로 디스챠지될 수 있다. 제1 클럭 신호(CKV_1)가 로우 레벨로 천이하더라도 제1 출력 트랜지스터(TR2) 및 제2 출력 트랜지스터(TR3)는 턴 온 상태를 유지하므로 k번째 게이트 신호(Gk) 및 k번째 캐리 신호(CRk)는 제1 출력 트랜지스터(TR2) 및 제2 출력 트랜지스터(TR3)를 통해 제1 클럭 신호(CKV_1)의 로우 레벨로 빠르게 디스챠지될 수 있다.

도 9는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다. 도 10은 도 9에 도시된 스테이지들의 동작을 설명하기 위한 타이밍도이다.

도 9 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(110_1)는 복수의 구동 스테이지 그룹들(SG1, SG2, SG3, …)을 포함한다. 복수의 구동 스테이지 그룹들(SG1, SG2, SG3…) 각각은 4 개의 스테이지들을 포함한다. 예를 들어, 구동 스테이지 그룹(SG1)은 스테이지들(ASRC1~ASRC4)을 포함하고, 구동 스테이지 그룹(SG2)은 스테이지들(ASRC5~ASRC8)을 포함하고, 구동 스테이지 그룹(SG3)은 스테이지들(ASRC9~ASRC12)을 포함한다. 이하 설명에서, 하나의 구동 스테이지 그룹에 포함되는 4 개의 스테이지들 중 두 번째 스테이지는 디스챠지 구동 스테이지라 칭하고, 나머지 3개의 스테이지들은 구동 스테이지라 칭한다. 예컨대, 구동 스테이지 그룹(SG1) 내 두 번째 스테이지(ASRC2)는 디스챠지 구동 스테이지이고, 다른 스테이지들(ASRC1, ASRC3, ASRC4)은 구동 스테이지이다. 구동 스테이지 그룹(SG2) 내 두 번째 스테이지(ASRC6)는 디스챠지 구동 스테이지이고, 다른 스테이지들(ASRC5, ASRC7, ASRC8)은 구동 스테이지이다. 구동 스테이지 그룹(SG3) 내 두 번째 스테이지(ASRC10)는 디스챠지 구동 스테이지이고, 다른 스테이지들(ASRC9, ASRC11, ASRC12)은 구동 스테이지이다.

구동 스테이지와 디스챠지 구동 스테이지의 구분이 불필요한 경우에는 스테이지로 칭한다. 하나의 구동 스테이지 그룹에 포함되는 스테이지들의 수는 다양하게 변경될 수 있다. 또한 하나의 구동 스테이지 그룹에 포함되는 디스챠지 구동 스테이지의 순서는 두 번째에 한정되지 않고, 다양하게 변경될 수 있다.

스테이지들(ASRC1~ASRCn) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 제1 클럭 단자(CK1), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함한다. 디스챠지 구동 스테이지(ASRC2, ASRC6, ASRC10, …)는 디스챠지 제어 출력 단자(DCO) 및 제3 입력 단자(IN3)를 더 포함한다. 복수의 구동 스테이지들(ASRC1~ASRCn) 중 디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …)을 제외한 나머지 구동 스테이지들(SRC1, SRC2, SRC4~SRC8, SRC10~SRC14, …)은 디스챠지 제어 입력 단자(DCI)를 더 포함한다.

구동 스테이지들(ASRC1, ASRC2, ASRC4-ASRC8, ASRC10, ASRC11, …)은 도 5에 도시된 구동 스테이지들(SG1, SRC2, SRC4~SRC8, SRC10~SRC14, …)과 동일한 구성을 갖는다. 디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …)은 도 5에 도시된 구동 스테이지들(SG1, SRC2, SRC4~SRC8, SRC10~SRC14, …)과 동일한 구성을 갖는다.

디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …) 각각의 제2 클럭 단자(CK2)는 제1 클럭 단자(CK1)로 수신되는 클럭 신호와 다른 클럭 신호를 수신한다. 예컨대, 디스챠지 구동 스테이지(SRC2)의 제1 클럭 단자(CK1)는 클럭 신호(CK2)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK5)를 수신한다. 디스챠지 구동 스테이지(SRC6)의 제1 클럭 단자(CK1)는 클럭 신호(CK6)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK9)를 수신한다. 디스챠지 구동 스테이지(SRC10)의 제1 클럭 단자(CK1)는 클럭 신호(CK10)를 수신하고, 제2 클럭 단자(CK2)는 클럭 신호(CK1)를 수신한다.

즉, 디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …) 각각의 제2 클럭 단자(CK2)로 수신되는 클럭 신호는 제1 클럭 단자(CK1)로 수신되는 클럭 신호보다 3 수평 구간(3HP) 지연된 신호이다.

디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …) 각각의 제3 입력 단자(IN3)는 자신의 스테이지로부터 출력되는 캐리 신호를 수신한다. 예컨대, 구동 스테이지(ASRCk)의 제3 입력 단자(IN3)는 캐리 신호(CRk)를 수신한다.

디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …)의 디스챠지 제어 출력 단자(DCO)는 디스챠지 제어 신호(DSC)를 출력한다. 디스챠지 구동 스테이지들(ASRC2, ASRC6, ASRC10, …)각각의 디스챠지 제어 출력 단자(DCO)는 동일한 스테이지 그룹 내 구동 스테이지들의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 예컨대, 구동 스테이지 그룹(SG1) 내 디스챠지 구동 스테이지(ASRC2)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG1) 내 구동 스테이지들(ASRC1, ASRC3, SRC4) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 구동 스테이지 그룹(SG2) 내 디스챠지 구동 스테이지(ASRC6)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG2) 내 구동 스테이지들(ASRC5, ASRC7, ASRC8) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다. 구동 스테이지 그룹(SG3) 내 디스챠지 구동 스테이지(ASRC10)의 디스챠지 제어 출력 단자(DCO)는 구동 스테이지 그룹(SG3) 내 구동 스테이지들(ASRC9, ASRC11, ASRC12) 각각의 디스챠지 제어 입력 단자(DCI)와 전기적으로 연결된다.

도 11은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.

도 11을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(110_2)는 복수의 구동 스테이지 그룹들(SG1, SG2, …)을 포함한다. 복수의 구동 스테이지 그룹들(SG1, SG2, …) 각각은 1개의 디스챠지 제어 스테이지와 6개의 구동 스테이지들을 포함한다. 예를 들어, 구동 스테이지 그룹(SG1)은 디스챠지 제어 스테이지(DSCC1) 및 구동 스테이지들(BSRC1~BSRC6)을 포함하고, 구동 스테이지 그룹(SG2)은 디스챠지 제어 스테이지(DSCC2) ALC 구동 스테이지들(SRC7~SRC12)을 포함한다. 하나의 구동 스테이지 그룹에 포함되는 스테이지들의 수는 다양하게 변경될 수 있다. 게이트 구동회로(110_2)는 도 1에 도시된 게이트 라인들(GL1~GLn)에 각각 대응하는 n개의 구동 스테이지들(SRC1~SRCn) 및 더미 스테이지들(미 도시됨)을 포함할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 스테이지들은 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다. 이 실시예에서 게이트 구동회로(110_2)는 9 개의 더미 스테이지들(미 도시됨)을 포함할 수 있다.

복수 개의 구동 스테이지들(BSRC1~BSRCn) 각각은 도 1에 도시된 구동 컨트롤러(130)로부터 클럭 신호들(CKV1~CKV12) 중 대응하는 어느 하나, 제1 디스챠지 전압(VSS1) 및 제2 디스챠지 전압(VSS2)을 수신한다. 구동 스테이지들(BSRC1~BSRC6)은 개시신호(STV)를 더 수신한다.

본 실시예에서 복수 개의 구동 스테이지들(BSRC1~BRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들(G1~Gn)을 각각 제공한다. 복수 개의 구동 스테이지들(BSRC1~BSRCn) 각각은 도 5에 도시된 구동 스테이지들(SG1, SRC2, SRC4-SRC8, SRC10, SRC11, …)과 동일하게 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 디스플레이 제어 입력 단자(DCI), 제1 클럭 단자(CK1), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함할 수 있다. 복수 개의 구동 스테이지들(BSRC1~BSRCn) 각각의 회로 구성 및 동작은 도 7에 도시된 구동 스테이지(SRCp)와 동일하므로 중복되는 설명은 생략한다. 디스챠지 제어 스테이지들(DSCC1, DSCC2, …)은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제3 입력 단자(CRk) 및 디스챠지 제어 출력 단자(DCO)를 포함할 수 있다.

구동 스테이지 그룹(SG1) 내 디스챠지 제어 스테이지(DSCC1)로부터 출력되는 디스챠지 제어 신호(DSC1)는 구동 스테이지들(BSRC1~BSRC6)로 제공된다. 구동 스테이지 그룹(SG2) 내 디스챠지 제어 스테이지(DSCC2)로부터 출력되는 디스챠지 제어 신호(DSC2)는 구동 스테이지들(BSRC7~BSRC12)로 제공된다.

도 12는 도 11에 도시된 디스차지 제어 스테이지의 회로도이다.

도 12를 참조하면, 디스챠지 제어 회로(DSCCi)(i는 자연수)는 제1 클럭 신호(CKV_1)에 응답해서 제1 클럭 신호(CKV_1)를 디스챠지 제어 신호(DSCi)로 출력하고, k번째 캐리 신호(CRk)(k=(i-1)x6+3) 및 제2 클럭 신호(CKV_2)에 응답해서 디스챠지 제어 신호(DSCi)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다. 제1 클럭 신호(CKV_1)는 도 11에 도시된 k번째 구동 스테이지(BSRCk)의 제1 클럭 단자(CK1)로 수신되는 클럭 신호와 동일하고, 제2 클럭 신호(CKV_2)는 제1 클럭 신호(CKV_1)보다 4 수평 주기(4HP) 지연된 클럭 신호이다.

예컨대, 디스챠지 제어 회로(DSCC1)는 제1 클럭 단자(CK1)로 수신되는 클럭 신호(CKV3)에 응답해서 클럭 신호(CKV3)를 디스챠지 제어 신호(DSC1)로 출력하고, 제3 입력 단자(IN3)로 수신되는 캐리 신호(CR3) 및 제2 클럭 단자(CK2)로 수신되는 클럭 신호(CKV7)에 응답해서 디스챠지 제어 신호(DSC1)를 제2 디스챠지 전압(VSS2)으로 디스챠지한다.

디스챠지 제어 스테이지(DSCCi)는 제1 내지 제6 제어 트랜지스터들(TR21, TR22, TR23, TR24, TR25, TR26)을 포함한다. 제1 제어 트랜지스터(TR21)는 제1 클럭 단자(CK1)와 연결된 제1 전극, 제4 노드(N4)와 연결된 제2 전극 및 제1 클럭 단자(CK1)와 연결된 게이트 전극을 포함한다. 제2 제어 트랜지스터(TR22)는 제1 클럭 단자(CK1)와 연결된 제1 전극, 디스챠지 제어 출력 단자(DCO)와 연결된 제2 전극 및 제4 노드(N4)와 연결된 게이트 전극을 포함한다. 제3 제어 트랜지스터(TR23)는 제4 노드(N4)와 연결된 제1 전극, 제2 디스챠지 전압(VSS2)을 수신하는 제2 전압 단자(V2)와 연결된 제2 전극, 및 제2 클럭 신호(CKV_2)를 수신하는 제2 클럭 단자(CK2)와 연결된 게이트 전극을 포함한다. 제4 제어 트랜지스터(TR24)는 디스챠지 제어 출력 단자(DCO)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 클럭 단자(CK2)와 연결된 게이트 전극을 포함한다. 제5 제어 트랜지스터(TR25)는 제4 노드(N4)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 k번째 캐리 신호(CRk)를 수신하는 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다. 제6 제어 트랜지스터(TR26)는 디스챠지 제어 출력 단자(DCO)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다. 제2 노드(N2)는 디스챠지 제어 신호(DSCk)를 출력하는 디스챠지 제어 출력 단자(DCO)와 연결된다.

도 13은 도 11에 도시된 구동 스테이지의 회로도이다.

도 13은 도 11에 도시된 복수 개의 스테이지들(BSRC1~BSRCn) 중 구동 스테이지(BSRCj)를 예시적으로 도시하였다(단, j는 자연수). 도 13에 도시된 구동 스테이지들(BSRC1~BSRCn)은 도 13에 도시된 구동 스테이지(BSRCj)와 동일한 구성을 가질 수 있다.

도 13을 참조하면, 구동 스테이지(BSRCj)는 입력 회로(410), 제1 출력 회로(420), 제2 출력 회로(430), 제1 풀다운 회로(450) 및 전류 제어 회로(470)를 포함한다. 구동 스테이지(BSRCj)는 제2 풀다운 회로(460)를 더 포함할 수 있다. 도 13의 입력 회로(410), 제1 출력 회로(420), 제2 출력 회로(430), 제1 풀다운 회로(450) 및 제2 풀다운 회로(460)의 구성 및 동작은 도 7에 도시된 입력 회로(310), 제1 출력 회로(320), 제2 출력 회로(330), 제1 풀다운 회로(350) 및 제2 풀다운 회로(360)와 동일하므로 중복되는 설명은 생략한다.

디스챠지 제어 스테이지(DSCCi)로부터 출력되는 디스챠지 제어 신호(DSCi)의 펄스 폭은 클럭 신호들(CKV1~CKV12)의 펄스 폭보다 짧다. 그러므로 구동 스테이지들(BSRC1~BSRCn) 내 제1 풀다운 회로(450) 내 제1 내지 제4 디스챠지 트랜지스터들(TR44_1, TR44_2, TR452, TR46)은 디스챠지 제어 신호(DSCi)에 응답해서 동작하므로 클럭 신호들(CKV1~CKV12)에 응답해서 동작하는 것보다 제1 내지 제4 디스챠지 트랜지스터들(TR44_1, TR44_2, TR45, TR46)의 턴 온 시간이 감소될 수 있다.

제1 내지 제4 디스챠지 트랜지스터들(TR44_1, TR44_2, TR45, TR46)은 게이트 구동회로(110_2)가 동작하는 동안 주기적으로 턴 온/오프를 반복적으로 수행한다. 게이트 구동회로(110_2)의 동작 시간이 길어질수록 그리고 주변 온도가 높아질수록 제1 내지 제4 디스챠지 트랜지스터들(TR44_1, TR44_2, TR45, TR46)의 드레솔드 전압은 포지티브 쉬프트하는 경향이 있다. 본 발명의 실시예와 같이, 디스챠지 제어 신호(DSCi)의 펄스 폭을 클럭 신호들(CKV1~CKV12)의 펄스 폭보다 짧게 설정하면 디스챠지 트랜지스터들(TR44_1, TR44_2, TR45, TR46)의 턴 온 시간(동작 시간)이 감소하므로 게이트 구동회로(110_2)의 동작 마진을 확보할 수 있다.

전류 제어 회로(470)는 캐리 출력 단자(CR)와 제1 디스챠지 트랜지스터 그룹(251) 내 제1 연결 노드(CN1) 사이에 다이오드 접속된 제어 트랜지스터(TR48)를 포함한다. 제어 트랜지스터(TR48)는 캐리 출력 단자(CR)와 연결된 제1 전극, 제1 노드(CN1)와 연결된 제2 전극 및 캐리 출력 단자(CR)와 연결된 게이트 전극을 포함한다.

제2 디스챠지 전압(VSS2)이 -10V이고, 제1 노드(N1)의 부스트 업 전압 레벨이 30V인 경우, 제1 디스챠지 트랜지스터(TR41_1)의 제1 전극 및 제2 디스챠지 트랜지스터(TR41_2)의 제2 전극 사이의 전압 차는 대략 40V이다. 트랜지스터의 드레인 전극과 소스 전극의 전압 차가 큰 경우, 트랜지스터는 고전압 스트레스로 인한 드레솔드 전압 쉬프트 현상이 발생한다. 제1 디스챠지 트랜지스터(TR41_1) 및 제2 디스챠지 트랜지스터(TR41_2)에 드레솔드 전압 쉬프트 현상이 발생하는 경우 제1 디스챠지 트랜지스터(TR41_1) 및 제2 디스챠지 트랜지스터(TR41_2)를 통해 누설 전류가 흐르게 되고 이는 제1 노드(N1)의 전압 레벨을 낮추는 결과를 초래할 수 있다. 제1 노드(N1)가 고전압으로 부스트 업될 때 캐리 신호(CRk)는 소정의 제1 전압(예를 들면, 12V)으로 상승하므로 제1 디스챠지 트랜지스터(TR41_1) 및 제2 디스챠지 트랜지스터(TR41_2) 사이의 연결 노드(CN1)는 제1 전압인 12V로 설정된다. 그러므로 제1 디스챠지 트랜지스터(TR41_1)의 드레인-소스 전극 사이의 전압 차는 18V로 감소하고, 제2 디스챠지 트랜지스터(TR41_2)의 드레인-소스 전극 사이의 전압 차는 22V로 감소한다. 이와 같이, 제1 디스챠지 트랜지스터(TR41_1) 및 제2 디스챠지 트랜지스터(TR41_2)의 고전압 스트레스 감소로 인해 제1 노드(N1)의 누설 전류 문제는 감소될 수 있다.

제어 트랜지스터(TR48)의 제2 전극은 입력 회로(410) 내 제1 연결 노드(CN1) 및 제2 풀다운 회로(460) 내 제2 연결 노드(CN2) 및 제2 풀다운 회로(460)와 더 연결된다. 그러므로 입력 회로(410) 내 제1 입력 트랜지스터들(TR1_1, TR1_2) 및 제2 풀다운 회로(460) 내 제1 풀다운 트랜지스터(TR10_1) 및 제2 풀다운 트랜지스터(TR10_2)의 고전압 스트레스로 인한 누설 전류 문제가 감소될 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 110: 게이트 구동회로
120: 데이터 구동회로 MCB: 메인 회로기판
SRC1~SRCn: 구동 스테이지 210: 입력 회로
220: 제1 출력 회로 230: 제2 출력 회로
240: 디스챠지 제어 회로 250: 제1 풀다운 회로
260: 제2 풀다운 회로

Claims

복수의 구동 스테이지 그룹들을 포함하는 게이트 구동회로에 있어서:
상기 복수의 구동 스테이지 그룹들 각각은 복수의 구동 스테이지들 및 디스챠지 구동 스테이지를 포함하고,
상기 디스챠지 구동 스테이지는 제1 클럭 신호 및 제2 클럭 신호에 응답해서 제2 노드로 디스챠지 제어 신호를 출력하고,
상기 복수의 구동 스테이지들 각각은,
이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로;
상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로;
상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로; 및
상기 디스챠지 구동 스테이지로부터의 상기 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함하고,
상기 복수의 구동 스테이지들 중 적어도 2개 이상의 구동 스테이지들 각각의 상기 제1 풀다운 회로는 상기 디스챠지 제어 신호에 응답해서 동시에 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 상기 디스챠지 전압으로 디스챠지하는 것을 특징으로 하는 게이트 구동회로.
제 1 항에 있어서,
상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 클럭 신호의 펄스 폭보다 좁은 것을 특징으로 하는 게이트 구동회로.
제 1 항에 있어서,
상기 제2 클럭 신호는 상기 제1 클럭 신호와 다른 위상을 갖는 신호인 것을 특징으로 하는 게이트 구동회로.
제 3 항에 있어서,
상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함하는 것을 특징으로 하는 게이트 구동회로.
제 4 항에 있어서,
상기 디스챠지 구동 스테이지는,
상기 제1 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 클럭 단자와 연결된 게이트 전극을 포함하는 제1 트랜지스터;
상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터;
상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터;
상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터;
상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 클럭 신호를 수신하는 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터; 및
상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제 4 항에 있어서,
상기 제1 풀다운 회로는,
상기 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제1 디스챠지 트랜지스터 그룹;
상기 디스챠지 제어 신호에 응답해서 상기 게이트 신호를 상기 제1 디스챠지 전압으로 디스챠지하는 제3 디스챠지 트랜지스터; 및
상기 디스챠지 제어 신호에 응답해서 상기 캐리 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제4 디스챠지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제 6 항에 있어서,
상기 제1 디스챠지 트랜지스터 그룹은,
상기 제1 노드와 연결된 제1 전극, 제1 연결 노드와 연결된 제2 전극, 및 상기 제2 노드와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터; 및
상기 제1 연결 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제 7 항에 있어서,
상기 복수의 구동 스테이지들 각각은,
다음 캐리 신호에 응답해서 상기 제1 노드의 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제2 풀다운 회로를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제 8 항에 있어서,
상기 제2 풀다운 회로는,
상기 제1 노드와 연결된 제1 전극, 제2 연결 노드와 연결된 제2 전극, 및 상기 다음 캐리 신호와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터; 및
상기 제2 연결 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 다음 캐리 신호와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제 9 항에 있어서,
상기 복수의 구동 스테이지들 각각은,
상기 캐리 신호가 출력되는 캐리 단자와 연결된 제1 전극 및 상기 제1 연결 노드와 연결된 제2 전극을 포함하고, 상기 캐리 단자와 상기 제1 연결 노드 사이에 전류패스가 형성되도록 다이오드 접속된 전류 제어 회로를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제 10 항에 있어서,
상기 전류 제어 회로의 상기 제2 전극은 상기 제2 연결 노드와 더 연결되는 것을 특징으로 하는 게이트 구동회로.
복수의 구동 스테이지 그룹들을 포함하는 게이트 구동회로에 있어서:
상기 복수의 구동 스테이지 그룹들 각각은 디스챠지 제어 스테이지 및 복수의 구동 스테이지들을 포함하고,
상기 디스챠지 제어 스테이지는 제1 제어 클럭 신호 및 제2 제어 클럭 신호 및 제1 캐리 신호에 응답해서 제2 노드로 디스챠지 제어 신호를 출력하고,
상기 복수의 구동 스테이지들 각각은,
이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로;
상기 제1 노드의 신호에 응답하여 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로;
상기 제1 노드의 신호에 응답하여 상기 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로; 및
상기 디스챠지 제어 스테이지로부터의 상기 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함하며,
상기 복수의 구동 스테이지들 각각으로 제공되는 상기 클럭 신호는 서로 다른 위상을 가지며,
상기 제1 제어 클럭 신호는 상기 복수의 구동 스테이지들 중 제1 구동 스테이지로 제공되는 클럭 신호이고, 상기 제2 제어 클럭 신호는 상기 복수의 구동 스테이지들 중 제2 구동 스테이지로 제공되는 클럭 신호이며, 상기 제1 캐리 신호는 상기 제1 구동 스테이지로부터 출력되는 캐리 신호이고,
상기 복수의 구동 스테이지들 중 적어도 2개 이상의 구동 스테이지들 각각의 상기 제1 풀다운 회로는 상기 디스챠지 제어 신호에 응답해서 동시에 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 상기 디스챠지 전압으로 디스챠지하는 것을 특징으로 하는 게이트 구동회로.
제 12 항에 있어서,
상기 디스챠지 제어 스테이지는,
상기 제1 제어 클럭 신호에 응답해서 상기 제1 제어 클럭 신호를 상기 디스챠지 제어 신호로 출력하고, 상기 제1 캐리 신호 및 제2 제어 클럭 신호에 응답해서 상기 디스챠지 제어 신호를 상기 디스챠지 전압으로 디스챠지하는 것을 특징으로 하는 게이트 구동회로.
제 12 항에 있어서,
상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 제어 클럭 신호의 펄스 폭보다 좁고, 상기 제2 제어 클럭 신호는 상기 제1 제어 클럭 신호와 다른 위상을 갖는 신호인 것을 특징으로 하는 게이트 구동회로.
제 14 항에 있어서,
상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함하는 것을 특징으로 하는 게이트 구동회로.
제 15 항에 있어서,
상기 디스챠지 제어 스테이지는,
상기 제1 제어 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 클럭 단자와 연결된 게이트 전극을 포함하는 제1 트랜지스터;
상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터;
상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터;
상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터;
상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 제어 클럭 신호를 수신하는 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터; 및
상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제 15 항에 있어서,
상기 복수의 구동 스테이지들 각각은,
다음 캐리 신호에 응답해서 상기 제1 노드의 신호를 상기 제2 디스챠지 전압으로 디스챠지하는 제2 풀다운 회로를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
복수의 구동 스테이지 그룹들을 포함하고, 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 게이트 구동회로; 및
상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함하되,
상기 복수의 구동 스테이지 그룹들 각각은 복수의 구동 스테이지들 및 디스챠지 구동 스테이지를 포함하고,
상기 디스챠지 구동 스테이지는 제1 클럭 신호 및 제2 클럭 신호에 응답해서 디스챠지 제어 신호를 출력하고,
상기 복수의 구동 스테이지들 각각은,
이전 구동 스테이지로부터의 이전 캐리 신호를 수신하고, 제1 노드를 프리챠지하는 입력 회로;
상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로서 출력하는 제1 출력 회로;
상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 캐리 신호로서 출력하는 제2 출력 회로; 및
상기 디스챠지 구동 스테이지의 제2 노드의 상기 디스챠지 제어 신호에 응답해서 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 디스챠지 전압으로 디스챠지하는 제1 풀다운 회로를 포함하고,
상기 복수의 구동 스테이지들 중 적어도 2개 이상의 구동 스테이지들 각각의 상기 제1 풀다운 회로는 상기 디스챠지 제어 신호에 응답해서 동시에 상기 제1 노드의 신호, 상기 게이트 신호 및 상기 캐리 신호를 상기 디스챠지 전압으로 디스챠지 하는 것을 특징으로 하는 표시 장치.
제 18 항에 있어서,
상기 디스챠지 제어 신호의 펄스 폭은 상기 제1 클럭 신호의 펄스 폭보다 좁고, 상기 제2 클럭 신호는 상기 제1 클럭 신호와 다른 위상을 갖는 신호인 것을 특징으로 하는 표시 장치.
제 19 항에 있어서,
상기 디스챠지 전압은 제1 디스챠지 전압 및 제2 디스챠지 전압을 포함하고,
상기 디스챠지 구동 스테이지는,
상기 제1 클럭 신호를 수신하는 제1 클럭 단자와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제1 클럭 단자와 연결된 게이트 전극을 포함하는 제1 트랜지스터;
상기 제1 클럭 단자와 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극, 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터;
상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 캐리 신호를 수신하는 제3 입력 단자와 연결된 게이트 전극을 포함하는 제3 트랜지스터;
상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제3 입력 단자와 연결된 게이트 전극을 포함하는 제4 트랜지스터;
상기 제3 노드와 연결된 제1 전극, 상기 제2 디스챠지 전압을 수신하는 제2 전압 단자와 연결된 제2 전극, 및 상기 제2 클럭 신호를 수신하는 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제5 트랜지스터; 및
상기 제2 노드와 연결된 제1 전극, 상기 제2 전압 단자와 연결된 제2 전극, 상기 제2 클럭 단자와 연결된 게이트 전극을 포함하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.