KR102668224B1 - 표시장치 - Google Patents

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Abstract

본 발명은 서브 픽셀들, 센싱라인 및 센싱연결라인을 포함하는 표시장치를 제공한다. 서브 픽셀들은 제1기판 상에 형성되고 빛을 발광하는 발광소자가 배치된 발광영역과 발광소자를 구동하는 회로가 배치된 회로영역을 갖는다. 센싱라인은 서브 픽셀들 사이에 제1방향으로 배치된다. 센싱연결라인은 회로영역 상에 제2방향으로 배치되고 센싱라인보다 상위층에 위치하는 전극층으로 이루어지고 서브 픽셀들을 센싱라인과 전기적으로 연결한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 유기전계발광표시장치에는 복수의 서브 픽셀을 포함하는 표시 패널과 표시 패널을 구동하는 구동부가 포함된다. 구동부에는 표시 패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시 패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
유기전계발광표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
유기전계발광표시장치는 장시간 사용시 서브 픽셀 내에 포함된 소자의 특성(문턱전압, 전류 이동도 등)이 변하는 문제가 있다. 이를 보상하고자 종래에는 서브 픽셀 내에 포함된 소자의 특성을 센싱 하기 위한 센싱회로를 추가하는 방식이 제안된바 있다.
이와 같이 서브 픽셀 내에 센싱회로를 추가할 경우, 서브 픽셀의 개구율이 저하되는 문제는 물론 리페어 공정 시 레이저에 의한 신호라인이나 전원라인 등의 배선이나 전극의 손상을 방지하는 문제 등 다양한 과제를 고려해야 한다. 그리고 이러한 과제는 표시장치를 고해상도 및 대형화할 경우 더욱 고려되어야 한다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 소자의 특성을 센싱 하기 위한 센싱회로를 갖는 표시 패널 제작 시 리페어 공정에 따른 배선이나 전극의 손상을 방지함과 더불어 라인 로드의 증가를 방지하면서 서브 픽셀의 개구율을 확보하는 것이다. 또한, 본 발명은 고해상도 및 대형 표시장치 제작에 적합한 표시 패널의 구조를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 서브 픽셀들, 센싱라인 및 센싱연결라인을 포함하는 표시장치를 제공한다. 서브 픽셀들은 제1기판 상에 형성되고 빛을 발광하는 발광소자가 배치된 발광영역과 발광소자를 구동하는 회로가 배치된 회로영역을 갖는다. 센싱라인은 서브 픽셀들 사이에 제1방향으로 배치된다. 센싱연결라인은 회로영역 상에 제2방향으로 배치되고 센싱라인보다 상위층에 위치하는 전극층으로 이루어지고 서브 픽셀들을 센싱라인과 전기적으로 연결한다.
센싱연결라인은 발광영역에 위치하는 발광소자의 제1전극과 동일한 제1전극층으로 이루어질 수 있다.
센싱라인은 자신의 좌우로 인접하는 제2 및 제3서브 픽셀에 연결되고, 센싱연결라인은 센싱라인에 연결되고 제2 및 제3서브 픽셀의 외곽에 배치된 제1 및 제4서브 픽셀에 연결될 수 있다.
센싱라인은 회로영역에 위치하는 트랜지스터들의 소오스 드레인전극을 구성하는 소오스 드레인 금속층으로 이루어지고, 센싱연결라인은 발광소자의 제1전극을 구성하는 제1전극층으로 이루어질 수 있다.
소오스 드레인 전극층과 제1전극층 사이에는 서로 다른 재료로 이루어진 적어도 2층의 절연층이 위치할 수 있다.
센싱라인 상에 형성된 제1콘택홀과, 제1 및 제4서브 픽셀의 회로영역 상에 형성된 제2콘택홀과, 센싱라인의 돌출부 상에 형성된 제3콘택홀은 평면 상에서 수평하게 배치될 수 있다.
회로영역에 위치하는 적어도 두 개의 스캔라인들을 포함하고, 적어도 두 개의 스캔라인들 중 하나 또는 둘은 회로영역의 트랜지스터들의 게이트전극을 구성하는 게이트금속층과 다른 금속층으로 이루어질 수 있다.
적어도 두 개의 스캔라인들은 회로영역에 위치하는 스위칭 트랜지스터의 게이트전극에 연결된 제1a스캔라인과, 회로영역에 위치하는 센싱 트랜지스터의 게이트전극에 연결된 제1b스캔라인을 포함하고, 제1a스캔라인과 제1b스캔라인 중 적어도 하나는 제1기판의 최하위층에 존재하는 광차단층으로 이루어질 수 있다.
센싱연결라인은 제1b스캔라인과 중첩하는 영역을 가질 수 있다.
센싱연결라인은 T자형, U자형, I자형, 계단형 중 하나 이상의 형상을 가질 수 있다.
본 발명은 소자의 특성을 센싱 하기 위한 센싱회로를 갖는 표시 패널 제작 시 리페어 공정에 따른 배선이나 전극의 손상이나 쇼트를 방지함과 더불어 서브 픽셀의 개구율을 확보할 수 있는 효과가 있다. 또한, 본 발명은 라인 로드의 증가를 방지하면서도 리페어 방식에 따라 연결라인의 구조를 다양하고 자유롭게 배치할 수 있어 설계의 자유도가 높은 효과가 있다. 또한, 본 발명은 고해상도 및 대형 표시장치 제작에 적합한 표시 패널의 구조를 제공하는 효과가 있다.
도 1은 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 서브 픽셀의 상세 회로 구성 예시도.
도 4는 표시 패널의 단면 예시도.
도 5는 서브 픽셀의 평면 레이아웃을 개략적으로 나타낸 도면.
도 6은 실험예에 따라 도 5의 회로영역을 더욱 상세히 나타낸 도면.
도 7은 제1실시예에 따라 도 5의 회로영역을 더욱 상세히 나타낸 도면.
도 8은 도 7의 A1-A2 영역의 단면도.
도 9 내지 도 11은 제1실시예의 변형예를 나타낸 도면들.
도 12는 제2실시예에 따라 도 5의 회로영역을 더욱 상세히 나타낸 도면.
도 13은 도 12의 B1-B2 영역의 단면도.
도 14 내지 도 16은 제2실시예의 변형예를 나타낸 도면들.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰 등으로 구현된다. 이하에서 설명되는 표시장치는 유기발광다이오드(발광소자)를 기반으로 구현된 유기전계발광표시장치를 일례로 한다. 유기전계발광표시장치는 영상을 표시하기 위한 영상 표시 동작과 경시변화(시변특성)에 따른 소자의 보상을 위한 외부 보상 동작을 수행한다.
외부 보상 동작은 영상 표시 동작 중의 수직 블랭크 구간에서 수행되거나, 영상 표시가 시작되기 전의 파워 온 시퀀스 구간에서 수행되거나, 영상 표시가 끝난 후의 파워 오프 시퀀스 구간 등에서 수행될 수 있다. 수직 블랭크 구간은 영상 표시를 위한 데이터신호가 기입되지 않는 구간으로서, 1 프레임분의 데이터신호가 기입되는 수직 액티브 구간들 사이마다 배치된다.
파워 온 시퀀스 기간은 장치를 구동하기 위한 전원이 턴온 된 후부터 영상이 표시될 때까지의 구간을 의미한다. 파워 오프 시퀀스 구간은 영상 표시가 끝난 후부터 장치를 구동하기 위한 전원이 턴오프 될 때까지의 구간을 의미한다.
이러한 외부 보상 동작을 수행하는 외부 보상 방식은 구동 트랜지스터를 소스 팔로워(Source Follower) 방식으로 동작시킨 후 센싱라인의 라인 커패시터에 저장되는 전압(구동 TFT의 소오스 전압) 등을 센싱할 수 있으나 이에 한정되지 않는다. 라인 커패시터는 센싱라인에 존재하는 고유 용량을 의미한다.
외부 보상 방식은 구동 트랜지스터의 문턱전압 편차를 보상하기 위해, 구동 트랜지스터의 소오스노드 전위가 세츄레이션(saturation state)될 때(즉, 구동 TFT의 전류(Ids)가 제로가 될 때)의 소오스 전압을 센싱한다. 그리고 외부 보상 방식은 구동 트랜지스터의 이동도 편차를 보상하기 위해, 구동 트랜지스터의 소오스노드가 세츄레이션 상태에 도달되기 전의 선형 상태의 값을 센싱한다.
이하에서 설명되는 박막 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 서브 픽셀의 상세 회로 구성 예시도이고, 도 4는 표시 패널의 단면 예시도이며, 도 5는 서브 픽셀의 평면 레이아웃을 개략적으로 나타낸 도면이다.
도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(EVDD)(고전위전압)과 제2전원라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소오스전극과 유기 발광다이오드(OLED)의 애노드전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱노드에 공급하거나 구동 트랜지스터(DR)의 센싱노드 또는 센싱라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1데이터라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DR)는 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극 및 구동 트랜지스터(DR)의 제2전극에 제2전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1a스캔라인(GL1a)에 게이트전극이 연결되고, 센싱 트랜지스터(ST)는 제1b스캔라인(GL1b)에 게이트전극이 연결될 수 있다. 이 경우, 제1a스캔라인(GL1a)에는 스캔신호(Scan)가 전달되고 제1b스캔라인(GL1b)에는 센싱신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1a스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1b스캔라인(GL1b)은 공통으로 공유하도록 연결될 수 있다.
센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱라인(VREF)을 통한 센싱 동작과 데이터신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기 발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4에 도시된 바와 같이, 제1기판(또는 박막 트랜지스터 기판)(150a)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브 픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브 픽셀들은 보호필름(또는 보호기판)(150b)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 제1기판(150a)은 유리나 연성을 갖는 재료로 선택될 수 있다.
서브 픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브 픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
도 4 및 도 5에 도시된 바와 같이, 제1기판(150a)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기 발광다이오드(발광소자)가 형성되고, 회로영역(DRA)에는 유기 발광다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다. 발광영역(EMA)과 회로영역(DRA)에 형성된 소자들은 다수의 금속층 및 절연층을 포함하는 박막 증착공정에 의해 형성된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기 발광다이오드가 빛을 발광하게 된다. 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4) 사이에 위치하는 "WA"는 배선영역으로서, 제1전원라인(EVDD), 센싱라인(VREF), 제1 내지 제4데이터 라인들(DL1 ~ DL4)이 배치된다. 제1전원라인(EVDD)은 제1전원연결라인(EVDDC)을 통해 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)과 모두 연결된다.
예컨대, 제1서브 픽셀(SPn1)의 좌측에는 제1전원라인(EVDD)이 위치할 수 있고, 제2서브 픽셀(SPn2)의 우측에는 센싱라인(VREF)이 위치할 수 있고, 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이에는 제1 및 제2데이터라인(DL1, DL2)이 위치할 수 있다. 제3서브 픽셀(SPn3)의 좌측에는 센싱라인(VREF)이 위치할 수 있고, 제4서브 픽셀(SPn4)의 우측에는 제1전원라인(EVDD)이 위치할 수 있고, 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn4) 사이에는 제3 및 제4데이터라인(DL3, DL4)이 위치할 수 있다.
제1서브 픽셀(SPn1)은 좌측에 위치하는 제1전원라인(EVDD), 자신의 우측에 위치하는 제1데이터라인(DL1) 및 제2서브 픽셀(SPn2)의 우측에 위치하는 센싱라인(VREF)에 전기적으로 연결될 수 있다. 제2서브 픽셀(SPn2)은 제1서브 픽셀(SPn1)의 좌측에 위치하는 제1전원라인(EVDD), 자신의 좌측에 위치하는 제2데이터라인(DL2) 및 자신의 우측에 위치하는 센싱라인(VREF)에 전기적으로 연결될 수 있다.
제3서브 픽셀(SPn3)은 좌측에 위치하는 센싱라인(VREF), 자신의 우측에 위치하는 제3데이터라인(DL3) 및 제4서브 픽셀(SPn4)의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다. 제4서브 픽셀(SPn4)은 제3서브 픽셀(SPn3)의 좌측에 위치하는 센싱라인(VREF), 자신의 좌측에 위치하는 제4데이터라인(DL4) 및 자신의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 위치하는 센싱라인(VREF)에 공통(또는 공유)으로 접속될 수 있으나 이에 한정되지 않는다.
이 밖에, 제1전원라인(EVDD), 센싱라인(VREF)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 콘택홀은 하부에 위치하는 전극, 신호라인 또는 전원라인 등의 일부를 노출하도록 건식 또는 습식 식각 공정 등에 의해 형성된다.
한편, 표시 패널(150)을 제작하는 공정은 기판 상에 도전층, 금속층, 및 절연층 등을 증착하여 소자(전극 포함), 전원라인 및 신호라인 등의 구조물을 형성하는 증착 공정과 기판 상에 형성된 구조물의 불량을 복구하거나 불량이 존재하는 서브 픽셀을 암점화하는 리페어 공정 등을 포함한다.
표시 패널을 제작하는 공정은 위와 같이 복잡한 공정을 거치기 때문에 서브 픽셀 내에 포함된 소자의 특성을 센싱 하기 위한 센싱회로 추가시, 서브 픽셀의 개구율이 저하되는 문제는 물론 리페어 공정 시 레이저에 의한 신호라인이나 전원라인 등의 배선이나 전극의 손상을 방지하는 문제 등 다양한 과제를 고려해야 한다.
이하, 실험예의 문제를 고찰하고 이를 해결하기 위한 본 발명의 실시예들에 대해 설명한다. 한편, 이하의 설명에서는 스캔라인이 두 개인 것을 일례로 하지만, 본 발명은 이에 한정되지 않는다.
<실험예>
도 6은 실험예에 따라 도 5의 회로영역을 더욱 상세히 나타낸 도면이다.
도 6에 도시된 바와 같이, 회로영역(DRA)의 상단영역에는 구동 트랜지스터(DR)와 커패시터(Cst)가 배치된다. 제1방향(수직)의 제1전원라인(EVDD)에 연결되고 제2방향(수평)으로 배치된 제1전원연결라인(EVDDC)과 인접하는 부분은 회로영역(DRA)의 상단영역으로 정의된다. 회로영역(DRA)의 하단영역에는 제1b스캔라인(GL1b)과 센싱 트랜지스터(ST)가 배치된다. 제1방향의 센싱라인(VREF)에 연결되고 제2방향으로 배치된 센싱연결라인(VREFC)과 인접하는 부분은 회로영역(DRA)의 하단영역으로 정의된다. 회로영역(DRA)의 중단영역에는 제1a스캔라인(GL1a)과 스위칭 트랜지스터(SW)가 배치된다. 제2방향(수평)으로 배치된 제1a스캔라인(GL1a)과 인접하는 부분은 회로영역(DRA)의 중단영역으로 정의된다.
제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)은 광차단층과 소오스 드레인 금속층 사이에 위치하는 게이트 금속층으로 형성된다. 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)은 이격 배치된다. 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)은 라인 로드(Line Load) 증가 문제나 리페어 문제 등을 고려하여, 제1전원라인(EVDD) 및 제1 내지 제4데이터 라인들(DL1 ~ DL4)과 중첩(또는 교차)하는 부분을 적어도 두 개의 라인으로 분기(분기부 존재) 한다.
센싱라인(VREF)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 배치된다. 센싱라인(VREF)은 제1방향(또는 서브 픽셀들의 장축 방향)으로 배치된다. 센싱라인(VREF)은 트랜지스터들(SW, DR, ST)의 소오스 드레인전극을 구성하는 소오스 드레인 금속층으로 형성된다. 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST) 및 커패시터(Cst)의 배치 위치는 도면에 한정되지 않는다.
센싱연결라인(VREFC)은 회로영역(DRA)에 배치되고 제1콘택홀(CH1)을 통해 센싱라인(VREF)과 연결된다. 센싱연결라인(VREFC)은 제2방향(또는 서브 픽셀들의 단축 방향)으로 배치된다. 센싱연결라인(VREFC)은 제1기판의 최하층에 존재하는 광차단층으로 형성된다.
제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3)은 센싱라인(VREF)에 인접하기 때문에 제3콘택홀(CH3)을 통해 센싱라인(VREF)에 직접 연결된다. 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3)은 센싱라인(VREF)의 좌우로 돌출된 돌출부에 형성된 제3콘택홀(CH3)을 통해 센싱라인(VREF)과 전기적으로 연결된다. 그러나 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)은 센싱라인(VREF)과 이격되어 있기 때문에 제2콘택홀(CH2)과 센싱연결라인(VREFC)을 통해 센싱라인(VREF)에 연결된다.
실험예는 최하층에 존재하는 광차단층으로 센싱연결라인(VREFC)을 형성한다. 광차단층은 몰리브데늄(Mo), 티타늄(Ti) 및 구리(Cu)로 적층된 복층(Mo/Ti/Cu) 구조로 선택될 수 있다. 광차단층은 위와 같은 구조를 갖기 때문에, 리페어 공정을 고려(리페어의 용이성을 부여)하여 센싱연결라인(VREFC)과 다른 전극이나 라인과의 중첩을 최소화(중첩영역이 많으면, 리페어 시 다른 전극이나 라인과 쇼트가 발생할 수 있기 때문)해야 한다.
이 때문에, 실험예는 센싱라인(VREF)의 돌출부와 돌출부에 형성된 제3콘택홀(CH3)을 제1b스캔라인(GL1b)보다 하단영역에 배치해야 한다. 그리고 센싱라인(VREF)과 센싱연결라인(VREFC)을 연결하는 제1콘택홀(CH1)을 센싱라인(VREF)의 돌출부 및 제3콘택홀(CH3)보다 더 하단영역에 배치해야 한다.
따라서, 실험예는 광차단층, 게이트금속층, 소오스 드레인 금속층을 기반으로 센싱연결라인(VREFC), 스캔라인(GL1a, GL1b) 및 센싱라인(VREF)을 각각 형성하므로, 3종의 배선 모두에 대한 쇼트 문제를 고려해야 한다. 때문에, 실험예는 리페어 공정을 고려할 경우 서브 픽셀의 개구율 확보의 어려운 문제가 있다.
<제1실시예>
도 7은 제1실시예에 따라 도 5의 회로영역을 더욱 상세히 나타낸 도면이고, 도 8은 도 7의 A1-A2 영역의 단면도이며, 도 9 내지 도 11은 제1실시예의 변형예를 나타낸 도면들이다.
도 7에 도시된 바와 같이, 회로영역(DRA)의 상단영역에는 구동 트랜지스터(DR)와 커패시터(Cst)가 배치된다. 제1방향(수직)의 제1전원라인(EVDD)에 연결되고 제2방향(수평)으로 배치된 제1전원연결라인(EVDDC)과 인접하는 부분은 회로영역(DRA)의 상단영역으로 정의된다. 회로영역(DRA)의 하단영역에는 제1b스캔라인(GL1b)과 센싱 트랜지스터(ST)가 배치된다. 제1방향의 센싱라인(VREF)에 연결되고 제2방향으로 배치된 센싱연결라인(VREFC)과 인접하는 부분은 회로영역(DRA)의 하단영역으로 정의된다. 회로영역(DRA)의 중단영역에는 제1a스캔라인(GL1a)과 스위칭 트랜지스터(SW)가 배치된다. 제2방향(수평)으로 배치된 제1a스캔라인(GL1a)과 인접하는 부분은 회로영역(DRA)의 중단영역으로 정의된다.
센싱라인(VREF)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 배치된다. 센싱라인(VREF)은 제1방향(또는 서브 픽셀들의 장축 방향)으로 배치된다. 센싱라인(VREF)은 트랜지스터들(SW, DR, ST)의 소오스 드레인전극을 구성하는 소오스 드레인 금속층으로 형성된다. 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST) 및 커패시터(Cst)의 배치 위치는 도면에 한정되지 않는다.
센싱연결라인(VREFC)은 회로영역(DRA)에 배치되고 제1콘택홀(CH1)을 통해 센싱라인(VREF)과 연결된다. 센싱연결라인(VREFC)은 제2방향(또는 서브 픽셀들의 단축 방향)으로 배치된다. 센싱연결라인(VREFC)은 제1기판의 상위층에 존재하는 제1전극층으로 형성된다. 제1전극층은 유기 발광다이오드의 제1전극(또는 애노드전극) 구성시 사용되는 전극층이다. 제1전극층 상에는 유기 발광층이 존재하고, 유기 발광층 상에는 제2전극층으로 구성된 제2전극(또는 캐소드전극)이 존재한다.
제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3)은 센싱라인(VREF)에 인접하기 때문에 제3콘택홀(CH3)을 통해 센싱라인(VREF)에 직접 연결된다. 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3)은 센싱라인(VREF)의 좌우로 돌출된 돌출부에 형성된 제3콘택홀(CH3)을 통해 센싱라인(VREF)과 전기적으로 연결된다. 그러나 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)은 센싱라인(VREF)과 이격되어 있기 때문에 제2콘택홀(CH2)과 센싱연결라인(VREFC)을 통해 센싱라인(VREF)에 연결된다.
센싱연결라인(VREFC)은 1개의 제1수직부분, 1개의 제1수평부분 및 2개의 제2수직부분의 조합에 의해 90도 회전된 E자와 유사한 형상으로 형성된다. 센싱연결라인(VREFC)의 제1수직부분은 제1콘택홀(CH1)에 연결되고 그 말단이 평면 상에서 제1콘택홀(CH1)보다 위에 위치하도록 수직 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수직부분은 제1콘택홀(CH1)을 통해 센싱라인(VREF)에 전기적으로 연결됨과 동시에 센싱라인(VREF)과 중첩하는 영역을 갖는다.
센싱연결라인(VREFC)의 제1수평부분은 제1수직부분의 말단에서 시작하여 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)까지 연장되도록 센싱라인(VREF)을 기준으로 좌우 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수평부분은 하부에 존재하는 제1b스캔라인(GL1b) 및 제1 내지 제4데이터 라인들(DL1 ~ DL4)과 중첩하는 영역을 갖는다.
센싱연결라인(VREFC)의 제2수직부분은 제1수평부분의 좌측 및 우측 말단에서 시작하여 제2콘택홀(CH2)까지 연장되도록 수직 방향으로 배치된다. 센싱연결라인(VREFC)의 제2수직부분은 제2콘택홀(CH2)을 통해 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)에 각각 연결된다.
제1실시예는 상위층에 존재하는 제1전극층으로 센싱연결라인(VREFC)을 형성한다. 제1전극층은 ITO(Indium Tin Oxide) 또는 ITO/Ag(은) 등으로 선택된다. 제1전극층은 광차단층 대비 상위층에 위치하고 또한 비교적 두꺼운 절연층 상에 형성되기 때문에 소오스 드레인 금속층 등 다른 전극이나 라인과의 중첩을 고려하지 않아도 된다. 그 이유는 이하, 도 8에 도시된 A1-A2 영역의 단면도를 함께 참조하여 센싱라인(VREF)과 센싱연결라인(VREFC) 간의 콘택 구조를 보면서 설명한다.
도 7 및 도 8에 도시된 바와 같이, 제1기판(150a) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 예컨대 산화 실리콘(SiOx)과 질화 실리콘(SiNx)을 교번 적층한 구조로 선택될 수 있다.
버퍼층(BUF) 상에는 센싱 트랜지스터(ST)의 액티브층을 구성하는 반도체층(ST_ACT)이 형성된다. 반도체층(ST_ACT)은 예컨대 산화물(Oxide)로 선택될 수 있다. 반도체층(ST_ACT)과 인접하는 버퍼층(BUF) 상에는 제1절연층(GI)이 형성된다. 제1절연층(GI)은 게이트절연층으로서, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 선택될 수 있다.
제1절연층(GI) 상에는 제1b스캔라인(GL1b)을 구성하는 게이트금속층(GL1b_GAT)이 형성된다. 게이트금속층(GL1b_GAT)은 예컨대 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 선택될 수 있다.
버퍼층(BUF) 상에는 반도체층(ST_ACT)과 게이트금속층(GL1b_GAT)을 덮는 제2절연층(ILD)이 형성된다. 제2절연층(ILD)은 층간절연층으로서, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 선택될 수 있다.
제2절연층(ILD) 상에는 센싱라인(VREF)을 구성하는 제1소오스 드레인 금속층(VREF_SD)과 제2데이터라인(DL2)을 구성하는 제2소오스 드레인 금속층(DL2_SD)이 형성된다. 센싱라인(VREF)을 구성하는 제1소오스 드레인 금속층(VREF_SD)과 제2데이터라인(DL2)을 구성하는 제2소오스 드레인 금속층(DL2_SD)은 이격 배치된다.
제2절연층(ILD) 상에는 제1소오스 드레인 금속층(VREF_SD)과 제2소오스 드레인 금속층(DL2_SD)을 덮는 제3절연층(PAS)이 형성된다. 제3절연층(PAS)은 보호층으로서, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 선택될 수 있다.
제3절연층(PAS) 상에는 제4절연층(OC)이 형성된다. 제4절연층(OC)은 평탄화층으로서, 폴리아크릴레이트(Polyacrylate) 등과 같은 유기재료가 선택될 수 있으나 이에 한정되지 않는다. 제3절연층(PAS) 및 제4절연층(OC)에는 센싱라인(VREF)을 구성하는 제1소오스 드레인 금속층(VREF_SD)을 노출하는 제1콘택홀(CH1)이 형성된다.
제4절연층(OC) 상에는 센싱연결라인(VREFC)을 구성하는 제1전극층(VREFC_E1)이 형성된다. 센싱연결라인(VREFC)을 구성하는 제1전극층(VREFC_E1)은 제1콘택홀(CH1)을 통해 센싱라인(VREF)을 구성하는 제1소오스 드레인 금속층(VREF_SD)과 전기적으로 연결된다.
위의 설명을 통해 알 수 있듯이, 센싱연결라인(VREFC)을 구성하는 제1전극층(VREFC_E1)의 경우, 적어도 두 개의 절연층(PAS, OC) 상에 위치하고 있다. 즉, 비교적 두꺼운 절연층들(PAS, OC) 상에 위치하고 있기 때문에 다른 전극이나 라인과 중첩하더라도 리페어 공정 진행 시 그 영역에서 발생할 수 있는 쇼트의 위험이 매우 낮다.
이 때문에, 제1실시예는 센싱라인(VREF)의 돌출부와 돌출부에 형성된 제3콘택홀(CH3) 사이에 제1콘택홀(CH1)을 배치할 수 있다. 또한, 제1실시예는 센싱연결라인(VREFC)과 제1b스캔라인(GL1b)이 일부 중첩하도록 배치하더라도 무방하다.
그리고 센싱라인(VREF)과 센싱연결라인(VREFC)을 연결하는 제1콘택홀(CH1)은 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)과 센싱연결라인(VREFC)을 연결하는 제2콘택홀(CH2)은 물론 센싱라인(VREF)의 돌출부 및 제3콘택홀(CH3)과 유사 또는 동일한 수평 영역 상에 배치될 수 있다. 이와 같이, 제1 내지 제3콘택홀(CH1 ~ CH3)의 위치를 평면 상에서 수평하게 배치하면 점핑 전극 형성으로 인한 서브 픽셀의 개구율 감소 문제를 해소할 수 있게 된다.
따라서, 제1실시예는 게이트금속층, 소오스 드레인 금속층 및 제1전극층을 기반으로 스캔라인(GL1a, GL1b), 센싱라인(VREF) 및 센싱연결라인(VREFC)을 각각 형성하므로, 2종의 배선(게이트금속층과 소오스 드레인 금속층)에 대한 쇼트 문제만 고려하면 된다. 때문에, 제1실시예는 리페어 공정을 고려하더라도 서브 픽셀의 개구율 확보의 어려움을 해소할 수 있는 이점이 있다.
한편, 제1실시예에서는 센싱연결라인(VREFC)이 90도 회전된 E자와 유사한 형상으로 형성된 것을 일례로 하였으나, 이하의 변형예와 같은 형상이 선택될 수도 있다.
도 9에 도시된 바와 같이, 제1실시예의 제1변형예에 따르면 센싱연결라인(VREFC)은 1개의 제1수직부분과 1개의 제1수평부분의 조합에 의해 T자와 유사한 형상으로 형성된다. 센싱연결라인(VREFC)의 제1수직부분은 제1콘택홀(CH1)에 연결되고 그 말단이 제1콘택홀(CH1)과 함께 센싱연결라인(VREFC)의 제1수평부분으로부터 돌출되도록 수직 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수직부분은 제1콘택홀(CH1)을 통해 센싱라인(VREF)에 전기적으로 연결됨과 동시에 센싱라인(VREF)과 중첩하는 영역을 갖는다.
센싱연결라인(VREFC)의 제1수평부분은 제1수직부분의 말단에서 시작하여 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)의 제2콘택홀(CH2)까지 연장되도록 센싱라인(VREF)을 기준으로 좌우 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수평부분은 하부에 존재하는 제1 내지 제4데이터 라인들(DL1 ~ DL4)과 중첩하는 영역을 갖고 제1b스캔라인(GL1b)과 이격하게 된다.
도 10에 도시된 바와 같이, 제1실시예의 제2변형예에 따르면 센싱연결라인(VREFC)은 1개의 제1수평부분과 2개의 제2수평부분의 조합에 의해 단차진 형상(또는 계단 형상)으로 형성된다. 센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)에 연결되고 그 양쪽 말단이 제3콘택홀(CH3)의 상부를 지나도록 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)을 통해 센싱라인(VREF)에 전기적으로 연결됨과 동시에 제3콘택홀(CH3)과 중첩하는 영역을 갖는다.
센싱연결라인(VREFC)의 제2수평부분은 제1수평부분의 양쪽 말단에서 시작하여 수직 방향의 단차를 가지면서 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)의 제2콘택홀(CH2)까지 연장되도록 센싱라인(VREF)을 기준으로 좌우 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제2수평부분은 하부에 존재하는 제1 내지 제4데이터 라인들(DL1 ~ DL4)과 중첩하는 영역을 갖고 제1b스캔라인(GL1b)과 이격하게 된다.
도 11에 도시된 바와 같이, 제1실시예의 제3변형예에 따르면 센싱연결라인(VREFC)은 1개의 제1수평부분에 의해 90도 회전된 일자 형상(또는 90도 회전된 I 형상)으로 형성된다. 센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)에 연결되고 그 양쪽 말단이 제3콘택홀(CH3)의 상부를 지나 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)의 제2콘택홀(CH2)까지 연장되도록 센싱라인(VREF)을 기준으로 좌우 수평 방향으로 배치된다.
센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)을 통해 센싱라인(VREF)에 전기적으로 연결됨과 동시에 제3콘택홀(CH3)과 중첩하는 영역을 갖는다. 또한, 센싱연결라인(VREFC)의 제1수평부분은 하부에 존재하는 제1 내지 제4데이터 라인들(DL1 ~ DL4)과 중첩하는 영역을 갖고 제1b스캔라인(GL1b)과 이격하게 된다.
<제2실시예>
도 12는 제2실시예에 따라 도 5의 회로영역을 더욱 상세히 나타낸 도면이고, 도 13은 도 12의 B1-B2 영역의 단면도이며, 도 14 내지 도 16은 제2실시예의 변형예를 나타낸 도면들이다.
도 12에 도시된 바와 같이, 회로영역(DRA)의 상단영역에는 제1a스캔라인(GL1a)과 스위칭 트랜지스터(SW)가 배치된다. 제1방향(수직)의 제1전원라인(EVDD)에 연결되고 제2방향(수평)으로 배치된 제1전원연결라인(EVDDC)과 인접하는 부분은 회로영역(DRA)의 상단영역으로 정의된다. 회로영역(DRA)의 하단영역에는 제1b스캔라인(GL1b)과 센싱 트랜지스터(ST)가 배치된다. 제1방향의 센싱라인(VREF)에 연결되고 제2방향으로 배치된 센싱연결라인(VREFC)과 인접하는 부분은 회로영역(DRA)의 하단영역으로 정의된다. 회로영역(DRA)의 중단영역에는 구동 트랜지스터(DR)와 커패시터(Cst)가 배치된다. 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST) 사이에 위치하는 부분은 회로영역(DRA)의 중단영역으로 정의된다.
제1a스캔라인(GL1a)과 제1b스캔라인(GL1b) 중 적어도 하나 또는 둘은 제1기판의 최하위층에 존재하는 금속층(LS)(예: 광차단층)으로 이루어진다. 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)은 회로영역(DRA)의 중단영역에 위치하는 구동 트랜지스터(DR)와 커패시터(Cst)를 기준으로 상단영역과 하단영역으로 이격 배치된다. 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)은 콘택홀을 통해 스위칭 트랜지스터(SW)의 게이트전극과 센싱 트랜지스터(ST)의 게이트전극에 각각 연결된다.
제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)을 최하위층에 존재하는 광차단층으로 형성함에 따라 3종 이상의 신호라인이나 전극의 분산 배치를 가능하게 한다. 그 결과 제2실시예는 제1실시 대비 공간 제약 문제를 해소(소자 및 배선의 효율적 배치)하고 서브 픽셀의 개구율을 증가(일정 부분 확보)시키게 된다. 또한, 제2실시예는 최하위층에 존재하는 광차단층으로 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)을 형성하므로 라인 로드 증가 문제를 해소하기 위한 분기부의 삭제를 가능하게 한다. 한편, 제1a스캔라인(GL1a)은 금속층(LS)으로 이루어지고, 제1b스캔라인(GL1b)은 게이트금속층으로 이루어지거나 또는 이와 반대가 될 수도 있다.
센싱라인(VREF)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 배치된다. 센싱라인(VREF)은 제1방향(또는 서브 픽셀들의 장축 방향)으로 배치된다. 센싱라인(VREF)은 트랜지스터들(SW, DR, ST)의 소오스 드레인전극을 구성하는 소오스 드레인 금속층으로 형성된다. 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST) 및 커패시터(Cst)의 배치 위치는 도면에 한정되지 않는다.
센싱연결라인(VREFC)은 회로영역(DRA)에 배치되고 제1콘택홀(CH1)을 통해 센싱라인(VREF)과 연결된다. 센싱연결라인(VREFC)은 가로 방향(또는 서브 픽셀들의 단축 방향)으로 배치된다. 센싱연결라인(VREFC)은 제1기판의 상위층에 존재하는 제1전극층으로 형성된다. 제1전극층은 유기 발광다이오드의 제1전극(또는 애노드전극) 구성시 사용되는 전극층이다.
제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3)은 센싱라인(VREF)에 인접하기 때문에 제3콘택홀(CH3)을 통해 센싱라인(VREF)에 직접 연결된다. 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3)은 센싱라인(VREF)의 좌우로 돌출된 돌출부에 형성된 제3콘택홀(CH3)을 통해 센싱라인(VREF)과 전기적으로 연결된다. 그러나 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)은 센싱라인(VREF)과 이격되어 있기 때문에 제2콘택홀(CH2)과 센싱연결라인(VREFC)을 통해 센싱라인(VREF)에 연결된다.
센싱연결라인(VREFC)은 1개의 제1수평부분, 2개의 제1수직부분 및 2개의 제2수평부분의 조합에 의해 단차진 형상(또는 계단 형상)으로 형성된다. 센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)에 연결되고 그 말단이 제3콘택홀(CH3)과 대응하는 위치까지 돌출되도록 수직 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)을 통해 센싱라인(VREF)에 전기적으로 연결됨과 동시에 제1b스캔라인(GL1b)과 중첩하는 영역을 갖는다.
센싱연결라인(VREFC)의 제1수직부분은 제1수평부분의 말단에서 시작하여 제3콘택홀(CH3)까지 연장되도록 수직 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수직부분은 하부에 존재하는 제3콘택홀(CH3)과 중첩하는 영역을 갖는다.
센싱연결라인(VREFC)의 제2수평부분은 제1수직부분의 좌측 및 우측 말단에서 시작하여 제2콘택홀(CH2)까지 연장되도록 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제2수평부분은 제2콘택홀(CH2)을 통해 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)에 각각 연결된다.
제2실시예는 상위층에 존재하는 제1전극층으로 센싱연결라인(VREFC)을 형성한다. 제1전극층은 ITO(Indium Tin Oxide) 또는 ITO/Ag(은) 등으로 선택된다. 제1전극층은 광차단층 대비 상위층에 위치하고 또한 비교적 두꺼운 절연층 상에 형성되기 때문에 소오스 드레인 금속층 등 다른 전극이나 라인과의 중첩을 고려하지 않아도 된다. 그 이유는 이하, 도 13에 도시된 B1-B2 영역의 단면도를 함께 참조하여 센싱라인(VREF)과 센싱연결라인(VREFC) 간의 콘택 구조를 보면서 설명한다.
도 12 및 도 13에 도시된 바와 같이, 제1기판(150a) 상에는 제1b스캔라인(GL1b)을 구성하는 광차단층(GL1b_LS)이 형성된다. 광차단층(GL1b_LS)은 몰리브데늄(Mo), 티타늄(Ti) 및 구리(Cu)로 적층된 복층(Mo/Ti/Cu) 구조로 선택될 수 있다. 제1기판(150a) 상에는 광차단층(GL1b_LS)을 덮는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 예컨대 산화 실리콘(SiOx)과 질화 실리콘(SiNx)을 교번 적층한 구조로 선택될 수 있다.
버퍼층(BUF) 상에는 센싱 트랜지스터(ST)의 액티브층을 구성하는 반도체층(ST_ACT)이 형성된다. 반도체층(ST_ACT)은 예컨대 산화물(Oxide)로 선택될 수 있다. 버퍼층(BUF) 상에는 제1절연층(GI)이 형성된다. 제1절연층(GI)은 게이트절연층으로서, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 선택될 수 있다.
제1절연층(GI) 상에는 센싱 트랜지스터(ST)의 게이트전극을 구성하는 게이트금속층(ST_GAT)이 형성된다. 게이트금속층(ST_GAT)은 반도체층(ST_ACT)과 중첩하도록 형성된다. 게이트금속층(ST_GAT)은 예컨대 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 선택될 수 있다.
버퍼층(BUF) 상에는 게이트금속층(GL1b_GAT)을 덮는 제2절연층(ILD)이 형성된다. 제2절연층(ILD)은 층간절연층으로서, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 선택될 수 있다.
제2절연층(ILD) 상에는 센싱라인(VREF)을 구성하는 제1소오스 드레인 금속층(VREF_SD), 제2데이터라인(DL2)을 구성하는 제2소오스 드레인 금속층(DL2_SD) 및 센싱 트랜지스터(ST)의 소오스전극과 드레인전극을 구성하는 제3소오스 드레인 금속층(ST_SDa, ST_SDb)이 형성된다.
제3소오스 드레인 금속층(ST_SDa, ST_SDb)은 제3콘택홀(CH3)을 통해 센싱 트랜지스터(ST)의 액티브층을 구성하는 반도체층(ST_ACT)에 전기적으로 연결된다. 예컨대, 제3a소오스 드레인 금속층(ST_SDa)은 버퍼층(BUF) 및 제2절연층(ILD)의 제3콘택홀(CH3)을 통해 센싱 트랜지스터(ST)의 액티브층을 구성하는 반도체층(ST_ACT)의 드레인영역에 연결된다. 제3b소오스 드레인 금속층(ST_SDb)은 버퍼층(BUF) 및 제2절연층(ILD)의 제3콘택홀(CH3)을 통해 센싱 트랜지스터(ST)의 액티브층을 구성하는 반도체층(ST_ACT)의 소오스영역에 연결된다.
센싱 트랜지스터(ST)의 드레인전극을 구성하는 제3a소오스 드레인 금속층(ST_SDa)은 센싱라인(VREF)을 구성하는 제1소오스 드레인 금속층(VREF_SD)과 연결된다. 센싱 트랜지스터(ST)의 소오스전극을 구성하는 제3b소오스 드레인 금속층(ST_SDb)은 제3a소오스 드레인 금속층(ST_SDa)과 분리 및 이격 배치된다. 제2데이터라인(DL2)을 구성하는 제2소오스 드레인 금속층(DL2_SD)은 제3b소오스 드레인 금속층(ST_SDb)과 이격 배치된다.
제2절연층(ILD) 상에는 제1소오스 드레인 금속층(VREF_SD), 제2소오스 드레인 금속층(DL2_SD) 및 제3소오스 드레인 금속층(ST_SDa, ST_SDb)을 덮는 제3절연층(PAS)이 형성된다. 제3절연층(PAS)은 보호층으로서, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 선택될 수 있다.
제3절연층(PAS) 상에는 제4절연층(OC)이 형성된다. 제4절연층(OC)은 평탄화층으로서, 폴리아크릴레이트(Polyacrylate) 등과 같은 유기재료가 선택될 수 있으나 이에 한정되지 않는다. 제3절연층(PAS) 및 제4절연층(OC)에는 센싱라인(VREF)을 구성하는 제1소오스 드레인 금속층(VREF_SD)을 노출하는 제1콘택홀(CH1)이 형성된다.
제4절연층(OC) 상에는 센싱연결라인(VREFC)을 구성하는 제1전극층(VREFC_E1)이 형성된다. 센싱연결라인(VREFC)을 구성하는 제1전극층(VREFC_E1)은 제1콘택홀(CH1)을 통해 센싱라인(VREF)을 구성하는 제1소오스 드레인 금속층(VREF_SD)과 전기적으로 연결된다.
위의 설명을 통해 알 수 있듯이, 센싱연결라인(VREFC)을 구성하는 제1전극층(VREFC_E1)의 경우, 적어도 두 개의 절연층(PAS, OC) 상에 위치하고 있다. 즉, 비교적 두꺼운 절연층들(PAS, OC) 상에 위치하고 있기 때문에 다른 전극이나 라인과 중첩하더라도 리페어 공정 진행 시 그 영역에서 발생할 수 있는 쇼트의 위험이 매우 낮다.
이 때문에, 제2실시예는 제1b스캔라인(GL1b)과 동일한 수평 영역 상에 제1b스캔라인(GL1b)과 중첩하는 영역을 갖도록 제1콘택홀(CH1)을 배치할 수 있다. 또한, 제2실시예는 센싱연결라인(VREFC)과 제1b스캔라인(GL1b)이 일부 중첩하도록 배치하더라도 무방하다.
그리고 센싱라인(VREF)과 센싱연결라인(VREFC)을 연결하는 제1콘택홀(CH1)은 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)과 센싱연결라인(VREFC)을 연결하는 제2콘택홀(CH2)은 물론 센싱라인(VREF)의 돌출부 및 제3콘택홀(CH3)과 유사 또는 동일한 수평 영역 상에 배치할 수 있다. 이와 같이, 제1 내지 제3콘택홀(CH1 ~ CH3)의 위치를 평면 상에서 수평하게 배치하면 점핑 전극 형성으로 인한 서브 픽셀의 개구율 감소 문제를 해소할 수 있게 된다.
따라서, 제2실시예는 게이트금속층, 소오스 드레인 금속층 및 제1전극층을 기반으로 스캔라인(GL1a, GL1b), 센싱라인(VREF) 및 센싱연결라인(VREFC)을 각각 형성하므로, 2종의 배선(게이트금속층과 소오스 드레인 금속층)에 대한 쇼트 문제만 고려하면 된다. 때문에, 제2실시예는 리페어 공정을 고려하더라도 서브 픽셀의 개구율 확보의 어려움을 해소할 수 있는 이점이 있다.
한편, 제2실시예에서는 센싱연결라인(VREFC)이 단차진 형상(또는 계단 형상)으로 형성된 것을 일례로 하였으나, 이하의 변형예와 같은 형상이 선택될 수도 있다.
도 14에 도시된 바와 같이, 제2실시예의 제1변형예에 따르면 센싱연결라인(VREFC)은 1개의 제1수직부분과 2개의 제2수평부분의 조합에 의해 U자와 유사한 형상으로 형성된다. 센싱연결라인(VREFC)의 제1수직부분은 제1콘택홀(CH1)에 연결되고 그 말단이 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)까지 연장되도록 센싱라인(VREF)을 기준으로 좌우 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)을 통해 센싱라인(VREF)에 전기적으로 연결됨과 동시에 제1b스캔라인(GL1b)과 중첩하는 영역을 갖는다. 센싱연결라인(VREFC)의 제1수평부분은 제1b스캔라인(GL1b)과 모든 영역이 중첩한다. 센싱연결라인(VREFC)의 제1수평부분은 하부에 존재하는 제1 내지 제4데이터 라인들(DL1 ~ DL4)과 중첩하는 영역을 갖는다.
센싱연결라인(VREFC)의 제1수직부분은 제1수평부분의 양쪽 말단에서 시작하여 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)의 제2콘택홀(CH2)까지 연장되도록 수직 방향으로 배치된다. 제2콘택홀(CH2)은 제3콘택홀(CH3)과 유사 또는 동일한 수평 영역 상에 배치될 수 있다.
도 15에 도시된 바와 같이, 제2실시예의 제2변형예에 따르면 센싱연결라인(VREFC)은 1개의 제1수직부분과 1개의 제2수평부분의 조합에 의해 T자와 유사한 형상으로 형성된다. 센싱연결라인(VREFC)의 제1수직부분은 제1콘택홀(CH1)에 연결되고 그 말단이 제3콘택홀(CH3) 및 제2콘택홀(CH2)과 유사 또는 동일한 수평 영역 상에 위치하도록 수직 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수직부분은 제1콘택홀(CH1)을 통해 센싱라인(VREF)에 전기적으로 연결됨과 동시에 센싱라인(VREF)과 중첩하는 영역을 갖는다.
센싱연결라인(VREFC)의 제1수평부분은 제1수직부분의 말단에서 시작하여 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)의 제2콘택홀(CH2)까지 연장되도록 센싱라인(VREF)을 기준으로 좌우 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수평부분은 하부에 존재하는 제1 내지 제4데이터 라인들(DL1 ~ DL4)과 중첩하는 영역을 갖고 제1b스캔라인(GL1b)과 이격하게 된다.
도 16에 도시된 바와 같이, 제2실시예의 제3변형예에 따르면 센싱연결라인(VREFC)은 1개의 제1수평부분, 2개의 제2수평부분 및 2개의 제2수직부분의 조합에 의해 단차진 형상(또는 계단 형상)으로 형성된다. 센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)에 연결되고 그 양쪽 말단이 인접하는 제2 및 제3데이터라인(DL2, DL3)까지 연장되도록 센싱라인(VREF)을 기준으로 좌우 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제1수평부분은 제1콘택홀(CH1)을 통해 센싱라인(VREF)에 전기적으로 연결됨과 동시에 제1b스캔라인(GL1b)과 중첩하는 영역을 갖는다. 센싱연결라인(VREFC)의 제1수평부분은 제1b스캔라인(GL1b)과 모든 영역이 중첩한다.
센싱연결라인(VREFC)의 제2수평부분은 제1수평부분의 양쪽 말단에서 시작하여 수직 방향의 단차를 가지면서 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)의 제2콘택홀(CH2)과 인접하는 영역까지 연장되도록 수평 방향으로 배치된다. 센싱연결라인(VREFC)의 제2수평부분은 하부에 존재하는 제1 내지 제4데이터 라인들(DL1 ~ DL4)과 중첩하는 영역을 갖고 제1b스캔라인(GL1b)과 일부 중첩하는 영역을 갖게 된다.
센싱연결라인(VREFC)의 제1수직부분은 제2수평부분의 양쪽 말단에서 시작하여 제1서브 픽셀(SPn1) 및 제4서브 픽셀(SPn4)의 제2콘택홀(CH2)까지 연장되도록 수직 방향으로 배치된다. 제2콘택홀(CH2)은 제3콘택홀(CH3)과 유사 또는 동일한 수평 영역 상에 배치될 수 있다.
이상, 본 발명은 소자의 특성을 센싱 하기 위한 센싱회로를 갖는 표시 패널 제작 시 리페어 공정에 따른 배선이나 전극의 손상이나 쇼트를 방지함과 더불어 서브 픽셀의 개구율을 확보할 수 있는 효과가 있다. 또한, 본 발명은 라인 로드의 증가를 방지하면서도 리페어 방식에 따라 연결라인의 구조를 다양하고 자유롭게 배치할 수 있어 설계의 자유도가 높은 효과가 있다. 또한, 본 발명은 고해상도 및 대형 표시장치 제작에 적합한 표시 패널의 구조를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 스캔 구동부
150: 표시 패널 GL1a: 제1a스캔라인
GL1b: 제1b스캔라인 EVDD: 제1전원라인
VREF: 센싱라인 DL1 ~ DL4: 제1 내지 제4데이터 라인들
EVDDC: 제1전원연결라인 VREFC: 센싱연결라인
EMA: 발광영역 DRA: 회로영역
SPn1 ~ SPn4: 제1서브 픽셀 내지 제4서브 픽셀

Claims (10)

  1. 제1기판 상에 형성되고 빛을 발광하는 발광소자가 배치된 발광영역과 상기 발광소자를 구동하는 회로가 배치된 회로영역을 갖는 서브 픽셀들;
    상기 서브 픽셀들 사이에 제1방향으로 배치된 센싱라인; 및
    상기 회로영역 상에 제2방향으로 배치되고 상기 센싱라인보다 상위층에 위치하는 전극층으로 이루어지고 상기 서브 픽셀들을 상기 센싱라인과 전기적으로 연결하는 센싱연결라인을 포함하고,
    상기 센싱연결라인은 상기 발광영역에 위치하는 상기 발광소자의 제1전극과 동일한 제1전극층으로 이루어진 표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 센싱라인은 자신의 좌우로 인접하는 제2 및 제3서브 픽셀에 연결되고,
    상기 센싱연결라인은 상기 센싱라인에 연결되고 상기 제2 및 제3서브 픽셀의 외곽에 배치된 제1 및 제4서브 픽셀에 연결되는 표시장치.
  4. 제1항에 있어서,
    상기 센싱라인은 상기 회로영역에 위치하는 트랜지스터들의 소오스 드레인전극을 구성하는 소오스 드레인 금속층으로 이루어지고,
    상기 센싱연결라인은 상기 발광소자의 제1전극을 구성하는 제1전극층으로 이루어진 표시장치.
  5. 제4항에 있어서,
    상기 소오스 드레인 전극층과 상기 제1전극층 사이에는
    서로 다른 재료로 이루어진 적어도 2층의 절연층이 위치하는 표시장치.
  6. 제3항에 있어서,
    상기 센싱라인 상에 형성된 제1콘택홀과,
    상기 제1 및 제4서브 픽셀의 회로영역 상에 형성된 제2콘택홀과,
    상기 센싱라인의 돌출부 상에 형성된 제3콘택홀은 평면 상에서 수평하게 배치된 표시장치.
  7. 제1항에 있어서,
    상기 회로영역에 위치하는 적어도 두 개의 스캔라인들을 포함하고,
    상기 적어도 두 개의 스캔라인들 중 하나 또는 둘은
    상기 회로영역의 트랜지스터들의 게이트전극을 구성하는 게이트금속층과 다른 금속층으로 이루어진 표시장치.
  8. 제7항에 있어서,
    상기 적어도 두 개의 스캔라인들은
    상기 회로영역에 위치하는 스위칭 트랜지스터의 게이트전극에 연결된 제1a스캔라인과,
    상기 회로영역에 위치하는 센싱 트랜지스터의 게이트전극에 연결된 제1b스캔라인을 포함하고,
    상기 제1a스캔라인과 상기 제1b스캔라인 중 적어도 하나는 상기 제1기판의 최하위층에 존재하는 광차단층으로 이루어진 표시장치.
  9. 제8항에 있어서,
    상기 센싱연결라인은
    상기 제1b스캔라인과 중첩하는 영역을 갖는 표시장치.
  10. 제1항에 있어서,
    상기 센싱연결라인은
    T자형, U자형, I자형, 계단형 중 하나 이상의 형상을 갖는 표시장치.
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