KR102584959B1 - 표시장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 표시장치는 기판, 광차단층, 제1 내지 제4 서브 픽셀, 제1 전원 라인, 센싱 라인 및 제2 전원 라인, 제1 내지 제4 데이터 라인, 및 스캔 라인을 포함한다. 광차단층은 기판 상에 위치하고, 제1 내지 제4 서브 픽셀이 광차단층을 포함하는 기판 상에 수평 방향으로 순차적으로 배열된다. 제1 전원 라인은 제1 서브 픽셀의 일측에 배치되며 제1 및 제2 서브 픽셀에 공유되고, 제2 전원 라인은 제4 서브 픽셀의 일측에 배치되며 제3 및 제4 서브 픽셀에 공유된다. 센싱 라인은 제2 서브 픽셀과 제3 서브 픽셀 사이에 배치되어 제1 내지 제4 서브 픽셀에 공유된다. 제1 및 제2 데이터 라인은 제1 서브 픽셀과 제2 서브 픽셀 사이에 배치되고, 제3 및 제4 데이터 라인은 제3 서브 픽셀과 제4 서브 픽셀 사이에 배치된다. 스캔 라인은 제1 내지 제4 서브 픽셀의 수평 방향으로 연장된다. 제1 내지 제4 데이터 라인, 및 제1 및 제2 전원 라인은 광차단층과 동일 평면 상에 배치된다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
최근, 음극선관(CRT : Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치의 예로는, 액정표시장치(LCD : Liquid Crystal Display), 전계방출표시장치(FED : Field Emission Display), 플라즈마표시장치(PDP : Plasma Display Panel) 및 유기발광표시장치(OLED : Organic Light Emitting DiodeDisplay) 등이 있다. 이 중에서 유기발광표시장치는(Organic Light Emitting Display)는 유기화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.
유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함하고 있어 제1 전극으로부터 공급받는 정공과 제 2 전극으로부터 받은 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다. 유기발광표시장치는 빛이 출사되는 방향에 따라 배면 발광형과 전면 발광형으로 나눌 수 있다. 배면 발광형은 기판의 하부 방향 즉, 발광층에서 제1 전극 방향으로 빛이 출사되는 것이고, 전면 발광형은 기판의 상부 방향 즉, 발광층에서 제2 전극 방향으로 빛이 출사되는 것을 말한다.
표시장치가 점점 고해상도화 되면서 더욱 작은 픽셀 사이즈가 요구되고 있다. 서브 픽셀의 한정된 공간 내에 회로를 구성해야 하는 레이아웃 상의 한계 설계치 조건은 상승하게 된다. 이와 같은 경우 전극 간의 쇼트 발생으로 구동불량이 발생할 수 있어 이의 개선이 요구된다. 또한, 커패시터의 면적으로 인해 개구율이 감소되는 문제가 있다.
본 발명은 표시 패널을 고해상도(UHD 이상)로 구현시 서브 픽셀의 한정된 공간 내에 회로를 구성해야 하는 레이아웃 상의 한계 설계치 조건의 제약에 의해 전극 간의 쇼트가 발생하는 문제를 해소하고 개구율을 향상시키는 것이다.
상기한 목적을 달성하기 위해, 본 발명의 실시 예에 따른 표시장치는 기판, 광차단층, 제1 내지 제4 서브 픽셀, 제1 전원 라인, 센싱 라인 및 제2 전원 라인, 제1 내지 제4 데이터 라인, 및 스캔 라인을 포함한다. 광차단층은 기판 상에 위치하고, 제1 내지 제4 서브 픽셀이 광차단층을 포함하는 기판 상에 수평 방향으로 순차적으로 배열된다. 제1 전원 라인은 제1 서브 픽셀의 일측에 배치되며 제1 및 제2 서브 픽셀에 공유되고, 제2 전원 라인은 제4 서브 픽셀의 일측에 배치되며 제3 및 제4 서브 픽셀에 공유된다. 센싱 라인은 제2 서브 픽셀과 제3 서브 픽셀 사이에 배치되어 제1 내지 제4 서브 픽셀에 공유된다. 제1 및 제2 데이터 라인은 제1 서브 픽셀과 제2 서브 픽셀 사이에 배치되고, 제3 및 제4 데이터 라인은 제3 서브 픽셀과 제4 서브 픽셀 사이에 배치된다. 스캔 라인은 제1 내지 제4 서브 픽셀의 수평 방향으로 연장된다. 제1 내지 제4 데이터 라인, 및 제1 및 제2 전원 라인은 광차단층과 동일 평면 상에 배치된다.
스캔 라인은 제1 내지 제4 데이터 라인, 및 제1 및 제2 전원 라인과 서로 다른 층에 배치된다.
센싱 라인은 일체로 이루어진 수직 센싱 라인과 수평 센싱 라인을 포함하며, 수직 센싱 라인은 제1 데이터 라인과 나란하게 배치되고, 수평 센싱 라인은 스캔 라인과 나란하게 배치된다.
수평 센싱 라인의 각 끝단에 각각 위치한 수평 센싱 1 라인 내지 수평 센싱 4 라인들을 통해 제1 내지 제4 서브 픽셀에 각각 센싱 라인이 연결된다.
제1 전원 라인은 전원 컨택홀을 통해 연결된 제1 브릿지와 제2 브릿지를 구비하고, 제1 브릿지는 제1 서브 픽셀에 연결되며 제2 브릿지는 제2 서브 픽셀에 연결되고, 제2 전원 라인은 전원 컨택홀을 통해 연결된 제3 브릿지와 제4 브릿지를 구비하고, 제3 브릿지는 제4 서브 픽셀에 연결되며 제4 브릿지는 제3 서브 픽셀에 연결된다.
제1 내지 제4 서브 픽셀 각각에서, 스캔 라인의 하부에 게이트 컨택홀들을 통해 연결된 제1 게이트 전극이 위치한다.
제1 게이트 전극은 섬(island) 형상으로 이루어지며, 일단과 타단이 스캔 라인과 연결된다.
제1 내지 제4 서브 픽셀 각각은 스캔 라인과 중첩되는 스위칭 트랜지스터, 센싱 라인에 연결된 센싱 트랜지스터, 제1 또는 제2 전원 라인에 연결된 구동 트랜지스터, 및 구동 트랜지스터에 연결된 제1 전극을 포함한다.
제1 내지 제4 서브 픽셀 각각에서 스위칭 트랜지스터의 제2 드레인 전극의 일단이 구동 트랜지스터의 제2 게이트 전극에 연결되고, 타단이 광차단층에 연결된다.
광차단층과 구동 트랜지스터의 반도체층이 제1 커패시터를 이루고, 구동 트랜지스터의 반도체층과 스위칭 트랜지스터의 드레인 전극이 제2 커패시터를 이루며, 스위칭 트랜지스터의 드레인 전극과 제1 전극이 제3 커패시터를 이룬다.
본 발명의 실시예에 따르면, 수직 방향으로 배열된 라인들을 광차단층과 동일 평면 상에 배치하고 수평 방향으로 배열된 라인을 소스 전극과 동일 평면 상에 배치함으로써, 수직 방향으로 배열된 라인들과 수평 방향으로 배열된 라인들 간의 절연막의 두께를 두껍게 하여 쇼트 불량을 방지할 수 있는 이점이 있다. 또한, 수평 방향으로 배열된 스캔 라인에 게이트 전극을 연결시킴으로써, 스캔 라인의 저항을 낮춰 RC 딜레이를 개선시킬 수 있는 이점이 있다.
또한, 본 발명에 따르면, 구동 트랜지스터의 게이트 전극을 광차단층과 연결하여, 광차단층과 제3 반도체층 사이, 제3 반도체층과 제2 드레인 전극 사이 및 제2 드레인 전극과 제1 전극 사이에 3중 커패시터를 형성함으로써, 커패시터의 면적을 줄여 그만큼 개구율을 향상시킬 수 있는 것을 확인하였다. 또한, 광차단층이 또 하나의 게이트 전극으로 작용하여 더블 게이트 구조의 구동 트랜지스터를 형성함으로써, 바이어스 스트레스(bias stress)를 개선시키고 모빌리티(mobility)를 향상시킬 수 있는 이점이 있다.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 본 발명의 실시예에 따른 서브 픽셀의 제1회로 구성 예시도.
도 4는 본 발명의 실시예에 따른 서브 픽셀의 제2회로 구성 예시도.
도 5는 본 발명의 제1 실시예에 따른 서브 픽셀 어레이를 나타낸 평면도.
도 6은 도 5의 절취선 I-I'에 따라 절취한 단면을 나타낸 도면.
도 7은 도 5의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면을 나타낸 도면.
도 8은 비교예에 따른 표시장치의 서브 픽셀 어레이를 나타낸 평면도.
도 9는 비교예에 따른 라인들의 단면 구조를 나타낸 도면.
도 10은 제1 실시예에 따른 라인들의 단면 구조를 나타낸 도면.
도 11은 본 발명의 제2 실시예에 따른 서브 픽셀 어레이를 나타낸 평면도.
도 12는 도 11의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면을 나타낸 도면.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다. 본 발명에 따른 유기발광표시장치는 유리 기판 외에 유연한 플라스틱 기판 상에 표시소자가 형성된 플라스틱 표시장치일 수도 있다.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 본 발명의 실시예에 따른 서브 픽셀의 제1회로 구성 예시도이고, 도 4는 본 발명의 실시예에 따른 서브 픽셀의 제2회로 구성 예시도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 스캔신호를 출력한다. 스캔 구동부(140)는 스캔 라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성된다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기발광 다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1 스캔 라인(GL1)을 통해 공급된 스캔 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 제1 전원 라인(EVDD1)과 제2 전원 라인(EVSS) 사이로 구동 전류가 흐르도록 동작한다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3 및 도 4에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 라인과 유기발광 다이오드(OLED)의 애노드 전극(제1 전극) 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화 전압(또는 센싱전압)을 센싱노드에 공급하거나 센싱노드의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 소스 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 드레인 전극이 연결된다. 구동 트랜지스터(DR)는 제1 전원 라인(EVDD1)에 소스 전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 드레인 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 하부전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 상부전극이 연결된다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)의 드레인 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 소스 전극이 연결되고 센싱노드인 유기발광 다이오드(OLED)의 애노드 전극에 드레인 전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1a 스캔 라인(GL1a)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제1b 스캔 라인(GL1b)에 게이트 전극이 연결될 수 있다. 다른 예로, 스위칭 트랜지스터(ST의 게이트 전극에 연결된 제1a 스캔 라인(GL1a)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제1b 스캔 라인(GL1b)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
기타, 도 3 및 도 4에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광 다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
한편, 도 3의 서브 픽셀의 회로와 도 4의 서브 픽셀의 회로를 비교해 보면, 두 회로에는 광차단층(LS)의 구성에 차이가 있다. 광차단층(LS)은 외광을 차단하는 역할을 하기 위해 존재한다. 광차단층(LS)이 금속성 재료로 형성될 경우 기생 전압이 충전되는 문제가 유발된다. 때문에, 광차단층(LS)은 구동 트랜지스터(DR)의 소스 전극에 접속된다.
구체적으로 설명하면, 광차단층(LS)은 도 3과 같이 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나, 도 4와 같이 광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다.
광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나(도 3), 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다.
이하, 전술한 표시장치의 구체적인 서브 픽셀 어레이의 구조에 대해 설명하기로 한다.
<제1 실시예>
도 5는 본 발명의 제1 실시예에 따른 서브 픽셀 어레이를 나타낸 평면도이고, 도 6은 도 5의 절취선 I-I'에 따라 절취한 단면을 나타낸 도면이며, 도 7은 도 5의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면을 나타낸 도면이다.
도 5를 참조하면, 가로 방향(x 방향)으로 제1 내지 제4 서브 픽셀(SPn1 ~ SPn4)이 배치된다. 예컨대, 제1 서브 픽셀(SPn1)은 적색 서브 픽셀(R)이고, 제2 서브 픽셀(SPn2)은 녹색 서브 픽셀(G)이고, 제3 서브 픽셀(SPn3)은 청색 서브 픽셀(B)일 수 있다. 제4 서브 픽셀(SPn4)은 백색 서브 픽셀(W)로 선택될 수 있다. 본 발명에서는 제1 내지 제3 서브 픽셀(SPn1~SPn3)이 하나의 단위 픽셀을 이루고 그 다음 제4 서브 픽셀(SPn4)부터 3개의 서브 픽셀이 하나의 단위 픽셀을 이루는 구조일 수 있다. 예를 들어, RGB/WRG/BWR/GBW가 각각 하나의 단위 픽셀을 이룰 수 있다. 이와는 달리, 제1 내지 제4 서브 픽셀(SPn1~SPn4)이 하나의 단위 픽셀을 이루어 WRGB/WRGB가 각각 하나의 단위 픽셀을 이룰 수 있다.
제1 서브 픽셀(SPn1)의 좌측에는 수직 방향(y 방향)을 따라 제1 전원 라인(EVDD1)이 배치된다. 제1 전원 라인(EVDD1)은 제1 서브 픽셀(SPn1) 및 제2 서브 픽셀(SPn2)에 공통으로 연결된다. 제1 전원 라인(EVDD1)으로부터 전원 컨택홀(ECH)을 통해 연장되어 제1 서브 픽셀(SPn1)에 연결되는 제1 브릿지(EVDDR1)가 구비된다. 제1 전원 라인(EVDD1)으로부터 전원 컨택홀(ECH)을 통해 연장되어 제2 서브 픽셀(SPn1)에 연결되는 제2 브릿지(EVDDR2)가 구비된다. 제1 및 제2 서브 픽셀(SPn1, SPn2)은 제1 및 제2 브릿지(EVDDR1, EVDDR2)를 통해 제1 전원 라인(EVDD1)에 연결된다. 도시하지 않았지만, 제1 전원 라인(EVDD1)은 제1 전원 라인(EVDD1)의 좌측에 배치된 2개의 서브 픽셀들에도 공통으로 연결된다.
제1 서브 픽셀(SPn1) 중 제1 전원 라인(EVDD1)과 멀고 제 2 서브 픽셀(SPn2)에 인접한 영역에는 제1 데이터 라인(DLn1)이 배치되고, 제2 서브 픽셀(SPn2) 중 제1 데이터 라인(DLn1)과 인접한 영역에 제2 데이터 라인(DLn2)이 배치된다. 제1 데이터 라인(DLn1)은 제1 서브 픽셀(SPn1)에 연결되고, 제2 데이터 라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다. 제2 서브 픽셀(SPn2)과 제3 서브 픽셀(SPn3) 사이에는 센싱 라인(VREF)이 배치된다. 센싱 라인(VREF)은 제1 서브 픽셀(SPn1) 내지 제4 서브 픽셀(SPn4)에 공통으로 연결된다.
제3 서브 픽셀(SPn3) 중 센싱 라인(VREF)과 멀고 제4 서브 픽셀(SPn4)에 인접한 영역에 제3 데이터 라인(DLn3)이 배치되고, 제4 서브 픽셀(SPn4) 중 제3 데이터 라인(DLn3)에 인접한 영역에 제4 데이터 라인(DLn4)이 배치된다. 제3 데이터 라인(DLn3)은 제3 서브 픽셀(SPn3)에 연결되고, 제4 데이터 라인(DLn4)은 제4 서브 픽셀(SPn4)에 연결된다. 제4 서브 픽셀(SPn4)의 우측에는 수직 방향을 따라 제2 전원 라인(EVDD2)이 배치된다. 제2 전원 라인(EVDD2)으로부터 전원 컨택홀(ECH)을 통해 연장되어 제4 서브 픽셀(SPn4)에 연결되는 제3 브릿지(EVDDR3)가 구비된다. 제2 전원 라인(EVDD2)으로부터 전원 컨택홀(ECH)을 통해 연장되어 제3 서브 픽셀(SPn3)에 연결되는 제4 브릿지(EVDDR4)가 구비된다. 제3 및 제4 서브 픽셀(SPn3, SPn4)은 제3 및 제4 브릿지(EVDDR3, EVDDR4)를 통해 제2 전원 라인(EVDD2)에 연결된다. 도시하지 않았지만, 제2 전원 라인(EVDD2)은 제2 전원 라인(EVDD2)의 우측에 배치된 2개의 서브 픽셀들에도 공통으로 연결된다. 전술한 제2 브릿지(EVDDR2)와 제4 브릿지(EVDD4)는 일체로 연결되어 제1 전원 라인(EVDD1)과 제2 전원 라인(EVDD2)으로부터 전원 전압을 동일하게 공급받는다.
제1 서브 픽셀(SPn1) 내지 제4 서브 픽셀(SPn4)에 센싱 라인(VREF)과 수직하게 교차하는 스캔 라인(GL1a)이 배치된다. 스캔 라인(GL1a)은 제1 서브 픽셀(SPn1) 내지 제4 서브 픽셀(SPn4)의 각각의 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트 전극에 연결된다. 스캔 라인(GL1a)은 제1 내지 제4 데이터 라인(DL1~DL4), 센싱 라인(VREF) 및 상기 제1 및 제2 전원 라인(EVDD1, EVDD2)과 서로 다른 층에 배치된다. 즉, 스캔 라인(GL1a)은 후술하는 수평 센싱 라인(VREFS), 소스 전극과 드레인 전극들과 동일 평면 상에 배치될 수 있다. 본 발명에서는 1개의 스캔 라인(GLa1)을 도시하고 설명하였지만, 2개의 스캔 라인이 배치될 수도 있다.
센싱 라인(VREF)은 수직 방향을 따라 배치된 수직 센싱 라인(VREFM)과 수평방향을 따라 배치된 수평 센싱 라인(VREFS)을 포함한다. 수직 센싱 라인(VREFM)은 수평 센싱 라인(VREFS)과 서로 다른 층으로 이루어진다. 즉, 수평 센싱 라인(VREFS)은 센싱 컨택홀(SCH)을 통해 수직 센싱 라인(VREFM)에 연결된다. 수평 센싱 라인(VREFS)은 후술하는 소스/드레인 전극과 동일 평면 상에 배치된다. 수직 센싱 라인(VREFM)은 제1 내지 제4 데이터 라인(DLn1~DLn4)과 나란하게 배치되고, 수평 센싱 라인(VREFS)은 스캔 라인(GL1a)과 나란하게 배치된다. 수평 센싱 라인(VREFS)은 수평 센싱 1 라인(VREFS1) 내지 수평 센싱 4 라인(VREFS4)으로 분기되어, 제1 내지 제4 서브 픽셀(SPn1~SPn4)의 각각의 센싱 트랜지스터(ST)에 연결된다. 수평 센싱 1 라인(VREFS1)은 제1 서브 픽셀(SPn1)에 연결되고, 수평 센싱 2 라인(VREFS2)은 제2 서브 픽셀(SPn2)에 연결되고, 수평 센싱 3 라인(VREFS3)은 제3 서브 픽셀(SPn3)에 연결되고, 수평 센싱 4 라인(VREFS4)은 제4 서브 픽셀(SPn4)에 연결된다.
제1 서브 픽셀(SPn1)을 예로 들어 서브 픽셀의 평면 구조를 설명하면, 제1 데이터 라인(DLn1)과 스캔 라인(GL1a)이 교차하는 영역에 스위칭 트랜지스터(SW)가 배치되고, 수평 센싱 라인(VREFS)의 수평 센싱 1 라인(VREFS1)과 스캔 라인(GL1a)이 인접한 영역에 센싱 트랜지스터(SW)가 배치된다.
센싱 트랜지스터(ST)는 센싱 라인(VREF)의 수평 센싱 1 라인(VREFS1)이 제1 반도체층(ACT1)에 제1 센싱 컨택홀(STCH1)을 통해 연결된 제1 소스 전극(STSE)과, 제2 센싱 컨택홀(STCH2)을 통해 연결된 제1 드레인 전극(STDE)과, 제1 반도체층(ACT1)을 가로지르는 제1 게이트 전극(GAT1)을 포함한다. 센싱 트랜지스터(ST)의 제1 드레인 전극(STDE)은 광차단층(LS)에 연결되어 구동 트랜지스터(DR)의 하부에서 광차단층(LS)이 구동 트랜지스터(DR)에 전기적 영향을 미치는 것을 방지한다.
스위칭 트랜지스터(SW)는 데이터 컨택홀(DLCH)을 통해 제1 데이터 라인(DLn1)에 연결되어 제2 반도체층(ACT2)에 제1 스위칭 컨택홀(SWCH1)을 통해 연결된 제2 소스 전극(SWSE)과, 제2 스위칭 컨택홀(SWCH2)을 통해 연결된 제2 드레인 전극(SWDE)과, 제2 반도체층(ACT2)을 가로지르는 제1 게이트 전극(GAT1)을 포함한다. 스위칭 트랜지스터(SW)의 제2 드레인 전극(SWDE)은 제1 게이트 컨택홀(GCH1)을 통해 구동 트랜지스터(DR)의 제2 게이트 전극(GAT2)에 연결된다.
구동 트랜지스터(DR)는 제1 전원 라인(EVDD1)의 전원 컨택홀(ECH)에 연결된 제1 브릿지(EVDDR1)가 제3 반도체층(ACT3)에 제1 구동 컨택홀(DRCH1)을 통해 연결된 제3 드레인 전극(DRDE)과, 센싱 트랜지스터(ST)의 제1 드레인 전극(STDE)이 구동 트랜지스터(DR)의 제3 소스 전극으로 작용한다. 비어홀(VIA)을 통해 구동 트랜지스터(DR)에 연결된 제1 전극(ANO)이 배치되고, 제1 전극(ANO) 상에 광을 발광하는 발광부(LEP)가 배치되어, 제1 서브 픽셀(SPn1)의 평면 구조를 이룬다.
보다 자세하게, 제1 서브 픽셀의 일부를 예로 들어 단면 구조를 설명하면 다음과 같다.
도 6을 참조하면, 기판(SUB) 상에 광차단층(LS)이 위치한다. 광차단층(LS)은 외부로부터 입사되는 광을 차단하여 트랜지스터의 누설 전류가 발생하는 것을 방지하는 역할을 한다. 따라서, 광차단층(LS)은 구동 트랜지스터(DR)의 채널 영역에 대응하여 형성되거나 구동 트랜지스터(DR), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 채널 영역에 각각 대응하도록 분리되어 형성된다.
광차단층(LS) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 광차단층(LS)이나 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
버퍼층(BUF) 상에 제1 반도체층(ACT1)과 제3 반도체층(ACT3)이 위치한다. 제1 및 제3 반도체층(ACT1, ACT3)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 트랜지스터에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 제1 및 제3 반도체층(ACT1, ACT3)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널 영역을 포함한다.
제1 및 제3 반도체층(ACT1, ACT3) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 제1 및 제3 반도체층(ACT1, ACT3)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 제1 게이트 전극(GAT1)이 위치한다. 제1 게이트 전극(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 제1 게이트 전극(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 제1 게이트 전극(GAT1)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
제1 게이트 전극(GAT1) 상에 제1 게이트 전극(GAT1)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 센싱 트랜지스터(ST) 영역에 제1 반도체층(ACT1)의 일부를 노출시키는 제1 센싱 컨택홀 및 제2 센싱 콘택홀(STCH1, STCH2)이 위치한다. 구동 트랜지스터(DR) 영역에 제3 반도체층(ACT3)의 일부를 노출시키는 제1 구동 컨택홀 및 제2 구동 컨택홀(DRCH1, DRCH2)이 위치한다. 또한, 센싱 트랜지스터(ST)와 구동 트랜지스터(DR) 영역 사이에 층간 절연막(ILD)과 버퍼층(BUF)을 관통하여 광차단층(LS)을 노출시키는 제3 센싱 컨택홀(STCH3)이 위치한다.
센싱 트랜지스터(ST) 영역의 층간 절연막(ILD) 상에 제1 소스 전극(STSE), 제1 게이트 전극(GL1a), 제1 드레인 전극(STDE)이 위치한다. 제1 드레인 전극(STDE)은 제3 센싱 컨택홀(STCH3)을 통해 광차단층(LS)에 연결된다. 구동 트랜지스터(DR) 영역의 층간 절연막(ILD) 상에 제1 드레인 전극(STDE)이 연장된 제3 소스 전극(제1 드레인 전극과 동일 도면부호, STDE), 커패시터 상부전극(CSE) 및 제1 브릿지(EVDDR1)인 제3 드레인 전극(DRDE)이 위치한다. 그리고 구동 트랜지스터(DR)의 일측에 제2 브릿지(EVDDR2)가 연결된다.
전술한 소스 전극들, 드레인 전극들, 커패시터 상부전극, 제1 브릿지 및 제2 브릿지들은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극들과 드레인 전극들이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 센싱 트랜지스터(ST) 및 구동 트랜지스터(DR)가 구성된다. 도시하지 않았지만 스위칭 트랜지스터(SW)도 구성된다.
또한, 구동 트랜지스터(DR)의 제3 반도체층(ACT3)과 스위칭 트랜지스터(SW)의 제2 드레인 전극(SWDE)이 연장되어 제1 커패시터(C1)를 형성하고, 제2 드레인 전극(SWDE)과 제1 전극(ANO)이 제2 커패시터(C2)를 형성한다. 따라서, 제1 커패시터(C1)와 제2 커패시터(C2)의 2중 커패시터를 구성한다.
센싱 트랜지스터(ST) 및 구동 트랜지스터(DR)를 포함하는 기판(SUB) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 컬러필터(CF)가 위치한다. 컬러필터(CF)는 유기발광 다이오드(OLED)에서 발광된 백색 광을 적색, 녹색 및 청색 중 선택된 색으로 변환한다. 본 실시예에서는 적색 컬러필터(CF)일 수 있다. 컬러필터(CF) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.
오버코트층(OC)의 일부 영역에는 구동 트랜지스터(DR)의 구동 드레인 전극(DRDE)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 구동 트랜지스터(DR)의 드레인 전극(DE)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(ANO)이 반사 전극인 경우, 제1 전극(ANO)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 기판(SUB) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 발광부(LEP)가 위치한다. 뱅크층(BNK)의 발광부(LEP)에는 제1 전극(ANO)에 컨택하는 발광층(EML)이 위치한다. 발광층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(EML)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 발광층(EML) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
발광층(EML) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.
도 7을 참조하면, 본 발명의 제1 게이트 전극(GAT1)은 스캔 라인(GL1a)과 서로 다른 층에 배치되어, 제2 게이트 컨택홀(GCH2) 및 제3 게이트 컨택홀(GCH3)을 통해 연결된다.
보다 자세하게, 기판(SUB) 상에 제1 전원 라인(EVDD1)과 제1 데이터 라인(DLn1)이 위치한다. 제1 전원 라인(EVDD1)과 제1 데이터 라인(DLn1) 상에 버퍼층(BUF)이 위치하고, 버퍼층(BUF) 상에 제1 반도체층(ACT1)과 제2 반도체층(ACT2)이 위치한다. 제1 반도체층(ACT1)은 센싱 트랜지스터를 구성하고, 제2 반도체층(ACT2)은 스위칭 트랜지스터를 구성한다. 제1 반도체층(ACT1)과 제2 반도체층(ACT2) 상에 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 제1 게이트 전극(GAT1)이 위치한다. 제1 게이트 전극(GAT1)은 패터닝되어 섬(island) 형상으로 배치된다.
제1 게이트 전극(GAT1) 상에 층간 절연막(ILD)이 위치하고, 층간 절연막(ILD)은 제1 게이트 전극(GAT1)의 일부를 노출하는 제2 게이트 컨택홀(GCH2)과 제3 게이트 컨택홀(GCH3)이 위치한다. 층간 절연막(ILD) 상에 스캔 라인(GL1a)이 위치한다. 스캔 라인(GL1a)은 제2 게이트 컨택홀(GCH2)과 제3 게이트 컨택홀(GCH3)을 통해 제1 게이트 전극(GAT1)에 연결된다. 스캔 라인(GL1a) 상에 패시베이션막(PAS)이 위치하고, 오버코트층(OC)과 뱅크층(BNK)이 위치한다.
도 5 내지 도 7을 참조하면, 본 발명에 따르면 수직 방향으로 배열된 라인 즉, 제1 및 제2 전원 라인((EVDD1, EVDD2), 제1 내지 제4 데이터 라인(DLn1~DLn4) 및 센싱 라인(VREF)은 서로 동일 평면 상에 위치하며, 광차단층(LS)과 동일 평면 상에 위치한다. 동일 평면 상이라 함은 동일한 층 상에 위치한다는 것이고 본 발명에서는 버퍼층(BUF) 상에 위치한다는 것이다. 즉, 제1 및 제2 전원 라인((EVDD1, EVDD2), 제1 내지 제4 데이터 라인(DLn1~DLn4) 및 센싱 라인(VREF)이 광차단층(LS)과 동일한 재료로 동시에 패터닝되어 형성된다. 따라서, 제1 및 제2 전원 라인((EVDD1, EVDD2), 제1 내지 제4 데이터 라인(DLn1~DLn2) 및 센싱 라인(VREF)은 스캔 라인(GL1a)과 서로 다른 층에 배치된다.
따라서, 제1 전원 라인(EVDD1)은 전원 컨택홀(ECH)을 통해 층간 절연막(ILD) 상에 위치한 제1 및 제2 브릿지(EVDDR1, EVDDR2)에 연결되어, 제1 서브 픽셀(SPn1)과 제2 서브 픽셀(SPn2)에 전원 전압을 공급한다. 또한, 제1 데이터 라인(DLn1)은 데이터 컨택홀(DLCH)을 통해 층간 절연막(ILD) 상에 위치한 스위칭 트랜지스터(SW)의 드레인 전극(미도시)에 연결된다.
또한, 본 발명에 따르면, 스캔 라인(GL1a)은 소스 전극과 동일 평면 상에 위치한다. 즉, 스캔 라인(GL1a)은 소스 전극과 동일한 재료로 동시에 패터닝되어 형성된다. 따라서, 스캔 라인(GL1a)은 제1 및 제2 전원 라인((EVDD1, EVDD2), 제1 내지 제4 데이터 라인(DLn1~DLn4) 및 센싱 라인(VREF)과 서로 다른 층에 배치된다. 이 경우, 스캔 라인(GL1a)과 반도체층(ACT1~ACT3) 사이의 거리가 길어져 트랜지스터가 제대로 작동하기 어렵다. 따라서, 본 발명에서는 반도체층(ACT1~ACT3) 상에 게이트 절연막(GI)을 형성하고, 게이트 절연막(GI) 바로 위에 제1 게이트 전극(GAT1)을 추가로 형성한다. 따라서, 제1 게이트 전극(GAT1) 상에 위치한 층간 절연막(ILD)에 제2 및 제3 게이트 컨택홀(GCH2, GCH3)을 형성하여, 제1 게이트 전극(GAT1)과 스캔 라인(GL1a)을 연결한다.
전술한 바와 같이, 본 발명의 제1 실시예에 따르면, 수직 방향으로 배열된 라인들을 광차단층과 동일 평면 상에 배치하고 수평 방향으로 배열된 라인을 소스 전극과 동일 평면 상에 배치함으로써, 수직 방향으로 배열된 라인들과 수평 방향으로 배열된 라인들 간의 절연막의 두께를 두껍게 하여 쇼트 불량을 방지할 수 있는 이점이 있다. 또한, 수평 방향으로 배열된 스캔 라인에 게이트 전극을 연결시킴으로써, 스캔 라인의 저항을 낮춰 RC 딜레이를 개선시킬 수 있는 이점이 있다.
도 8은 비교예에 따른 표시장치의 서브 픽셀 어레이를 나타낸 평면도이고, 도 9는 비교예에 따른 라인들의 단면 구조를 나타낸 도면이고, 도 10은 제1 실시예에 따른 라인들의 단면 구조를 나타낸 도면이다. 하기에서는 전술한 제1 실시예와 동일한 구성에 대해서는 동일한 도면부호를 붙여 그 설명을 생략하기로 한다.
<비교예>
도 8을 참조하면, 수평 방향으로 배치된 제1 내지 제4 서브 픽셀(SPn1 ~ SPn4)이 배치된다. 제1 서브 픽셀(SPn1)의 좌측에는 수직 방향을 따라 제1 전원 라인(EVDD1)이 배치되고, 제4 서브 픽셀(SPn4)의 우측에는 제2 전원 라인(EVDD2)이 배치된다. 제1 전원 라인(EVDD1)은 제1 서브 픽셀(SPn1) 및 제2 서브 픽셀(SPn2)에 공통으로 연결되고, 제2 전원 라인(EVDD2)은 제3 서브 픽셀(SPn3) 및 제4 서브 픽셀(SPn4)에 연결된다. 제1 서브 픽셀(SPn1)과 제2 서브 픽셀(SPn2) 사이에 제1 데이터 라인(DLn1)과 제2 데이터 라인(DLn2)이 배치되어, 제1 데이터 라인(DLn1)은 제1 서브 픽셀(SPn1)에 연결되고, 제2 데이터 라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다. 제2 서브 픽셀(SPn2)과 제3 서브 픽셀(SPn3) 사이에는 센싱 라인(VREF)이 배치된다. 센싱 라인(VREF)은 제1 서브 픽셀(SPn1) 내지 제4 서브 픽셀(SPn4)에 공통으로 연결된다. 제3 서브 픽셀(SPn3)과 제4 서브 픽셀(SPn4) 사이에 제3 데이터 라인(DLn3)과 제4 데이터 라인(DLn4)이 배치되어, 제3 데이터 라인(DLn3)은 제3 서브 픽셀(SPn3)에 연결되고 제4 데이터 라인(DLn4)은 제4 서브 픽셀(SPn4)에 배치된다. 제1 내지 제4 서브 픽셀(SPn1 ~ SPn4)에는 제1 전원 라인(EVDD1)과 수직하게 배열되는 스캔 라인(GL1a)이 배치된다.
도 9를 참조하면, 비교예에 따른 표시장치는 제1 및 제2 전원 라인(EVDD1, EVDD2), 제1 내지 제4 데이터 라인(DLn1~DLn4) 및 센싱 라인(VREF)이 모두 동일한 재료로 이루어지면서 층간 절연막(ILD) 상에 위치하는 구조이다. 스캔 라인(GL1a)은 층간 절연막(ILD)과 게이트 절연막(GI) 사이에 위치한다.
제1 및 제2 전원 라인들(EVDD1, EVDD2), 제1 내지 제4 데이터 라인들(DLn1~DLn4) 및 센싱 라인(VREF)은 스캔 라인(GL1a)과 교차하게 배치되기 때문에 교차점에서 서로 중첩된다. 제1 및 제2 전원 라인들(EVDD1, EVDD2), 제1 내지 제4 데이터 라인들(DLn1~DLn4) 및 센싱 라인(VREF)은 층간 절연막(ILD)을 사이에 두고 스캔 라인(GL1a)과 위치한다. 이처럼 스캔 라인(GL1a)과 중첩하는 라인 사이에 하나의 절연막만이 존재하기 때문에 이들 간의 쇼트가 발생하면 구동불량이 발생한다.
따라서, 도 8을 참조하면, 스캔 라인(GL1a)과 중첩하는 라인 간에 쇼트가 발생한 경우 리페어할 수 있도록, 스캔 라인(GL1a)에 분기부(RDD)가 구비된다. 그러나, 비교예에 따른 표시장치는 제1 내지 제4 서브 픽셀(SPn1~SPn4) 내에서 스캔 라인(GL1a)의 분기부(RDD)가 총 5개로 위치하여, 서브 픽셀들의 설계나 개구율 면에서 매우 불리하다.
도 10을 참조하면, 본 발명의 제1 실시예에 따른 표시장치는 제1 및 제2 전원 라인((EVDD1, EVDD2), 제1 내지 제4 데이터 라인(DLn1~DLn2) 및 센싱 라인(VREF)과, 스캔 라인(GL1a) 사이에 층간 절연막(ILD)이 하나만 존재하는 것이 아니라 버퍼층(BUF)도 추가로 존재한다. 따라서, 수직 방향으로 배열된 라인들과 수평 방향으로 배열된 라인들 간의 절연막의 두께를 두껍게 하여 쇼트 불량을 방지할 수 있는 이점이 있다. 이로써, 스캔 라인의 분기부를 제거하여 서브 픽셀의 설계를 용이하게 하고 개구율을 향상시킬 수 있는 이점이 있다.
하기 표 1은 비교예에 따른 서브 픽셀의 개구율과 제1 실시예에 따른 서브 픽셀의 개구율을 측정하여 나타내었다.
단위 픽셀 구조 비교예 실시예
개구율(%) WRGB/WRGB 설계 불가 10.1
상기 표 1을 참조하면, 단위 픽셀이 WRGB 구조인 경우 비교예에서는 설계가 불가능하였지만 실시예에서는 16%의 개구율로 설계가 가능하였다.
이 결과를 통해, 본 발명의 제1 실시예에 따른 표시장치는 수직 방향으로 배열된 라인들을 광차단층과 동일층 상에 형성하여 수평 라인들과의 중첩 거리를 멀게 형성함으로써, 스캔 라인의 분기부를 완전히 제거하여 서브 픽셀의 설계를 용이하게 하고 불가능하던 설계를 가능하게 하여 개구율을 확보할 수 있는 것을 확인하였다.
하기 표 2는 비교예에 따른 서브 픽셀의 스캔 라인의 저항, 패널 전체의 커패시턴스 및 RC Delay 값을 측정하여 나타내었다.
비교예 실시예
저항(kΩ) 10.9 5.8
커패시턴스(pF) 926 930
2.2τ(㎲) 2.78 1.48
상기 표 2를 참조하면, 비교예 대비 5.1kΩ의 스캔 라인의 저항이 감소되었고, 2.2τ도 1.30㎲만큼 감소되었다. 패널 전체의 커패시턴스는 동등 수준을 나타내었다.
이 결과를 통해, 본 발명의 제1 실시예에 따른 표시장치는 스캔 라인에 게이트 전극을 추가로 연결함으로써, 스캔 라인의 저항을 감소시켜 RC Delay를 줄일 수 있는 것을 확인하였다.
한편, 본 발명은 표시장치는 서브 픽셀에 커패시턴스를 추가로 확보하기 위해, 3중 커패시터를 구비할 수 있다.
<제2 실시예>
도 11은 본 발명의 제2 실시예에 따른 서브 픽셀 어레이를 나타낸 평면도이고, 도 12는 도 11의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면을 나타낸 도면이다. 하기에서는 전술한 제1 실시예와 동일한 구성에 대해 동일한 도면 부호를 붙여 설명을 간략히 한다.
도 11을 참조하면, 가로 방향(x 방향)으로 제1 내지 제4 서브 픽셀(SPn1 ~ SPn4)이 배치된다. 제1 서브 픽셀(SPn1)의 좌측에는 수직 방향(y 방향)을 따라 제1 전원 라인(EVDD1)이 배치된다. 제1 전원 라인(EVDD1)은 제1 서브 픽셀(SPn1) 및 제2 서브 픽셀(SPn2)에 공통으로 연결된다. 제1 전원 라인(EVDD1)으로부터 전원 컨택홀(ECH)을 통해 연장되어 제1 및 제2 서브 픽셀(SPn1, SPn2)에 연결되는 제1 브릿지(EVDDR1)가 구비된다. 제1 서브 픽셀(SPn1) 중 제1 전원 라인(EVDD1)과 멀고 제 2 서브 픽셀(SPn2)에 인접한 영역에는 제1 데이터 라인(DLn1)이 배치되고, 제2 서브 픽셀(SPn2) 중 제1 데이터 라인(DLn1)과 인접한 영역에 제2 데이터 라인(DLn2)이 배치된다. 제1 데이터 라인(DLn1)은 제1 서브 픽셀(SPn1)에 연결되고, 제2 데이터 라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다. 제2 서브 픽셀(SPn2)과 제3 서브 픽셀(SPn3) 사이에는 센싱 라인(VREF)이 배치된다. 센싱 라인(VREF)은 제1 서브 픽셀(SPn1) 내지 제4 서브 픽셀(SPn4)에 공통으로 연결된다.
제3 서브 픽셀(SPn3) 중 센싱 라인(VREF)과 멀고 제4 서브 픽셀(SPn3)에 인접한 영역에 제3 데이터 라인(DLn3)이 배치되고, 제4 서브 픽셀(SPn4) 중 제3 데이터 라인(DLn4)에 인접한 영역에 제4 데이터 라인(DLn4)이 배치된다. 제3 데이터 라인(DLn3)은 제3 서브 픽셀(SPn3)에 연결되고, 제4 데이터 라인(DLn4)은 제4 서브 픽셀(SPn4)에 연결된다. 제4 서브 픽셀(SPn4)의 우측에는 수직 방향을 따라 제2 전원 라인(EVDD2)이 배치된다. 제2 전원 라인(EVDD2)은 제3 서브 픽셀(SPn3) 및 제4 서브 픽셀(SPn4)에 공통으로 연결된다. 제2 전원 라인(EVDD2)으로부터 전원 컨택홀(ECH)을 통해 연장되어 제3 및 제4 서브 픽셀(SPn3, SPn4)에 연결되는 제2 브릿지(EVDDR2)가 구비된다. 제3 및 제4 서브 픽셀(SPn3, SPn4)은 제2 브릿지(EVDDR2)를 통해 제2 전원 라인(EVDD2)에 연결된다. 도시하지 않았지만, 제2 전원 라인(EVDD2)은 제2 전원 라인(EVDD2)의 우측에 배치된 2개의 서브 픽셀들에도 공통으로 연결된다. 전술한 제1 브릿지(EVDDR1)와 제2 브릿지(EVDD2)는 일체로 연결되어 제1 전원 라인(EVDD1)과 제2 전원 라인(EVDD2)으로부터 전원 전압을 동일하게 공급받는다.
제1 서브 픽셀(SPn1) 내지 제4 서브 픽셀(SPn4)에 센싱 라인(VREF)과 수직하게 교차하는 스캔 라인(GL1a)이 배치된다. 스캔 라인(GL1a)은 제1 서브 픽셀(SPn1) 내지 제4 서브 픽셀(SPn4)의 각각의 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트 전극에 연결된다.
센싱 라인(VREF)은 수직 방향을 따라 배치된 수직 센싱 라인(VREFM)과 수평방향을 따라 배치된 수평 센싱 라인(VREFS)을 포함한다. 수직 센싱 라인(VREFM)은 수평 센싱 라인(VREFS)과 서로 다른 층으로 이루어진다. 즉, 수평 센싱 라인(VREFS)은 센싱 컨택홀(SCH)을 통해 수직 센싱 라인(VREFM)에 연결된다. 수평 센싱 라인(VREFS)은 수평 센싱 1 라인(VREFS1) 내지 수평 센싱 4 라인(VREFS4)으로 분기되어, 제1 내지 제4 서브 픽셀(SPn1~SPn4)의 각각의 센싱 트랜지스터(ST)에 연결된다.
제1 서브 픽셀(SPn1)을 예로 들어 서브 픽셀의 평면 구조를 설명하면, 제1 데이터 라인(DLn1)과 스캔 라인(GL1a)이 교차하는 영역에 스위칭 트랜지스터(SW)가 배치되고, 수평 센싱 라인(VREFS)의 수평 센싱 1 라인(VREFS1)과 스캔 라인(GL1a)이 인접한 영역에 센싱 트랜지스터(ST)가 배치된다.
센싱 트랜지스터(ST)는 센싱 라인(VREF)의 수평 센싱 1 라인(VREFS1)이 제1 반도체층(ACT1)에 제1 센싱 컨택홀(STCH1)을 통해 연결된 제1 소스 전극(STSE)과, 제2 센싱 컨택홀(STCH2)을 통해 연결된 제1 드레인 전극(STDE)과, 제1 반도체층(ACT1)을 가로지르는 제1 게이트 전극(GAT1)을 포함한다.
스위칭 트랜지스터(SW)는 데이터 컨택홀(DLCH)을 통해 제1 데이터 라인(DLn1)에 연결되어 제2 반도체층(ACT2)에 제1 스위칭 컨택홀(SWCH1)을 통해 연결된 제2 소스 전극(SWSE)과, 제2 스위칭 컨택홀(SWCH2)을 통해 연결된 제2 드레인 전극(SWDE)과, 제2 반도체층(ACT2)을 가로지르는 제1 게이트 전극(GAT1)을 포함한다. 스위칭 트랜지스터(SW)의 제2 드레인 전극(SWDE)은 제1 게이트 컨택홀(GCH1)을 통해 구동 트랜지스터(DR)의 제2 게이트 전극(GAT2)에 연결된다. 또한, 제2 드레인 전극(SWDE)은 제3 스위칭 컨택홀(SWCH3)을 통해 광차단층(LS)과 연결된다.
구동 트랜지스터(DR)는 제1 전원 라인(EVDD1)의 전원 컨택홀(ECH)에 연결된 제1 브릿지(EVDDR1)가 제3 반도체층(ACT3)에 제1 구동 컨택홀(DRCH1)을 통해 연결된 제3 드레인 전극(DRDE)과, 센싱 트랜지스터(ST)의 제1 드레인 전극(STDE)이 구동 트랜지스터(DR)의 제3 소스 전극으로 작용한다. 비어홀(VIA)을 통해 구동 트랜지스터(DR)에 연결된 제1 전극(ANO)이 배치되고, 제1 전극(ANO) 상에 광을 발광하는 발광부(LEP)가 배치되어, 제1 서브 픽셀(SPn1)의 평면 구조를 이룬다.
보다 자세하게, 제1 서브 픽셀의 일부를 예로 들어 단면 구조를 설명하면 다음과 같다.
도 12를 참조하면, 기판(SUB) 상에 광차단층(LS)이 위치하고, 광차단층(LS) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF) 상에 제3 반도체층(ACT3)이 위치하고, 제3 반도체층(ACT3) 상에 게이트 절연막(GI)이 위치한다. 제3 반도체층(ACT3)의 일정 영역 상에 제2 게이트 전극(GAT2)이 위치한다. 제2 게이트 전극(GAT2) 상에 제2 게이트 전극(GAT2)을 절연시키는 층간 절연막(ILD)이 위치한다. 구동 트랜지스터(DR) 영역에 제3 반도체층(ACT3)의 일부를 노출시키는 제1 구동 컨택홀 및 제2 구동 콘택홀(DRCH1, DRCH2)이 위치한다. 또한, 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 영역 사이에 층간 절연막(ILD)과 버퍼층(BUF)을 관통하여 광차단층(LS)을 노출시키는 제3 스위칭 컨택홀(SWCH3)이 위치한다.
구동 트랜지스터(DR) 영역의 층간 절연막(ILD) 상에 제3 드레인 전극(DRDE), 제2 게이트 전극(GAT2), 제3 소스 전극(DRSE)이 위치한다. 제2 게이트 전극(GAT2) 상에 층간 절연막(ILD)을 관통하는 제1 게이트 컨택홀(GCH1)을 통해 제2 게이트 전극(GAT2)과 연결되는 제2 드레인 전극(SWDE)이 위치한다. 제2 드레인 전극(SWDE)은 제3 스위칭 컨택홀(SWCH3)을 통해 광차단층(LS)에 연결된다. 따라서, 광차단층(LS)은 제2 게이트 전극(GAT2)과 연결되어 제3 반도체층(ACT3) 하부에 위치하기 때문에 더블 게이트(double gate)로서 작용할 수 있다.
기판(SUB) 상에 패시베이션막(PAS)이 위치하고, 패시베이션막(PAS) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)의 일부 영역 및 패시베이션막(PAS)에는 구동 트랜지스터(DR)의 제3 소스 전극(DRSE)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 제1 전극(ANO)이 위치하여 비어홀(VIA)을 통해 구동 트랜지스터(DR)의 제3 소스 전극(DRSE)에 연결된다.
본 발명에서는 제2 게이트 전극(GAT2)과 제2 드레인 전극(SWDE)을 연결하고 제2 드레인 전극(SWDE)을 광차단층(LS)에 연결함으로써, 3중 커패시터를 형성할 수 있다. 보다 자세하게, 광차단층(LS)과 제3 반도체층(ACT3) 사이에 제1 커패시터(C1)가 형성되고, 제3 반도체층(ACT3)과 제2 드레인 전극(SWDE) 사이에 제2 커패시터(C2)가 형성되며, 제2 드레인 전극(SWDE)과 제1 전극(ANO) 사이에 제3 커패시터(C3)가 형성된다.
따라서, 수직 방향으로의 3중 커패시터를 형성함으로써, 커패시터 영역의 면적을 줄일 수 있어 그만큼 발광부의 면적을 증가시킬 수 있다. 또한, 광차단층이 또 하나의 게이트 전극으로 작용하여 더블 게이트 구조의 구동 트랜지스터를 형성함으로써, 바이어스 스트레스(bias stress)를 개선시키고 모빌리티(mobility)를 향상시킬 수 있는 이점이 있다.
하기 표 3은 제1 실시예에 따른 서브 픽셀의 개구율과 제2 실시예에 따른 서브 픽셀의 개구율을 측정하여 나타내었다. 하기에서는 제1 실시예의 서브 픽셀의 개구율을 100%로 하여 상대적인 제2 실시예의 서브 픽셀의 개구율을 나타내었다.
단위 픽셀 구조 제1 실시예 제2 실시예
개구율(%) WRGB/WRGB 100% 195%
상기 표 3을 참조하면, 단위 픽셀이 WRGB 구조인 경우 제1 실시예의 개구율 100% 대비하여 제2 실시예의 개구율이 195%로 약 95% 향상되었다.
이 결과를 통해, 본 발명의 제2 실시예에 따른 표시장치는 구동 트랜지스터의 게이트 전극을 광차단층과 연결하여, 광차단층과 제3 반도체층 사이, 제3 반도체층과 제2 드레인 전극 사이 및 제2 드레인 전극과 제1 전극 사이에 3중 커패시터를 형성함으로써, 커패시터의 면적을 줄여 그만큼 개구율을 향상시킬 수 있는 것을 확인하였다.
전술한 바와 같이, 본 발명의 실시예에 따르면, 수직 방향으로 배열된 라인들을 광차단층과 동일 평면 상에 배치하고 수평 방향으로 배열된 라인을 소스 전극과 동일 평면 상에 배치함으로써, 수직 방향으로 배열된 라인들과 수평 방향으로 배열된 라인들 간의 절연막의 두께를 두껍게 하여 쇼트 불량을 방지할 수 있는 이점이 있다. 또한, 수평 방향으로 배열된 스캔 라인에 게이트 전극을 연결시킴으로써, 스캔 라인의 저항을 낮춰 RC 딜레이를 개선시킬 수 있는 이점이 있다.
또한, 본 발명에 따르면, 구동 트랜지스터의 게이트 전극을 광차단층과 연결하여, 광차단층과 제3 반도체층 사이, 제3 반도체층과 제2 드레인 전극 사이 및 제2 드레인 전극과 제1 전극 사이에 3중 커패시터를 형성함으로써, 커패시터의 면적을 줄여 그만큼 개구율을 향상시킬 수 있는 것을 확인하였다. 또한, 광차단층이 또 하나의 게이트 전극으로 작용하여 더블 게이트 구조의 구동 트랜지스터를 형성함으로써, 바이어스 스트레스(bias stress)를 개선시키고 모빌리티(mobility)를 향상시킬 수 있는 이점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경과 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SPn1~SPn4 : 제1 내지 제4 서브 픽셀 EVDD1~2 : 제1 및 제2 전원 라인
VREF : 센싱 라인 GL1a : 스캔 라인
RDD : 분기부 SW : 스위칭 트랜지스터
ST : 센싱 트랜지스터 DR : 구동 트랜지스터
ANO : 제1 전극 DLn1~DLn4 : 제1 내지 제4 데이터 라인

Claims (10)

  1. 기판;
    상기 기판 상에 위치하는 광차단층;
    상기 광차단층을 포함하는 기판 상에 수평 방향으로 순차적으로 배열된 제1 내지 제4 서브 픽셀;
    상기 제1 서브 픽셀의 일측에 배치되며 상기 제1 및 제2 서브 픽셀에 공유되는 제1 전원 라인;
    상기 제2 서브 픽셀과 상기 제3 서브 픽셀 사이에 배치되어 상기 제1 내지 제4 서브 픽셀에 공유되는 센싱 라인;
    상기 제4 서브 픽셀의 일측에 배치되며 상기 제3 및 제4 서브 픽셀에 공유되는 제2 전원 라인;
    상기 제1 서브 픽셀과 상기 제2 서브 픽셀 사이에 배치되는 제1 및 제2 데이터 라인, 및 상기 제3 서브 픽셀과 상기 제4 서브 픽셀 사이에 배치되는 제3 및 제4 데이터 라인; 및
    상기 제1 내지 제4 서브 픽셀의 수평 방향으로 연장되는 스캔 라인;을 포함하며,
    상기 제1 내지 제4 데이터 라인, 상기 센싱 라인 및 상기 제1 및 제2 전원 라인은 상기 광차단층과 동일 평면 상에 배치되고,
    상기 제1 내지 제4 데이터 라인, 상기 센싱 라인 및 상기 제1 및 제2 전원 라인은 상기 기판과 상기 스캔 라인 사이에 배치되는 표시장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 센싱 라인은 수직 센싱 라인과 수평 센싱 라인을 포함하며,
    상기 수직 센싱 라인은 상기 센싱 라인과 일체로 이루어져 상기 제1 데이터 라인과 나란하게 배치되고, 상기 수평 센싱 라인은 상기 스캔 라인과 동일 평면 상에 배치되고 서로 나란하게 배치되는 표시장치.
  4. 제3 항에 있어서,
    상기 수평 센싱 라인의 각 끝단에 각각 위치한 수평 센싱 1 라인 내지 수평 센싱 4 라인들을 통해 상기 제1 내지 제4 서브 픽셀에 각각 상기 센싱 라인이 연결되는 표시장치.
  5. 제1 항에 있어서,
    상기 제1 전원 라인은 전원 컨택홀을 통해 연결된 제1 브릿지와 제2 브릿지를 구비하고, 상기 제1 브릿지는 상기 제1 서브 픽셀에 연결되며 상기 제2 브릿지는 상기 제2 서브 픽셀에 연결되고,
    상기 제2 전원 라인은 전원 컨택홀을 통해 연결된 제3 브릿지와 제4 브릿지를 구비하고, 상기 제3 브릿지는 상기 제4 서브 픽셀에 연결되며 상기 제4 브릿지는 상기 제3 서브 픽셀에 연결되는 표시장치.
  6. 제1 항에 있어서,
    상기 제1 내지 제4 서브 픽셀 각각에서, 상기 스캔 라인의 하부에 게이트 컨택홀들을 통해 연결된 제1 게이트 전극이 위치하는 표시장치.
  7. 제6 항에 있어서,
    상기 제1 게이트 전극은 섬(island) 형상으로 이루어지며, 일단과 타단이 상기 스캔 라인과 연결된 표시장치.
  8. 제1 항에 있어서,
    상기 제1 내지 제4 서브 픽셀 각각은 상기 스캔 라인과 중첩되는 스위칭 트랜지스터, 상기 센싱 라인에 연결된 센싱 트랜지스터, 상기 제1 또는 제2 전원 라인에 연결된 구동 트랜지스터, 및 상기 구동 트랜지스터에 연결된 제1 전극을 포함하는 표시장치.
  9. 제8 항에 있어서,
    상기 제1 내지 제4 서브 픽셀 각각에서 상기 스위칭 트랜지스터의 제2 드레인 전극의 일단이 상기 구동 트랜지스터의 제2 게이트 전극에 연결되고, 타단이 상기 광차단층에 연결된 표시장치.
  10. 제9 항에 있어서,
    상기 광차단층과 상기 구동 트랜지스터의 반도체층이 제1 커패시터를 이루고, 상기 구동 트랜지스터의 반도체층과 상기 스위칭 트랜지스터의 드레인 전극이 제2 커패시터를 이루며, 상기 스위칭 트랜지스터의 드레인 전극과 상기 제1 전극이 제3 커패시터를 이루는 표시장치.
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