KR102656371B1 - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고, 폴리 실리콘(Poly Crystal Silicon)을 포함하고, 불순물이 도핑된 소스 및 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하고, 인듐(In)을 포함하는 폴리 실리콘 액티브 패턴, 상기 채널 영역과 중첩하는 제1 게이트 전극, 및 상기 소스 및 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY APPARATUS AND METHOD OF MANUFACTRING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 LTPS 박막 트랜지스터를 포함하는 표시 장치 및 이의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치의 화소 회로는 복수의 박막 트랜지스터를 포함할 수 있다. 이때, 상기 표시 장치의 표시 품질을 향상시키기 위해서는, 상기 박막 트랜지스터의 전기적 특성을 향상시킬 필요가 있다. 또한, 각각의 상기 박막 트랜지스터의 상기 화소 회로에서의 역할에 따라 필요로 하는 적기적 특성이 상이한 경우가 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 특히 저온 폴리 실리콘(LTPS) 공정을 통해 형성된 박막 트랜지스터의 전자 이동도를 향상시켜, 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고, 폴리 실리콘(Poly Crystal Silicon)을 포함하고, 불순물이 도핑된 소스 및 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하고, 인듐(In)을 포함하는 폴리 실리콘 액티브 패턴, 상기 채널 영역과 중첩하는 제1 게이트 전극, 및 상기 소스 및 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판 상에 배치되고, 상기 소스 전극 또는 상기 드레인 전극과 접하거나 인접하고 산화물 반도체를 포함하는 산화물 반도체 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체 패턴은 상기 소스 전극과 상기 소스 영역 사이 및 상기 드레인 전극과 상기 드레인 영역 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 폴리 실리콘 액티브 패턴과 상기 베이스 기판 사이에 배치되는 버퍼층, 상기 폴리 실리콘 액티브 패턴과 상기 제1 게이트 전극 사이에 배치되는 제1 절연층, 상기 소스 전극 및 드레인 전극과 상기 제1 게이트 전극 사이에 배치되는 제2 절연층을 더 포함할 수 있다. 상기 제1 절연층에는 제1 및 제2 콘택홀들이 형성될 수 있다. 상기 제1 및 제2 콘택홀들을 통해 상기 폴리 실리콘 액티브 패턴과 상기 소스 전극 및 상기 드레인 전극이 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체 패턴은 상기 제2 절연층 상에 상기 소스 전극 및 상기 드레인 전극 사이에 배치되어 플로팅 되는 더미 패턴일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 콘택홀들에 상기 산화물 반도체 패턴이 배치되어, 상기 산화물 반도체 패턴은 상기 소스 전극 및 상기 소스 영역과 접하거나, 상기 드레인 전극 및 상기 드레인 영역과 접할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 게이트 전극과 중첩하는 제2 게이트 전극을 더 포함할 수 있다. 상기 제2 절연층은 제2_1 절연층 및 사이 제2_1 절연층 상의 제2_2 절연층을 포함할 수 있다. 상기 제2 게이트 전극은 상기 제2_1 절연층 및 상기 제2_2 절연층 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제2 절연층 및 상기 제1 절연층 사이에 배치되는 산화물 게이트 전극, 상기 산화물 게이트 전극과 중첩하고, 상기 제2 절연층 상에 배치되는 상기 제 산화물 액티브 패턴, 및 상기 산화물 액티브 패턴과 일부 중첩하는 산화물 소스 전극 및 산화물 드레인 전극을 더 포함할 수 있다. 상기 산화물 액티브 패턴과 상기 산화물 반도체 패턴은 동일한 층으로부터 형성될 수 있다. 상기 산화물 소스 전극 및 상기 산화물 드레인 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 층으로부터 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판 상에 배치되고, 폴리 실리콘(Poly Crystal Silicon)을 포함하고, 불순물이 도핑된 소스 및 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 구동 액티브 패턴, 상기 구동 액티브 패턴의 상기 채널 영역과 중첩하는 구동 게이트 전극, 및 상기 구동 액티브 패턴의 상기 소스 및 드레인 영역과 각각 연결되는 구동 소스 전극 및 구동 드레인 전극을 포함할 수 있다. 상기 폴리 실리콘 액티브 패턴의 상기 인듐의 함류량은 상기 구동 액티브 패턴의 인듐 함유량 보다 높을 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체 패턴은 상기 폴리 실리콘 액티브 패턴, 상기 제1 게이트 전극, 상기 소스 전극 및 상기 드레인 전극이 이루는 박막 트랜지스터와 인접하거나 접할 수 있다. 상기 구동 박막 트랜지스터와는 인접하거나 접하지 않을 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 베이스 기판 상에 폴리 실리콘(Poly Crystal Silicon)을 포함하는 폴리 실리콘 액티브 패턴을 형성하는 단계, 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 상기 제1 절연층 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 산화물 반도체를 포함하는 산화물 반도체 패턴을 형성하는 단계, 및 상기 산화물 반도체 패턴이 형성된 상기 제2 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 폴리 실리콘 액티브 패턴을 노출하는 콘택홀을 형성하는 단계를 더 포함할 수 있다. 상기 산화물 반도체 패턴을 형성하는 단계에서는, 상기 콘택홀이 형성되어 상기 폴리 실리콘 액티브 패턴의 일부가 노출된 상태에서, 상기 산화물 반도체 패턴을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 산화물 반도체 패턴을 가열하는 어닐링(annealing) 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체 패턴은 상기 콘택홀 내에 형성되어, 상기 산화물 반도체 패턴은 상기 소스 전극 및 상기 소스 영역과 접하거나, 상기 드레인 전극 및 상기 드레인 영역과 접할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 산화물 반도체 패턴의 전기 전도도를 높이기 위한 공정을 진행하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체 패턴은 상기 제2 절연층 상에 상기 소스 전극 및 상기 드레인 전극 사이에 배치되어 플로팅 되는 더미 패턴일 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극을 형성하는 단계에서는, 산화물 게이트 전극을 더 형성할 수 있다. 상기 산화물 반도체 패턴을 형성하는 단계에서는, 상기 제2 절연층 상에 상기 산화물 게이트 전극과 중첩하는 산화물 반도체 액티브 패턴을 더 형성할 수 있다. 상기 소스 전극 및 드레인 전극을 형성하는 단계에서는, 상기 산화물 액티브 패턴과 일부 중첩하는 산화물 소스 전극 및 산화물 드레인 전극을 더 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극 및 상기 산화물 게이트 전극을 형성하는 단계 및 상기 제2 절연층을 형성하는 단계는, 상기 제1 절연층 상에 상기 폴리 실리콘 액티브 패턴과 중첩하는 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극이 형성된 상기 제1 절연층 상에 제2_1 절연층을 형성하는 단계, 상기 제2_1 절연층 상에 상기 제1 게이트 전극과 중첩하는 제2 게이트 전극 및 상기 산화물 게이트 전극을 형성하는 단계, 및 상기 제2 게이트 전극 및 상기 산화물 게이트 전극 상에 제2_2 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 폴리 실리콘 액티브 패턴을 형성하는 단계에서는, 상기 폴리 실리콘을 포함하는 구동 액티브 패턴을 더 형성할 수 있다. 상기 게이트 전극을 형성하는 단계에서는, 구동 게이트 전극을 더 형성할 수 있다. 상기 산화물 반도체 패턴을 형성하는 단계에서는, 상기 산화물 반도체 패턴은 상기 폴리 실리콘 액티브 패턴, 상기 제1 게이트 전극, 상기 소스 전극 및 상기 드레인 전극이 이루는 박막 트랜지스터와 인접하거나 접하고, 상기 구동 박막 트랜지스터와는 인접하거나 접하지 않도록 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연층은 실리콘 산화물(SiOx)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 폴리 실리콘 액티브 패턴을 포함하는 박막 트랜지스터는 산화물 반도체 패턴의 영향으로 전자 이동도가 향상될 수 있다. 상기 폴리 실리콘 액티브 패턴에 불순물을 도핑하는 과정과는 별도로, 상기 산화물 반도체 패턴이 형성되는 과정에서 상기 폴리 실리콘 액티브 패턴에 영향을 미쳐 상기 폴리 실리콘 액티브 패턴의 전자 이동도가 향상될 수 있다. 따라서, 상기 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
또한, 상기 산화물 반도체 패턴은 상기 박막 트랜지스터와 전기적으로 연결되지 않는 더미 패턴일 수 있으며, 도체로써의 특성이 불필요하다. 따라서, 전기 전도도를 향상시키기 위한 추가적인 공정이 필요치 않다.
또한, DR(드라이빙 레인지)이 넓은 폴리 실리콘 트랜지스터는 구동 트랜지스터로 사용되고, 스위칭 특성이 좋은 산화물 반도체 트랜지스터는 스위칭 트랜지스터로 사용되고, 전기 이동도가 향상된 폴리 실리콘 트랜지스터는 회로 구성 트랜지스터로 사용되어, 상기 표시 장치의 표시 품질을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 4는 도 3의 표시 장치에 포함된 화소의 일 예를 나타내는 등가 회로도이다.
도 5는 도 3의 표시 장치의 화소에 대응되는 부분의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 화소에 대응되는 부분의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 8a 내지 8d는 도 1의 표시 장치를 제조하기 위한 단면도이다.
도 9a 내지 9d는 도 2의 표시 장치를 제조하기 위한 단면도이다.
도 10a 내지 10e는 도 5의 표시 장치를 제조하기 위한 단면도이다.
도 11a 내지 11e는 도 6의 표시 장치를 제조하기 위한 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1을 참조하면, 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 폴리 실리콘 액티브 패턴(p-Si), 제1 절연층(120), 게이트 전극(GE), 제2 절연층(130), 산화물 반도체 패턴(OS), 소스 전극(SE), 드레인 전극(DE), 및 제3 절연층(140)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다. 상기 폴리이미드 기판의 제2 폴리이미드층 상에 절연층(예를 들어, 버퍼층)을 배치한 후, 상기 절연층 상에 상부 구조물(예를 들어, 박막 트랜지스터, 유기 발광 소자 등)이 배치될 수 있다. 이러한 상부 구조물의 형성 후, 상기 경질의 유리 기판이 제거될 수 있다. 즉, 상기 폴리이미드 기판은 얇고 플렉서블하기 때문에, 상기 폴리이미드 기판 상에 상기 상부 구조물을 직접 형성하기 어려울 수 있다. 이러한 점을 고려하여, 상기 경질의 유리 기판을 이용하여 상부 구조물을 형성한 다음, 상기 유리 기판을 제거함으로써, 상기 폴리이미드 기판이 상기 베이스 기판(100)으로 이용될 수 있다.
상기 버퍼층(110)이 상기 베이스 기판(110) 상에 전체적으로 배치될 수 있다. 상기 버퍼층은 기판(110)으로부터 금속 원자들이나 불순물들이 상기 폴리 실리콘 액티브 패턴(p-Si)으로 확산되는 현상을 방지할 수 있으며, 상기 폴리 실리콘 액티브 패턴(p-Si)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 상기 폴리 실리콘 액티브 패턴(p-Si)을 수득하게 할 수 있다. 또한, 상기 버퍼층은 상기 베이스 기판(110)의 표면이 균일하지 않을 경우, 상기 베이스 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 상기 베이스 기판(110)의 유형에 따라 상기 베이스 기판(110) 상에 두 개 이상의 버퍼층이 제공될 수 있거나 상기 버퍼층이 배치되지 않을 수 있다. 예를 들면, 상기 버퍼층은 유기 물질 또는 무기 물질을 포함할 수 있다.
상기 폴리 실리콘 액티브 패턴(p-Si)이 상기 버퍼층(110) 상에 배치될 수 있다. 상기 폴리 실리콘 액티브 패턴(p-Si)은 폴리 실리콘(Poly Crystal Silicon)을 포함할 수 있다. 상기 폴리 실리콘 액티브 패턴(p-Si)은 불순물이 도핑(doping)된 드레인 영역(D)과 소스 영역(S) 및 상기 드레인 영역(D)과 상기 소스 영역(S) 사이의 채널 영역(C)을 포함할 수 있다. 상기 폴리 실리콘은 비정질 실리콘을 먼저 증착한 후 이를 결정화함으로써 형성될 수 있다. 여기서, 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 상기 폴리 실리콘 액티브 패턴(p-Si)의 일부에 불순물을 도핑하여 상기 소스 영역(S) 및 상기 드레인 영역(D)을 형성할 수 있다. 상기 폴리 실리콘 액티브 패턴(p-Si)은 상기 산화물 반도체 패턴(OS)으로부터 유래한 인듐(In) 등을 포함할 수 있다.
상기 제1 절연층(120)은 상기 폴리 실리콘 액티브 패턴(p-Si)이 배치된 상기 버퍼층(110) 상에 배치될 수 있다. 예를 들면, 상기 제1 절연층(120)은 상기 버퍼층(110) 상에서 상기 폴리 실리콘 액티브 패턴(p-Si)을 덮으며, 상기 폴리 실리콘 액티브 패턴(p-Si)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 이와는 달리, 상기 제1 절연층(120)은 상기 버퍼층(110) 상에서 상기 폴리 실리콘 액티브 패턴(p-Si)을 충분히 덮을 수 있으며, 상기 폴리 실리콘 액티브 패턴(p-Si)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수도 있다. 상기 제1 절연층(120)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등으로 구성될 수 있다.
상기 게이트 전극(GE)이 상기 제1 절연층(120) 상에 배치될 수 있다. 상기 게이트 전극(GE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제2 절연층(130)이 상기 게이트 전극(GE)이 배치된 상기 제1 절연층(120) 상에 배치될 수 있다. 예를 들면, 상기 제2 절연층(130)은 상기 제1 절연층(120) 상에서 상기 게이트 전극(GE)을 덮으며, 상기 게이트 전극(GE)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 이와는 달리, 상기 제2 절연층(130)은 상기 제1 절연층(120) 상에서 상기 게이트 전극(GE)을 충분히 덮을 수 있으며, 상기 게이트 전극(GE)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수도 있다. 상기 제2 절연층(130)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등으로 구성될 수 있다. 상기 제2 절연층(130)은 복수의 층으로 형성될 수 있다.
이때, 상기 제2 절연층(130)의 최상부, 즉 상기 산화물 반도체 패턴(OS)과 접하는 부분은 적어도 실리콘 산화물을 포함하는 층으로 형성되는 것이 바람직하다.
상기 제2 절연층(130)에는 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 소스 영역(S)을 노출하는 제1 콘택홀(CNT1) 및 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 드레인 영역(D)을 노출하는 제2 콘택홀(CNT2)이 형성될 수 있다.
상기 산화물 반도체 패턴(OS)이 상기 제2 절연층(130)의 상기 제1 및 제2 콘택홀(CNT1, CNT2)에 각각 배치될 수 있다. 상기 산화물 반도체 패턴(OS)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체 패턴(OS)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물층일 수 있다. 예를 들면, 상기 산화물 반도체 패턴(OS)은 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 인듐-주석 산화물(ITO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-주석 산화물(ZTO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO), 인듐-갈륨-하프늄 산화물(IGHO), 주석-알루미늄-아연 산화물(TAZO) 및 인듐-갈륨-주석 산화물(IGTO) 등을 포함할 수 있다.
상기 산화물 반도체 패턴(OS)은 반도체 특성으로써의 구성이 아닌 도체로써의 특성이 더 요구되므로, 상기 산화물 반도체 패턴(OS)은 전기 전도도를 향상시키키 위한 플라즈마 처리 등의 공정을 거쳐, 도체로서의 특성이 향상된 산화물 반도체일 수 있다.
상기 소스 전극(SE) 및 드레인 전극(DE)이 상기 산화물 반도체 패턴(OS) 상에 각각 배치될 수 있다. 상기 소그 전극(SE) 및 상기 드레인 전극(DE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 상기 소그 전극(SE)은 상기 제1 콘택홀(CNT1)의 상기 반도체 패턴(OS)을 통해 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 소스 영역(S)과 전기적으로 연결될 수 있다. 상기 드레인 전극(DE)은 상기 제2 콘택홀(CNT2)의 상기 반도체 패턴(OS)을 통해 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 드레인 영역(D)과 전기적으로 연결될 수 있다.
상기 제3 절연층(140)이 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치된 상기 제2 절연층(130) 상에 배치될 수 있다. 상기 제3 절연층(140)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 제3 절연층(140)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 제3 절연층(140)은 실리콘 화합물, 금속, 금속 산화물 등의 무기 물질을 사용하여 형성될 수도 있다.
상기 게이트 전극(GE) 상기 폴리 실리콘 액티브 패턴(p-Si), 상기 산화물 반도체 패턴(OS), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 박막 트랜지스터를 이룰 수 있다.
본 실시예에 따르면, 상기 표시 장치의 상기 박막 트랜지스터의 상기 폴리 실리콘 액티브 패턴(p-Si)은 상기 산화물 반도체 패턴(OS)이 형성되는 과정에서 상기 산화물 반도체 패턴(OS)과 직접적으로 접촉하여 전자 이동도가 향상될 수 있다. 이는, 상기 폴리 실리콘 액티브 패턴(p-Si)에 불순물을 도핑하는 과정과는 별도로, 상기 산화물 반도체 패턴(OS)이 형성되는 과정에서 상기 폴리 실리콘 액티브 패턴(p-Si)에 영향을 미쳐 상기 폴리 실리콘 액티브 패턴(p-Si)의 전자 이동도가 향상될 수 있다. 따라서, 상기 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
실제로, 비교예의 폴리 실리콘 박막 트랜지스터의 전자 이동도가 62ㅁ3(cm2/Vs)이고, Vth(문턱 전압)가 -2.36ㅁ0.11이고, DR(드라이빙 레인지)가 2.05ㅁ0.07일 때, 본 발명의 실시예와 같이 동일 구조에서 상기 산화물 반도체 패턴(OS)을 추가한 경우, 전자 이동도가 77ㅁ4(cm2/Vs)이고, Vth(문턱 전압)가 -0.9ㅁ0.16이고, DR(드라이빙 레인지)가 1.41ㅁ0.06으로 향상된 것을 확인하였다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2를 참조하면, 산화물 반도체 패턴(OS)을 제외하도 도 1의 표시 장치와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 폴리 실리콘 액티브 패턴(p-Si), 제1 절연층(120), 게이트 전극(GE), 제2 절연층(130), 산화물 반도체 패턴(OS), 소스 전극(SE), 드레인 전극(DE), 및 제3 절연층(140)을 포함할 수 있다.
상기 버퍼층(110)이 상기 베이스 기판(110) 상에 배치될 수 있다. 상기 폴리 실리콘 액티브 패턴(p-Si)이 상기 버퍼층(110) 상에 배치될 수 있다. 상기 제1 절연층(120)은 상기 폴리 실리콘 액티브 패턴(p-Si)이 배치된 상기 버퍼층(110) 상에 배치될 수 있다. 상기 게이트 전극(GE)이 상기 제1 절연층(120) 상에 배치될 수 있다. 상기 제2 절연층(130)이 상기 게이트 전극(GE)이 배치된 상기 제1 절연층(120) 상에 배치될 수 있다. 상기 제2 절연층(130)에는 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 소스 영역(S)을 노출하는 제1 콘택홀(CNT1) 및 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 드레인 영역(D)을 노출하는 제2 콘택홀(CNT2)이 형성될 수 있다.
상기 산화물 반도체 패턴(OS)이 상기 제2 절연층(130) 상에 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이, 상기 소스 전극(SE) 또는 상기 드레인 전극(DE)과 인접하도록 이격되어 배치될 수 있다. 즉, 상기 산화물 반도체 패턴(OS)은 기 소스 전극(SE) 또는 상기 드레인 전극(DE)과 이격되되, 인접하도록 배치되는 더미 패턴일 수 있다. 상기 더미 패턴은 플로팅 될 수 있다.
상기 더미 패턴이 형성되는 과정에서 상기 폴리 실리콘 액티브 패턴(p-Si)에 영향을 미치며, 이에 따라 상기 폴리 실리콘 액티브 패턴(p-Si)의 전자 이동도를 향상시킬 수 있다.
상기 소스 전극(SE) 및 드레인 전극(DE)이 상기 제1 및 제2 콘택홀(CNT1, CNT2)이 형성된 상기 제2 절연층(130) 상에 배치될 수 있다. 상기 소스 전극(SE)은 상기 제1 콘택홀(CNT1)을 통해 상기 폴리 실리콘 액티브 패턴(p-Si)의 소스 영역(S)과 전기적으로 연결될 수 있다. 상기 드레인 전극(DE)은 상기 제2 콘택홀(CNT2)을 통해 상기 폴리 실리콘 액티브 패턴(p-Si)의 드레인 영역(D)과 전기적으로 연결될 수 있다. 상기 제3 절연층(140)이 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치된 상기 제2 절연층(130) 상에 배치될 수 있다.
상기 게이트 전극(GE) 상기 폴리 실리콘 액티브 패턴(p-Si), 상기 산화물 반도체 패턴(OS), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 박막 트랜지스터를 이룰 수 있다.
본 실시예에서는, 상기 산화물 반도체 패턴(OS)은 더미 패턴으로 상기 박막 트랜지스터와 전기적으로 연결되지 않으므로, 도체로써의 특성이 불필요하다. 따라서, 도 1의 표시 장치에서와 달리 전기 전도도를 향상시키기 위한 추가적인 공정이 필요치 않다.
도 3는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
상기 표시 장치는 표시 패널(10), 스캔 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함할 수 있다.
상기 표시 패널(10)은 영상을 표시하기 위한 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 상기 표시 패널(10)은 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m 개의 화소(PX)들을 포함할 수 있다 (단, n, m은 1보다 큰 정수). 상기 화소(PX)들 각각은 구동 트랜지스터, 스위칭 트랜지스터 및 회로 구성 트랜지스터를 포함할 수 있다. 상기 화소(PX)의 구조에 대해서는 도 4를 참조하여 자세히 설명하기로 한다.
상기 스캔 구동부(20)는 제1 제어 신호(CTL1)에 기초하여 상기 스캔 라인들(SL1 내지 SLn)을 통해 제1 스캔 신호를 상기 화소(PX)들에 순차적으로 제공하고, 반전 스캔 라인들(/SL1 내지 /SLn)을 통해 제2 스캔 신호를 상기 화소(PX)들에 순차적으로 제공할 수 있다. 예를 들어, 상기 제2 스캔 신호는 상기 제1 스캔 신호의 반전된 신호일 수 있다.
상기 데이터 구동부(30)는 제2 제어 신호(CTL2)에 기초하여 상기 데이터 라인들(DL1 내지 DLm)을 통해 데이터 신호를 상기 화소(PX)들에 제공할 수 있다.
상기 발광 제어 구동부(40)는 제3 제어 신호(CTL3)에 기초하여 발광 제어 라인들(EM1 내지 EMn)을 통해 발광 제어 신호를 상기 화소(PX)들에 순차적으로 제공할 수 있다.
상기 제어부(50)는 상기 스캔 구동부(20), 상기 데이터 구동부(30), 및 상기 발광 제어 구동부(40)를 제어할 수 있다. 상기 제어부(50)는 상기 스캔 구동부(20), 상기 데이터 구동부(30), 및 상기 발광 제어 구동부(40)를 제어하기 위해 상기 제어 신호들(CTL1 내지 CTL3)을 생성할 수 있다. 상기 스캔 구동부(20)를 제어하기 위한 상기 제1 제어 신호(CTL1)는 스캔 개시 신호, 스캔 클럭 신호, 등을 포함할 수 있다. 상기 데이터 구동부(30)를 제어하기 위한 상기 제2 제어 신호(CTL2)는 영상 데이터, 수평 개시 신호, 등을 포함할 수 있다. 상기 발광 제어 구동부(40)를 제어하기 위한 상기 제3 제어 신호(CTL3)는 발광 제어 개시 신호, 발광 제어 클럭 신호, 등을 포함할 수 있다.
이 밖에도, 상기 표시 장치는 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)를 상기 표시 패널(10)에 공급하는 전원 공급부(도시되지 않음) 등을 더 포함할 수 있다.
도 4는 도 3의 표시 장치에 포함된 화소의 일 예를 나타내는 등가 회로도이다.
도 4를 참조하면, 상기 화소(PX-1)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 스토리지 커패시터(CST), 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 상기 화소(PX-1)은 제i(단, i는 1과 n 사이의 정수) 화소행 및 제j(단, j는 1과 m 사이의 정수) 화소열에 위치할 수 있다.
상기 제1 트랜지스터(T1)는 데이터 신호에 상응하는 구동 전류를 유기 발광 다이오드(OLED)에 제공하는 구동 트랜지스터일 수 있다. 상기 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제2 노드(N2)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.
상기 제2 트랜지스터(T2)는 제1 스캔 신호(GS1)에 응답하여 상기 데이터 신호를 상기 제1 트랜지스터(T1)에 제공할 수 있다. 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터 일 수 있다. 일 실시예에서, 상기 제2 트랜지스터(T2)는 제i 스캔 라인(SLi)으로부터 제1 스캔 신호(GS1)를 수신하는 게이트 전극, 제j 데이터 라인(DLj)으로부터 상기 데이터 신호를 수신하는 제1 전극, 및 상기 제1 트랜지스터(T1)의 제1 전극(즉, 제2 노드(N2))에 연결된 제2 전극을 포함할 수 있다.
상기 제3 트랜지스터(T3)는 상기 제2 스캔 신호(GS2)에 응답하여 상기 제1 트랜지스터(T1)의 상기 제2 전극과 상기 제1 트랜지스터(T1)의 상기 게이트 전극을 연결할 수 있다. 일 실시예에서, 상기 제3 트랜지스터(T3)는 제i 반전 스캔 라인(/SLi)로부터 상기 제2 스캔 신호(GS2)를 수신하는 게이트 전극, 상기 제1 트랜지스터(T1)의 상기 제2 전극(즉, 제3 노드(N3))에 연결된 제1 전극, 및 상기 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 연결된 제2 전극을 포함할 수 있다.
상기 제4 트랜지스터(T4)는 제3 스캔 신호(GS3)에 응답하여 초기화 전압(VINT)을 상기 제1 트랜지스터(T1)의 상기 게이트 전극에 인가할 수 있다. 일 실시예에서, 상기 제4 트랜지스터(T4)는 제(i-1) 반전 스캔 라인(/SL(i-1))으로부터 제3 스캔 신호(GS3)를 수신하는 게이트 전극, 초기화 전압(VINT)에 연결된 제1 전극, 및 상기 제1 트랜지스터(T1)의 상기 게이트 전극(즉, 제1 노드(N1))에 연결된 제2 전극을 포함할 수 있다.
상기 제5 트랜지스터(T5)는 상기 발광 제어 신호에 응답하여 제1 전원 전압(ELVDD)을 상기 제1 트랜지스터(T1)의 상기 제1 전극에 인가할 수 있다. 일 실시예에서, 상기 제5 트랜지스터(T5)는 제i 발광 제어 라인(EMi)으로부터 발광 제어 신호를 수신하는 게이트 전극, 상기 제1 전원 전압(ELVDD)에 연결된 제1 전극, 및 상기 제1 트랜지스터(T1)의 상기 제1 전극(즉, 제2 노드(N2))에 연결된 제2 전극을 포함할 수 있다.
상기 제6 트랜지스터(T6)은 상기 발광 제어 신호에 응답하여 상기 제1 트랜지스터(T1)의 상기 제2 전극을 유기 발광 다이오드(OLED)의 제1 전극에 연결할 수 있다. 일 실시예에서, 상기 제6 트랜지스터(T6)은 제i 발광 제어 라인(EMi)으로부터 발광 제어 신호를 수신하는 게이트 전극, 상기 제1 트랜지스터(T1)의 상기 제2 전극(즉, 제2 노드(N2))에 연결된 제1 전극, 및 상기 유기 발광 다이오드(OLED)의 제1 전극(즉, 제4 노드(N4))에 연결된 제2 전극을 포함할 수 있다.
상기 제7 트랜지스터(T7)은 제4 스캔 신호(GS4)에 응답하여 초기화 전압(VINT)를 상기 유기 발광 다이오드(OLED)의 상기 제1 전극에 인가할 수 있다. 일 실시예에서, 상기 제7 트랜지스터(T7)는 상기 제(i-1) 반전 스캔 라인(/SL(i-1))으로부터 제4 스캔 신호(GS4)를 수신하는 게이트 전극, 상기 초기화 전압(VINT)에 연결된 제1 전극, 및 상기 유기 발광 다이오드(OLED)의 상기 제1 전극(즉, 제4 노드(N4))에 연결된 제2 전극을 포함할 수 있다.
상기 제3 내지 제7 트랜지스터들(T3 내지 T7)은 회로 구성 트랜지스터들일 수 있다.
상기 스토리지 커패시터(CST)는 상기 제1 전원 전압(ELVDD)에 연결된 제1 전극 및 상기 제1 트랜지스터(T1)의 상기 게이트 전극(즉, 제1 노드(N1))에 연결된 제2 전극을 포함할 수 있다.
비록, 도 4에서는 상기 제4 트랜지스터(T4)의 상기 게이트 전극 및 상기 제7 트랜지스터(T7)의 상기 게이트 전극은 제(i-1) 반전 스캔 라인(/SL(i-1))으로부터 반전 스캔 신호를 수신하는 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 상기 제4 트랜지스터 및 제7 트랜지스터는 각각 별도의 스캔 라인에 연결될 수 있다. 이 경우, 스캔 구동부는 스캔 신호로서 스캔 신호, 제1 스캔 신호, 제2 스캔 신호, 제3 스캔 신호, 및 제4 스캔 신호를 각각 출력하는 스테이지 세트들을 포함할 수 있다.
또한, 비록, 도 4에서는 상기 화소(PX-1)가 제1 내지 제7 트랜지스터들을 포함하는 것으로 설명하였으나, 화소는 다양한 구조를 가질 수 있다. 또한 본 실시예에서는 상기 트랜지스터 들이 PMOS 트랜지스터를 포함하는 것으로 설명하였으나 필요에 따라 NMOS, CMOS 트랜지스터 등으로 구성될 수도 있다.
도 5는 도 3의 표시 장치의 화소에 대응되는 부분의 단면도이다.
도 5를 참조하면, 상기 표시 장치는 베이스 기판(200), 버퍼층(210), 제1 액티브 패턴(ACT1), 제3 액티브 패턴(ACT3), 제1 절연층(220), 제1 게이트 전극(GE1), 제3 게이트 전극(GE3), 제1 스토리지 전극(CE1) 제2_1 절연층(230), 제2 게이트 전극(GE2), 제2 스토리지 전극(CE2), 제2_2 절연층(240), 제2 액티브 패턴(ACT2), 산화물 반도체 패턴(OS), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제3 절연층(260), 컨택 패드(CP), 제5 절연층(270), 발광 구조물(280) 및 박막 봉지층(TFE)를 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다.
상기 버퍼층(210)은 상기 베이스 기판(110) 상에 전체적으로 배치될 수 있다. 상기 버퍼층은 기판(110)으로부터 금속 원자들이나 불순물들이 상기 폴리 실리콘 액티브 패턴(p-Si)으로 확산되는 현상을 방지할 수 있으며, 상기 폴리 실리콘 액티브 패턴(p-Si)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 상기 폴리 실리콘 액티브 패턴(p-Si)을 수득하게 할 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제3 액티브 패턴(ACT3)이 상기 버퍼층(210) 상에 배치될 수 있다. 상기 폴리 실리콘(Poly Crystal Silicon)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1) 및 상기 제3 액티브 패턴(ACT3)은 각각 불순물이 도핑(doping)된 드레인 영역(D)과 소스 영역(S) 및 상기 드레인 영역(D)과 상기 소스 영역(S) 사이의 채널 영역(C)을 포함할 수 있다. 상기 폴리 실리콘은 비정질 실리콘을 먼저 증착한 후 이를 결정화함으로써 형성될 수 있다.
여기서, 상기 제3 액티브 패턴(ACT3)은 상기 산화물 반도체 패턴(OS)의 영향을 받는 폴리 실리콘 패턴으로, 상기 제3 액티브 패턴(ACT3)의 전자 이동도는 상기 제1 액티브 패턴(ACT1)의 전자 이동도보다 높을 수 있다.
상기 제1 절연층(220)은 상기 제1 및 제3 액티브 패턴(ACT1, ACT3) 상에 배치될 수 있다. 상기 제1 절연층(120)은 상기 버퍼층(210) 상에서 상기 폴리 실리콘 액티브 패턴(p-Si)을 덮으며, 상기 폴리 실리콘 액티브 패턴(p-Si)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 상기 제1 절연층(220)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
상기 제1 스토리지 전극(CE1), 상기 제1 게이트 전극(GE1) 및 상기 제3 게이트 전극(GE3)이 상기 제1 절연층(220) 상에 배치될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 제1 액티브 패턴(ACT1)과 중첩하게 배치될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 제3 액티브 패턴(ACT3)과 중첩하게 배치될 수 있다. 상기 제1 스토리지 전극(CE1), 상기 제1 게이트 전극(GE1) 및 상기 제3 게이트 전극(GE3)은 제1 게이트 패턴에 포함될 수 있다. 상기 제1 게이트 패턴은 상기 표시 장치를 구동하기 위한 제1 게이트 라인 등의 신호 배선을 더 포함할 수 있다. 상기 제1 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제2_1 절연층(230)이 상기 제1 게이트 패턴 상에 배치될 수 있다. 상기 제2_1 절연층(230)은 상기 제1 절연층(220) 상에서 상기 제1 게이트 패턴을 덮으며, 상기 게이트 패턴의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 상기 제2 절연층(130)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
상기 제2 스토리지 전극(CE2) 및 상기 제2 게이트 전극(GE2)이 상기 제2_1 절연층(230) 상에 배치될 수 있다. 상기 제2 스토리지 전극(CE2)은 상기 제1 스토리지 전극(CE1)과 중첩하여 스토리지 커패시터를 형성할 수 있다. 제2 스토리지 전극(CE2) 및 상기 제2 게이트 전극(GE2)은 제2 게이트 패턴에 포함될 수 있다. 상기 제2 게이트 패턴은 상기 표시 장치를 구동하기 위한 제2 게이트 라인 등의 신호 배선을 더 포함할 수 있다. 상기 제2 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제2_2 절연층(240)이 상기 제2 게이트 패턴 상에 배치될 수 있다. 상기 제2_2 절연층(240)은 복수의 층으로 형성될 수 있으며, 실리콘 산화물(SiOx)을 포함하는 층을 포함할 수 있다.
상기 제2 액티브 패턴(ACT2) 및 산화물 반도체 패턴(OS)이 상기 제2_2 절연층 상에 배치될 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩하게 배치될 수 있다. 상기 제2 액티브 패턴(ACT2)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물층일 수 있다. 예를 들면, 상기 제2 액티브 패턴(ACT2)은 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 인듐-주석 산화물(ITO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-주석 산화물(ZTO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO), 인듐-갈륨-하프늄 산화물(IGHO), 주석-알루미늄-아연 산화물(TAZO) 및 인듐-갈륨-주석 산화물(IGTO) 등을 포함할 수 있다.
상기 산화물 반도체 패턴(OS)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체 패턴(OS)은 상기 제1 절연층(220), 상기 제2_1 절연층(230) 및 상기 2_2 절연층(240)을 통해 형성되고 상기 제3 액티브 패턴(ACT3)의 상기 소스 영역(S) 및 드레인 영역(D)을 노출하는 콘택홀들 내에 배치될 수 있다.
이때, 상기 산화물 반도체 패턴(OS)의 전기 전도도는 상기 제2 액티브 패턴(ACT2)의 전기 전도도보다 높을 수 있다.
상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)이 상기 산화물 반도체 패턴(OS) 및 상기 제3 액티브 패턴(ACT3)이 배치된 상기 제2_2 절연층(240) 상에 배치될 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 제1 절연층(220), 상기 제2_1 절연층(230) 및 상기 2_2 절연층(240)을 통해 형성되고 상기 제1 액티브 패턴(ACT1)의 상기 소스 영역(S) 및 상기 드레인 영역(D)을 노출하는 콘택홀들을 통해 상기 제1 액티브 패턴(ACT1)의 상기 소스 영역(S) 및 상기 드레인 영역(D)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 제2 액티브 패턴(ACT2)에 전기적으로 연결될 수 있다. 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 상기 산화물 반도체 패턴(OS)을 통해 상기 제3 액티브 패턴(ACT3)의 상기 소스 영역(S) 및 상기 드레인 영역(D)에 전기적으로 연결될 수 있다.
상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 제1 소스/드레인 패턴에 포함될 수 있다. 상기 제1 소스/드레인 패턴은 상기 표시 장치를 구동하기 위한 제1 데이터 라인 등의 신호 배선을 더 포함할 수 있다. 상기 제1 소스/드레인 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제1 액티브 패턴(ACT1), 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 및 상기 제1 드레인 전극(DE1)은 제1 박막 트랜지스터(T1)을 구성할 수 있다. 상기 제2 액티브 패턴(ACT2), 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)은 제2 박막 트랜지스터(T2)을 구성할 수 있다. 상기 제3 액티브 패턴(ACT3), 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 및 상기 제3 드레인 전극(DE3)은 제3 박막 트랜지스터(T3)을 구성할 수 있다.
상기 제3 절연층(250)이 상기 제3 액티브 패턴(ACT3), 상기 제2 소스/드레인 패턴 상에 배치될 수 있다. 예를 들면, 상기 제3 절연층(250)은 상기 제2_2 절연층(240) 상에서 상기 제3 액티브 패턴(ACT3), 상기 제2 소스/드레인 패턴을 덮으며, 상기 제3 액티브 패턴(ACT3), 상기 제2 소스/드레인 패턴의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 이와는 달리, 상기 제3 절연층(250)은 상기 제2_2 절연층(240) 상에서 상기 제3 액티브 패턴(ACT3), 상기 제2 소스/드레인 패턴을 충분히 덮을 수 있으며, 상기 제3 액티브 패턴(ACT3), 상기 제2 소스/드레인 패턴의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 상기 제3 절연층(250)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제3 절연층(250)은 실리콘 산화물로 구성될 수 있다. 또한, 상기 제3 절연층(250)은 상기 제3 액티브 패턴(ACT3)의 상면과 직접적으로 접촉할 수 있다. 실리콘 산화물로 구성된 상기 제3 절연층(250)이 상기 제3 액티브 패턴(ACT3)과 직접적으로 접촉함으로써 상기 제3 액티브 패턴(ACT3)의 계면 특성이 상대적으로 개선될 수 있다. 이는 상기 제2_2 절연층(240)의 경우도 마찬가지이다.
상기 제4 절연층(260)이 상기 제3 절연층(250) 상에 배치될 수 있다. 상기 제4 절연층(260)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 제4 절연층(260)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 제4 절연층(260)은 실리콘 화합물, 금속, 금속 산화물 등의 무기 물질을 사용하여 형성될 수도 있다.
상기 컨택 패드(CP)가 상기 제4 절연층(260) 상에 배치될 수 있다. 상기 컨택 패드(CP)는 상기 제3 절연층(250) 및 상기 제4 절연층(260)을 통해 형성되는 비아(via) 및 다른 회로 구조들을 통해 상기 제1 박막 트랜지스터(T1)와 전기적으로 연결될 수 있다. 상기 컨택 패드(CP)는 제2 소스/드레인 패턴에 포함될 수 있다. 상기 제2 소스/드레인 패턴은 상기 표시 장치를 구동하기 위한 제2 데이터 라인 등의 신호 배선을 더 포함할 수 있다. 상기 제2 소스/드레인 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 컨택 패드(CP)가 배치된 상기 제4 절연층(260) 상에 상기 제5 절연층(270)이 배치될 수 있다. 상기 제5 절연층은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 제5 절연층(270)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 제5 절연층(270)은 실리콘 화합물, 금속, 금속 산화물 등의 무기 물질을 사용하여 형성될 수도 있다.
상기 발광 구조물(280)은 제1 전극(282), 발광층(284) 및 제2 전극(286)을 포함할 수 있다.
상기 제1 전극(282)은 상기 제5 절연층(270) 상에 배치될 수 있다. 상기 제1 전극(282)은 상기 제5 절연층(270)을 통해 형성되는 콘택홀을 통해 노출되는 상기 컨택 패드(CP)에 연결될 수 있다.
상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(282)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 전극(282)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(282)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(282)이 배치된 상기 제5 절연층(270) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(282)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 표시 영역과 비표시 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 표시 영역에 해당될 수 있으며, 상기 비표시 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광층(284)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(282)상에 배치될 수 있다. 또한, 상기 발광층(284)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(284)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(284)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(284)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(286)은 상기 화소 정의막(PDL) 및 상기 발광층(284) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(286)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(286)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(286)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 박막 봉지층(TFE)이 상기 제2 전극(286) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층(320)과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.
여기서, 상기 제1 박막 트랜지스터(T1)는 구동 트랜지스터(도 4의 T1 참조)일 수 있다. 상기 제2 박막 트랜지스터(T2)는 스위칭 트랜지스터(도 4의 T2 참조)일 수 있다. 상기 제3 박막 트랜지스터(T3)는 회로 구성 트랜지스터(도 4의 T3 내지 T7 참조)일 수 있다.
이에 따라, DR 이 넓은 폴리 실리콘 트랜지스터인 상기 제1 박막 트랜지스터(T1)는 구동 트랜지스터(도 4의 T1 참조)로 사용되고, 스위칭 특성이 좋은 산화물 반도체 트랜지스터인 상기 제2 박막 트랜지스터(T2)는 스위칭 트랜지스터(도 4의 T2 참조)로 사용되고, 전기 이동도가 향상된 폴리 실리콘 트랜지스터인 상기 제3 박막 트랜지스터(T3)는 회로 구성 트랜지스터(도 4의 T3 내지 T7 참조)로 사용되어, 상기 표시 장치의 표시 품질을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 화소에 대응되는 부분의 단면도이다.
도 6을 참조하면, 상기 표시 장치는 산화물 반도체 패턴이 콘택홀 내부 대신 제2_2 절연층 상에 더미 패턴으로 형성되는 것을 제외하고, 도 5의 표시 장치와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(200), 버퍼층(210), 제1 액티브 패턴(ACT1), 제3 액티브 패턴(ACT3), 제1 절연층(220), 제1 게이트 전극(GE1), 제3 게이트 전극(GE3), 제1 스토리지 전극(CE1), 제2_1 절연층(230), 제2 스토리지 전극(CE2), 제2 게이트 전극(GE2), 제2_2 절연층(240), 제2 액티브 패턴(ACT2), 더미 패턴(DP), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제3 절연층(260), 컨택 패드(CP), 제5 절연층(270), 발광 구조물(280) 및 박막 봉지층(TFE)를 포함할 수 있다.
상기 더미 패턴(DP)은 산화물 반도체 패턴으로, 산화물 반도체를 포함할 수 있다. 상기 더미 패턴(DP)은 상기 제2_2 절연층(240) 상에 상기 제3 소스 전극(SE) 및 상기 제3 드레인 전극(DE3) 사이에 배치될 수 있다. 즉, 상기 더미 패턴(DP)은 상기 제3 소스 전극(SE3) 또는 상기 제3 드레인 전극(DE3)과 이격되되, 인접하도록 배치될 수 있다. 상기 더미 패턴은 플로팅 될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 7을 참조하면, 상기 표시 장치의 제조 방법은 폴리 실리콘 액티브 패턴을 형성하는 단계(S100), 제1 절연층을 형성하는 단계(S200), 제1 게이트 패턴을 형성하는 단계(S300), 제2 절연층을 형성하는 단계(S400), 산화물 반도체 패턴을 형성하는 단계(S500), 및 소스 드레인 패턴을 형성하는 단계(S600)를 포함할 수 있다.
상기 폴리 실리콘 액티브 패턴을 형성하는 단계(S100)에서는, 베이스 기판 상에 폴리 실리콘(Poly Crystal Silicon)을 포함하는 폴리 실리콘 액티브 패턴을 형성할 수 있다. 구체적으로, 상기 베이스 기판에 버퍼층을 형성할 수 있다. 이후, 상기 버퍼층 상에 비정질 실리콘 층을 형성할 수 있다. 이후, 상기 비정질 실리콘 층을 결정하여 폴리 실리콘층을 형성할 수 있다. 이후, 상기 폴리 실리콘 층을 포토 리소그래피 방법 등으로 패터닝 하여 상기 폴리 실리콘 액티브 패턴을 형성할 수 있다.
상기 제1 절연층을 형성하는 단계(S200)에서는, 상기 폴리 실리콘 액티브 패턴이 형성된 상기 베이스 기판 상에 제1 절연층을 형성할 수 있다. 상기 제1 절연층은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 수득할 수 있다.
상기 제1 게이트 패턴을 형성하는 단계(S300)에서는, 상기 제1 절연층 상에 제1 게이트 전극을 포함하는 제1 게이트 패턴을 형성할 수 있다. 상기 제1 게이트 패턴은 상기 제1 절연층 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 제1 게이트 패턴을 수득할 수 있다. 여기서, 상기 도전막은 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층(ALD) 공정 등을 이용하여 형성될 수 있다.
상기 제조 방법은 상기 제1 게이트 패턴을 형성한 후, 상기 폴리 실리콘 액티브 패턴의 소스 영역 및 드레인 영역을 형성하기 위해, 상기 폴리 실리콘 액티브 패턴에 불순물을 도핑하는 단계를 추가로 포함할 수 있다.
상기 제2 절연층을 형성하는 단계(S400)에서는, 상기 제1 게이트 전극이 형성된 상기 제1 절연층 상에 제2 절연층을 형성할 수 있다. 구체적으로, 상기 제1 게이트 전극이 형성된 상기 제1 절연층 상에 제2_1 절연층을 형성할 수 있다. 상기 제2_1 절연층 상에 제2 게이트 전극 및 산화물 게이트 전극을 포함하는 제2 게이트 패턴을 형성할 수 있다. 상기 제2 게이트 패턴 상에 제2_2 절연층을 형성할 수 있다. 상기 제2_2 절연층, 상기 제2_1 절연층 및 상기 제1 절연층을 관통하는 콘택홀을 형성할 수 있다.
여기서 상기 제1 절연층, 상기 제2_1 절연층 및 상기 제2_2 절연층은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 수득될 수 있고, 상기 제2 게이트 패턴은 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 제2 게이트 패턴을 수득할 수 있다. 여기서, 상기 도전막은 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층(ALD) 공정 등을 이용하여 형성될 수 있다.
상기 제조 방법은 상기 제1 절연층 및 상기 제2 절연층(제2_1 절연층 및 제2_2 절연층)을 관통하여 상기 폴리 실리콘 액티브 패턴을 노출하는 콘택홀을 형성하는 단계를 더 포함할 수 있다.
상기 제조 방법은 상기 폴리 실리콘 액티브 패턴의 도펀트 활성화(dopant activation)를 위한 처리 단계를 추가로 포함할 수 있다.
상기 산화물 반도체 패턴을 형성하는 단계(S500)에서는, 상기 제2 절연층 상에 산화물 반도체 패턴을 형성할 수 있다. 상기 제2 절연층 상에 산화물 반도체 층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 산화물 반도체 층을 패터닝 하여 상기 산화물 반도체 패턴을 형성할 수 있다.
상기 제조 방법은 상기 산화물 반도체 층 또는 상기 산화물 반도체 패턴을 가열하는 어닐링(annealing) 단계를 더 포함할 수 있다. 예를 들면, 약 섭씨360도에서 상기 산화물 반도체 패턴을 가열할 수 있다.
상기 산화물 반도체 패턴은 상기 산화물 반도체 패턴은 상기 콘택홀 내에 형성되어, 상기 산화물 반도체 패턴은 상기 소스 전극 및 상기 소스 영역과 접하거나, 상기 드레인 전극 및 상기 드레인 영역과 접할 수 있다.
다른 실시예에 있어서, 상기 산화물 반도체 패턴은 상기 제2 절연층 상에 상기 소스 전극 및 상기 드레인 전극 사이에 배치되어 플로팅 되는 더미 패턴일 수 있다. 이때, 상기 제조 방법은 상기 산화물 반도체 패턴의 전기 전도도를 높이기 위한 플라즈마 처리 등의 공정을 진행하는 단계를 더 포함할 수 있다.
상기 소스 드레인 패턴을 형성하는 단계(S600)에서는, 상기 산화물 반도체 패턴이 형성된 상기 제2 절연층 상에 소스 전극 및 드레인 전극을 형성할 수 있다. 상기 소스 전극 및 상기 드레인 전극은 상기 콘택홀을 통해 상기 폴리 실리콘 액티브 패턴의 소스 영역 및 드레인 영역에 각각 전기적으로 연결될 수 있다.
이후, 복수의 절연층들, 발광 구조물 등을 형성하여 상기 표시 장치를 제조 할 수 있다.
도 8a 내지 8d는 도 1의 표시 장치를 제조하기 위한 단면도이다.
도 8a를 참조하면, 베이스 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110) 상에 폴리 실리콘 층을 형성할 수 있다. 상기 폴리 실리콘 층을 패터닝 하여 폴리 실리콘 액티브 패턴(p-Si)을 형성할 수 있다. 상기 폴리 실리콘 액티브 패턴(p-Si)이 형성된 상기 버퍼층(110) 상에 제1 절연층(120)을 형성할 수 있다. 상기 제1 절연층(120) 상에 게이트 전극(GE)을 형성할 수 있다.
도 8b를 참조하면, 상기 폴리 실리콘 액티브 패턴(p-Si)에 불순물을 주입하여 상기 폴리 실리콘 액티브 패턴(p-Si)의 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)을 형성할 수 있다. 상기 게이트 전극(GE)이 배치된 상기 제1 절연층(120) 상에 제2 절연층(130)을 형성할 수 있다. 상기 제2 절연층(130) 및 상기 제1 절연층(120)을 관통하여 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 소스 영역(S) 및 상기 드레인 영역(D)을 각각 노출하는 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 형성할 수 있다.
도 8c를 참조하면, 상기 제1 및 제2 콘택홀(CNT1, CNT2)이 형성된 상기 제2 절연층(130) 상에 산화물 반도체층을 형성할 수 있다. 상기 산화물 반도체 층을 패터닝 하여 산화물 반도체 패턴(OS)을 형성할 수 있다. 이때, 상기 산화물 반도체 층 또는 상기 산화물 반도체 패턴을 가열하는 어닐링(annealing) 공정을 진행할 수 있다. 이후, 상기 산화물 반도체 패턴(OS)의 전기 전도도를 향상시키기 위한 플라즈마 처리 등의 공정을 진행할 수 있다.
도 8d를 참조하면, 상기 산화물 반도체 패턴(OS) 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 상에 제3 절연층(140)을 형성할 수 있다.
도 9a 내지 9d는 도 2의 표시 장치를 제조하기 위한 단면도이다.
도 9a를 참조하면, 베이스 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110) 상에 폴리 실리콘 층을 형성할 수 있다. 상기 폴리 실리콘 층을 패터닝 하여 폴리 실리콘 액티브 패턴(p-Si)을 형성할 수 있다. 상기 폴리 실리콘 액티브 패턴(p-Si)이 형성된 상기 버퍼층(110) 상에 제1 절연층(120)을 형성할 수 있다. 상기 제1 절연층(120) 상에 게이트 전극(GE)을 형성할 수 있다.
도 9b를 참조하면, 상기 폴리 실리콘 액티브 패턴(p-Si)에 불순물을 주입하여 상기 폴리 실리콘 액티브 패턴(p-Si)의 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)을 형성할 수 있다. 상기 게이트 전극(GE)이 배치된 상기 제1 절연층(120) 상에 제2 절연층(130)을 형성할 수 있다. 상기 제2 절연층(130) 및 상기 제1 절연층(120)을 관통하여 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 소스 영역(S) 및 상기 드레인 영역(D)을 각각 노출하는 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 형성할 수 있다.
도 9c를 참조하면, 상기 제1 및 제2 콘택홀(CNT1, CNT2)이 형성된 상기 제2 절연층(130) 상에 산화물 반도체층을 형성할 수 있다. 이때 상기 산화물 반도체 층은 상기 제1 및 제2 콘택홀들(CNT1, CNT2)을 채울 수 있으며, 따라서 상기 산화물 반도체 층은 상기 폴리 실리콘 액티브 패턴(p-Si)의 상기 소스 영역(S) 및 상기 드레인 영역(D)과 접촉할 수 있다. 상기 산화물 반도체 층을 패터닝 하여 산화물 반도체 패턴(OS)을 형성할 수 있다. 이때, 상기 산화물 반도체 층 또는 상기 산화물 반도체 패턴을 가열하는 어닐링(annealing) 공정을 진행할 수 있다.
도 9d를 참조하면, 상기 제2 절연층(130) 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 상에 제3 절연층(140)을 형성할 수 있다.
도 10a 내지 10e는 도 5의 표시 장치를 제조하기 위한 단면도이다.
도 10a를 참조하면, 베이스 기판(200) 상에 버퍼층(210)을 형성할 수 있다. 상기 버퍼층(210) 상에 액티브층을 형성할 수 있다. 상기 액티브층을 패터닝 하여 제1 액티브 패턴(ACT1) 및 제3 액티브 패턴(ACT3)을 형성할 수 있다. 상기 제1 액티브 패턴(ACT1) 및 제3 액티브 패턴(ACT3) 상에 제1 절연층(220)을 형성할 수 있다. 상기 제1 절연층(220) 상에 제1 게이트 전극(GE), 제1 스토리지 전극(CE1) 및 제3 게이트 전극(GE3)을 포함하는 제1 게이트 패턴을 형성할 수 있다.
도 10b를 참조하면, 상기 제1 게이트 패턴이 형성된 상기 제1 절연층(220) 상에 제2_1 절연층(230)을 형성할 수 있다. 상기 제2_1 절연층(230) 상에 제2 스토리지 전극(CE2) 및 제2 게이트 전극(GE2)을 포함하는 제2 게이트 패턴을 형성할 수 있다. 상기 제2 게이트 패턴 상에 제2_2 절연층(240)을 형성할 수 있다. 상기 제2_2 절연층(240), 상기 제2_1 절연층(230) 및 상기 제1 절연층(220)을 관통하여 상기 제3 액티브 패턴(ACT3) 및 상기 제1 액티브 패턴(ACT1)을 노출하는 제1 내지 제4 콘택홀들(CNT1 내지 CNT4)을 형성할 수 있다.
도 10c를 참조하면, 상기 제1 내지 제4 콘택홀들(CNT1 내지 CNT4)이 형성된 상기 제2 절연층(230) 상에 산화물 반도체층을 형성할 수 있다. 상기 산화물 반도체 층을 패터닝 하여 제2 액티브 패턴(ACT2) 및 산화물 반도체 패턴(OS)을 형성할 수 있다. 이때, 상기 산화물 반도체 층 또는 상기 산화물 반도체 패턴을 가열하는 어닐링(annealing) 공정을 진행할 수 있다. 이후, 상기 산화물 반도체 패턴(OS)의 전기 전도도를 향상시키기 위한 플라즈마 처리 등의 공정을 진행할 수 있다.
도 10d를 참조하면, 상기 제2 반도체 패턴(ACT2) 및 상기 산화물 반도체 패턴(OS)이 형성된 상기 제2_2 절연층(240) 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2) 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함하는 제1 소스/데이터 패턴을 형성할 수 있다.
도 10e를 참조하면, 상기 제1 소스/데이터 패턴이 형성된 상기 2_2 절연층(240) 상에 제3 절연층(250)을 형성할 수 있다. 이후, 제4 절연층(260), 컨택 패드(CP)를 포함하는 제2 소스/드레인 패턴, 제5 절연층(270), 제1 전극(282), 화소 정의막(PDL), 발광층(284), 제2 전극(286), 및 박막 봉지층(TFE)를 형성하여 상기 표시 장치를 제조 할 수 있다.
도 11a 내지 11e는 도 6의 표시 장치를 제조하기 위한 단면도이다.
도 11a 내지 11e를 참조하면, 상기 표시 장치의 제조 방법은 산화물 반도체 패턴이 더미 패턴(DP)인 것을 제외하고 도 10a 내지 10e 의 제조 방법과 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
제1 내지 제4 콘택홀들(CNT1 내지 CNT4)이 형성된 제2 절연층(230) 상에 산화물 반도체층을 형성할 수 있다. 상기 산화물 반도체 층을 패터닝 하여 제2 액티브 패턴(ACT2) 및 더미 패턴(DP)을 형성할 수 있다. 이때, 상기 산화물 반도체 층 또는 상기 더미 패턴을 가열하는 어닐링(annealing) 공정을 진행할 수 있다. 이후, 제2 소스/드레인 패턴을 형성할 수 있다.
본 발명의 실시예들에 따르면, 폴리 실리콘 액티브 패턴을 포함하는 박막 트랜지스터는 산화물 반도체 패턴의 영향으로 전자 이동도가 향상될 수 있다. 상기 폴리 실리콘 액티브 패턴에 불순물을 도핑하는 과정과는 별도로, 상기 산화물 반도체 패턴이 형성되는 과정에서 상기 폴리 실리콘 액티브 패턴에 영향을 미쳐 상기 폴리 실리콘 액티브 패턴의 전자 이동도가 향상될 수 있다. 따라서, 상기 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
또한, 상기 산화물 반도체 패턴은 상기 박막 트랜지스터와 전기적으로 연결되지 않는 더미 패턴일 수 있으며, 도체로써의 특성이 불필요하다. 따라서, 전기 전도도를 향상시키기 위한 추가적인 공정이 필요치 않다.
또한, DR(드라이빙 레인지)이 넓은 폴리 실리콘 트랜지스터는 구동 트랜지스터로 사용되고, 스위칭 특성이 좋은 산화물 반도체 트랜지스터는 스위칭 트랜지스터로 사용되고, 전기 이동도가 향상된 폴리 실리콘 트랜지스터는 회로 구성 트랜지스터로 사용되어, 상기 표시 장치의 표시 품질을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 버퍼층
p-Si: 폴리 실리콘 액티브 패턴 120: 제1 절연층
130: 제2 절연층 GE: 게이트 전극
OS: 산화물 반도체 패턴 SE: 소스 전극
DE: 드레인 전극 140: 제3 절연층

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되고, 폴리 실리콘(Poly Crystal Silicon)을 포함하고, 불순물이 도핑된 소스 및 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하고, 인듐(In)을 포함하는 폴리 실리콘 액티브 패턴;
    상기 채널 영역과 중첩하는 제1 게이트 전극;
    상기 소스 및 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극; 및
    상기 베이스 기판 상에 배치되고, 상기 소스 전극 또는 상기 드레인 전극과 접하거나 인접하며, 상기 소스 전극과 상기 소스 영역 사이 및 상기 드레인 전극과 상기 드레인 영역 사이에 배치되거나 상기 소스 전극과 상기 드레인 전극 사이에 배치되고, 산화물 반도체를 포함하는 산화물 반도체 패턴을 포함하는 표시 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 폴리 실리콘 액티브 패턴과 상기 베이스 기판 사이에 배치되는 버퍼층;
    상기 폴리 실리콘 액티브 패턴과 상기 제1 게이트 전극 사이에 배치되는 제1 절연층;
    상기 소스 전극 및 드레인 전극과 상기 제1 게이트 전극 사이에 배치되는 제2 절연층을 더 포함하고,
    상기 제1 절연층에는 제1 및 제2 콘택홀들이 형성되고,
    상기 제1 및 제2 콘택홀들을 통해 상기 폴리 실리콘 액티브 패턴과 상기 소스 전극 및 상기 드레인 전극이 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  5. 제4 항에 있어서,
    상기 산화물 반도체 패턴은 상기 제2 절연층 상에 상기 소스 전극 및 상기 드레인 전극 사이에 배치되어 플로팅 되는 더미 패턴인 것을 특징으로 하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 및 제2 콘택홀들에 상기 산화물 반도체 패턴이 배치되어, 상기 산화물 반도체 패턴은 상기 소스 전극 및 상기 소스 영역과 접하거나, 상기 드레인 전극 및 상기 드레인 영역과 접하는 것을 특징으로 하는 표시 장치.
  7. 제4 항에 있어서,
    상기 제1 게이트 전극과 중첩하는 제2 게이트 전극을 더 포함하고,
    상기 제2 절연층은 제2_1 절연층 및 상기 제2_1 절연층 상의 제2_2 절연층을 포함하고,
    상기 제2 게이트 전극은 상기 제2_1 절연층 및 상기 제2_2 절연층 사이에 배치되는 것을 특징으로 하는 표시 장치.
  8. 제4 항에 있어서,
    상기 제2 절연층 및 상기 제1 절연층 사이에 배치되는 산화물 게이트 전극;
    상기 산화물 게이트 전극과 중첩하고, 상기 제2 절연층 상에 배치되는 산화물 반도체 액티브 패턴; 및
    상기 산화물 반도체 액티브 패턴과 일부 중첩하는 산화물 소스 전극 및 산화물 드레인 전극을 더 포함하고,
    상기 산화물 반도체 액티브 패턴과 상기 산화물 반도체 패턴은 동일한 층으로부터 형성되고,
    상기 산화물 소스 전극 및 상기 산화물 드레인 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 베이스 기판 상에 배치되고, 폴리 실리콘(Poly Crystal Silicon)을 포함하고, 불순물이 도핑된 소스 및 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 구동 액티브 패턴;
    상기 구동 액티브 패턴의 상기 채널 영역과 중첩하는 구동 게이트 전극; 및
    상기 구동 액티브 패턴의 상기 소스 및 드레인 영역과 각각 연결되는 구동 소스 전극 및 구동 드레인 전극을 포함하고,
    상기 폴리 실리콘 액티브 패턴의 상기 인듐의 함류량은 상기 구동 액티브 패턴의 인듐 함유량 보다 높은 것을 특징으로 하는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 산화물 반도체 패턴은 상기 폴리 실리콘 액티브 패턴, 상기 제1 게이트 전극, 상기 소스 전극 및 상기 드레인 전극이 이루는 박막 트랜지스터와 인접하거나 접하고,
    상기 구동 액티브 패턴을 포함하는 구동 박막 트랜지스터와는 인접하거나 접하지 않는 것을 특징으로 하는 표시 장치.
  11. 베이스 기판 상에 폴리 실리콘(Poly Crystal Silicon)을 포함하는 폴리 실리콘 액티브 패턴을 형성하는 단계;
    제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 상기 제1 절연층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 산화물 반도체를 포함하는 산화물 반도체 패턴을 형성하는 단계; 및
    상기 산화물 반도체 패턴이 형성된 상기 제2 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 산화물 반도체 패턴은 상기 소스 전극 또는 상기 드레인 전극과 접하거나 인접하며, 상기 소스 전극과 상기 폴리 실리콘 액티브 패턴의 소스 영역 사이 및 상기 드레인 전극과 상기 폴리 실리콘 액티브 패턴의 드레인 영역 사이에 배치되거나, 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 폴리 실리콘 액티브 패턴을 노출하는 콘택홀을 형성하는 단계를 더 포함하고,
    상기 산화물 반도체 패턴을 형성하는 단계에서는,
    상기 콘택홀이 형성되어 상기 폴리 실리콘 액티브 패턴의 일부가 노출된 상태에서, 상기 산화물 반도체 패턴을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 산화물 반도체 패턴을 가열하는 어닐링(annealing) 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 산화물 반도체 패턴은 상기 콘택홀 내에 형성되어, 상기 산화물 반도체 패턴은 상기 소스 전극 및 상기 폴리 실리콘 액티브 패턴의 상기 소스 영역과 접하거나, 상기 드레인 전극 및 상기 폴리 실리콘 액티브 패턴의 상기 드레인 영역과 접하는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 산화물 반도체 패턴의 전기 전도도를 높이기 위한 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 산화물 반도체 패턴은 상기 제2 절연층 상에 상기 소스 전극 및 상기 드레인 전극 사이에 배치되어 플로팅 되는 더미 패턴인 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 게이트 전극을 형성하는 단계에서는,
    산화물 게이트 전극을 더 형성하고,
    상기 산화물 반도체 패턴을 형성하는 단계에서는,
    상기 제2 절연층 상에 상기 산화물 게이트 전극과 중첩하는 산화물 반도체 액티브 패턴을 더 형성하고,
    상기 소스 전극 및 드레인 전극을 형성하는 단계에서는,
    상기 산화물 반도체 액티브 패턴과 일부 중첩하는 산화물 소스 전극 및 산화물 드레인 전극을 더 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 게이트 전극 및 상기 산화물 게이트 전극을 형성하는 단계 및 상기 제2 절연층을 형성하는 단계는,
    상기 제1 절연층 상에 상기 폴리 실리콘 액티브 패턴과 중첩하는 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극이 형성된 상기 제1 절연층 상에 제2_1 절연층을 형성하는 단계;
    상기 제2_1 절연층 상에 상기 제1 게이트 전극과 중첩하는 제2 게이트 전극 및 상기 산화물 게이트 전극을 형성하는 단계; 및
    상기 제2 게이트 전극 및 상기 산화물 게이트 전극 상에 제2_2 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 폴리 실리콘 액티브 패턴을 형성하는 단계에서는,
    상기 폴리 실리콘을 포함하는 구동 액티브 패턴을 더 형성하고,
    상기 게이트 전극을 형성하는 단계에서는,
    구동 게이트 전극을 더 형성하고,
    상기 산화물 반도체 패턴을 형성하는 단계에서는,
    상기 산화물 반도체 패턴은 상기 폴리 실리콘 액티브 패턴, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극이 이루는 박막 트랜지스터와 인접하거나 접하고, 상기 구동 액티브 패턴을 포함하는 구동 박막 트랜지스터와는 인접하거나 접하지 않도록 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제11 항에 있어서,
    상기 제2 절연층은 실리콘 산화물(SiOx)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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