KR20220017310A

KR20220017310A - 디스플레이를 포함하는 전자 장치

Info

Publication number: KR20220017310A
Application number: KR1020200097641A
Authority: KR
Inventors: 박상헌; 신현창; 엄규동; 전남현
Original assignee: 삼성전자주식회사
Priority date: 2020-08-04
Filing date: 2020-08-04
Publication date: 2022-02-11
Also published as: WO2022030791A1

Abstract

하우징, 상기 하우징의 적어도 일부를 통해 보여지고, 복수의 화소들을 이용하여 화면을 표시하는 디스플레이, 상기 복수의 화소들 각각을 구동시키는 데이터 전압 및 적어도 하나의 게이트 신호를 상기 디스플레이에 제공하는 디스플레이 구동 회로, 및 상기 디스플레이 구동 회로와 연결된 프로세서를 포함하고, 상기 복수의 화소들 각각은, 상기 데이터 전압에 기반하여 구동하는 제1 트랜지스터, 상기 제1 트랜지스터의 소스 전극과 연결되고, 상기 적어도 하나의 게이트 신호 중 제1 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제2 트랜지스터, 및 상기 제2 트랜지스터와 반대 극성을 갖고, 상기 제1 트랜지스터의 드레인 전극과 연결되고, 상기 적어도 하나의 게이트 신호 중 상기 제1 게이트 신호와 반대 극성을 갖는 제1 반전 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제3 트랜지스터를 포함하고, 상기 제2 트랜지스터에 상기 제1 게이트 신호를 공급하는 제1 게이트 배선은 상기 제1 트랜지스터의 게이트 전극과 적어도 일부 중첩되고, 상기 제3 트랜지스터에 상기 제1 반전 게이트 신호를 공급하는 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 적어도 일부 중첩되고, 상기 제1 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기는 상기 제1 반전 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기와 지정된 임계 값 이내의 차이 값을 갖는 전자 장치가 개시된다. 이 외에도 명세서를 통해 파악되는 다양한 실시 예가 가능하다.

Description

디스플레이를 포함하는 전자 장치{An electronic device including a display}

본 문서에 개시된 내용은 디스플레이를 포함하는 전자 장치를 구현하는 기술과 관련된다.

전자 장치는 하우징(housing)의 표면에 배치된 디스플레이(display)를 통하여 영상을 표시할 수 있다. 디스플레이에는 영상을 표시하기 위한 복수의 화소(pixel)들이 배치될 수 있다. 복수의 화소들 각각은 발광 소자를 포함할 수 있다. 발광 소자는 유기 발광 다이오드(organic light emitting diode, OLED)로 구현될 수 있다.

복수의 화소들 각각은 디스플레이 구동 회로(display driver IC, DDI)로부터 현재 프레임(frame)에 표시하고자 하는 영상의 밝기 및 색상에 대응하는 데이터 전압을 공급받을 수 있다. 복수의 화소들 각각은 디스플레이 구동 회로로부터 데이터 전압을 라이팅(writing)하는 구간을 설정하는 게이트 신호들을 공급받을 수 있다. 복수의 화소들 각각은 발광 소자를 구동하는 구동 회로를 포함할 수 있다. 구동 회로는 구동 트랜지스터의 게이트 전극 및 구동 전압원 사이에 형성된 저장 커패시터에 데이터 전압을 충전하여 발광 소자의 밝기를 조정할 수 있다.

복수의 화소들 각각의 구동 회로에 게이트 신호들을 공급하는 게이트 신호 배선 및 구동 트랜지스터의 게이트 전극은 적어도 일부 중첩(overlap)되도록 배치될 수 있다. 게이트 신호 배선 및 구동 트랜지스터의 게이트 전극이 중첩된 영역에는 기생 커패시터가 형성될 수 있다. 기생 커패시터는 게이트 신호가 턴-온(turn-on) 상태에서 턴-오프(turn-off) 상태로 스위칭(switching)되는 시점에 저장 커패시터에 충전된 전압을 상승시킬 수 있다. 저장 커패시터에 충전된 전압이 상승하는 현상을 부스트-업(boost-up) 현상으로 정의할 수 있다. 부스트-업 현상이 발생하는 경우 발광 소자의 휘도가 감소할 수 있다. 구동 트랜지스터의 온 전압인 VGL의 변경 시 부스트-업 효과의 크기가 변하여 휘도가 변경될 수 있다. VGL의 변경 시 휘도의 변경을 제어하는 것이 용이하지 않아 VGL을 최대 휘도에 고정하여 사용할 수 있다. VGL을 최대 휘도에 고정시켜 사용하는 경우 화소에서 소비하는 전류가 증가할 수 있다.

본 문서에 개시되는 다양한 실시 예들은, 소비 전류 감소를 위해 VGL을 가변하여도 화소의 구동 회로의 저장 커패시터에 충전된 전압을 유지하면서 발광 소자의 휘도를 유지하는 디스플레이를 포함하는 전자 장치를 제공하고자 한다.

본 문서에 개시되는 일 실시 예에 따른 전자 장치는, 하우징, 상기 하우징의 적어도 일부를 통해 보여지고, 복수의 화소들을 이용하여 화면을 표시하는 디스플레이, 상기 복수의 화소들 각각을 구동시키는 데이터 전압 및 적어도 하나의 게이트 신호를 상기 디스플레이에 제공하는 디스플레이 구동 회로, 및 상기 디스플레이 구동 회로와 연결된 프로세서를 포함하고, 상기 복수의 화소들 각각은, 상기 데이터 전압에 기반하여 구동하는 제1 트랜지스터, 상기 제1 트랜지스터의 소스 전극과 연결되고, 상기 적어도 하나의 게이트 신호 중 제1 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제2 트랜지스터, 및 상기 제2 트랜지스터와 반대 극성을 갖고, 상기 제1 트랜지스터의 드레인 전극과 연결되고, 상기 적어도 하나의 게이트 신호 중 상기 제1 게이트 신호와 반대 극성을 갖는 제1 반전 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제3 트랜지스터를 포함하고, 상기 제2 트랜지스터에 상기 제1 게이트 신호를 공급하는 제1 게이트 배선은 상기 제1 트랜지스터의 게이트 전극과 적어도 일부 중첩되고, 상기 제3 트랜지스터에 상기 제1 반전 게이트 신호를 공급하는 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 적어도 일부 중첩되고, 상기 제1 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기는 상기 제1 반전 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기와 지정된 임계 값 이내의 차이 값을 가질 수 있다.

또한, 본 문서에 개시되는 다른 실시 예에 따른 전자 장치는, 하우징, 상기 하우징의 적어도 일부를 통해 보여지고, 복수의 화소들을 이용하여 화면을 표시하는 디스플레이, 상기 복수의 화소들 각각을 구동시키는 데이터 전압 및 적어도 하나의 게이트 신호를 상기 디스플레이에 제공하는 디스플레이 구동 회로, 및 상기 디스플레이 구동 회로와 연결된 프로세서를 포함하고, 상기 복수의 화소들 각각은, 상기 데이터 전압에 기반하여 구동하는 제1 트랜지스터, 상기 제1 트랜지스터의 소스 전극과 연결되고, 상기 적어도 하나의 게이트 신호 중 제1 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제2 트랜지스터, 및 상기 제2 트랜지스터와 동일한 극성을 갖고, 상기 제1 트랜지스터의 드레인 전극과 연결되고, 상기 제1 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제3 트랜지스터를 포함하고, 상기 제2 트랜지스터에 상기 제1 게이트 신호를 공급하는 제1 게이트 배선은 상기 제1 트랜지스터의 게이트 전극과 적어도 일부 중첩되고, 상기 디스플레이 구동 회로는, 상기 제1 게이트 신호와 반대 극성을 갖는 제1 반전 게이트 신호를 생성하고, 상기 제3 트랜지스터에 상기 제1 반전 게이트 신호를 공급하는 제1 반전 게이트 배선에 상기 제1 반전 게이트 신호를 공급하고, 상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 적어도 일부 중첩되고, 상기 제1 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기는 상기 제1 반전 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기와 지정된 임계 값 이내의 차이 값을 가질 수 있다.

본 문서에 개시되는 실시 예들에 따르면, 기생 커패시터에 의해 저장 커패시터에 충전된 전압이 상승하는 값과 실질적으로 동일한 값만큼 전압을 하강시켜 기생 커패시터에 충전된 전압의 크기를 유지하여 발광 소자의 휘도를 유지할 수 있다.

또한, 본 문서에 개시되는 실시 예들에 따르면, 부스트 업 현상이 발생하는 것을 방지하여 게이트 신호의 전압의 크기를 감소시켜 화소에서 소비하는 전류를 감소시킬 수 있다.

또한, 본 문서에 개시되는 실시 예들에 따르면, 게이트 신호의 크기가 변화할 때 발광 소자의 휘도를 유지할 수 있어 발광 소자가 깜박거리는 플리커(flicker) 현상을 감소시킬 수 있다.

또한, 본 문서에 개시되는 실시 예들에 따르면, 게이트 신호의 크기가 변화할 때 발광 소자의 휘도를 유지할 수 있어 동적(dynamic)으로 게이트 신호의 크기를 가변시키면서 화소 회로를 구동할 수 있다.

이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.

도 1은 비교 예에 따른 전자 장치의 디스플레이의 화소를 나타낸 회로도이다.
도 2는 비교 예에 따른 화소에 공급되는 신호들 및 화소의 제1 트랜지스터의 게이트 전압을 나타낸 파형도이다.
도 3은 비교 예에 따른 화소를 나타낸 도면이다.
도 4는 도 3의 Ⅰ-Ⅱ 선을 따라 자른 면을 도시한 단면도이다.
도 5는 일 실시 예에 따른 전자 장치의 디스플레이의 화소를 나타낸 회로도이다.
도 6은 일 실시 예에 따른 화소에 공급되는 신호들 및 화소의 제1 트랜지스터의 게이트 전압을 나타낸 파형도이다.
도 7은 일 실시 예에 따른 화소를 나타낸 도면이다.
도 8a는 일 실시 예에 따른 도 7의 Ⅲ-Ⅳ 선을 따라 자른 면을 도시한 단면도이다.
도 8b는 일 실시 예에 따른 도 7의 Ⅲ-Ⅳ 선을 따라 자른 면을 도시한 단면도이다.
도 8c는 일 실시 예에 따른 도 7의 Ⅲ-Ⅳ 선을 따라 자른 면을 도시한 단면도이다.
도 8d는 일 실시 예에 따른 도 7의 Ⅲ-Ⅳ 선을 따라 자른 면을 도시한 단면도이다.
도 9는 다른 실시 예에 따른 전자 장치의 디스플레이의 화소를 나타낸 회로도이다.
도 10은 다른 실시 예에 따른 화소를 나타낸 도면이다.
도 11a는 일 실시 예에 따른 도 10의 Ⅴ-Ⅵ 선을 따라 자른 면을 도시한 단면도이다.
도 11b는 일 실시 예에 따른 도 10의 Ⅴ-Ⅵ 선을 따라 자른 면을 도시한 단면도이다.
도 11c는 일 실시 예에 따른 도 10의 Ⅴ-Ⅵ 선을 따라 자른 면을 도시한 단면도이다.
도 11d는 일 실시 예에 따른 도 10의 Ⅴ-Ⅵ 선을 따라 자른 면을 도시한 단면도이다.
도 12는 다양한 실시예들에 따른 네트워크 환경 내의 전자 장치의 블럭도이다.
도 13은 다양한 실시예들에 따른 표시 장치의 블록도이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.

이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.

도 1은 비교 예에 따른 전자 장치(예: 도 12의 전자 장치(1201))의 디스플레이(예: 도 13의 디스플레이(1320))의 화소(PX)를 나타낸 회로도(100)이다. 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 저장 커패시터(storage capacitor)(Cst) 및 유기 발광 다이오드(organic light emitting diode)(OLED)를 포함할 수 있다. 도 1에서는 화소(PX)가 포함하는 모든 트랜지스터들이 PMOS 트랜지스터인 경우를 예로 들어 설명한다.

제1 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(Cst1)과 연결될 수 있다. 제1 트랜지스터(T1)의 소스 전극(S1)은 제5 트랜지스터(T5)를 경유하여 구동 전압(ELVDD)을 공급받을 수 있다. 제1 트랜지스터(T1)의 드레인 전극(D1)은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 기반하여 데이터 전압(Vdata)을 공급받을 수 있다. 제1 트랜지스터(T1)는 공급받은 데이터 전압(Vdata)에 기반하여 구동 전류(Id)를 흐르게 할 수 있다. 제1 트랜지스터(T1)는 유기 발광 다이오드(OLED)를 동작시키는 구동 트랜지스터로 통칭될 수 있다.

제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 게이트 신호(GW)를 전달받을 수 있다. 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터 전압(DATA)을 공급받을 수 있다. 제2 트랜지스터(T2)의 드레인 전극(D2)은 제1 트랜지스터(T1)의 소스 전극(S1)과 연결될 수 있다. 제2 트랜지스터(T2)는 제1 게이트 신호(GW)에 기반하여 데이터 신호(DATA)를 제1 트랜지스터(T1)의 소스 전극(S1)으로 전달할 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 동작을 스위칭 시키는 스위칭 트랜지스터로 통칭될 수 있다.

제3 트랜지스터(T3)의 게이트 전극(G3)은 제1 게이트 신호(GW)를 전달받을 수 있다. 제3 트랜지스터(T3)의 소스 전극(S3)은 제1 트랜지스터(T1)의 드레인 전극(D1)과 연결될 수 있다. 제3 트랜지스터(T3)의 드레인 전극(D3)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 제3 트랜지스터(T3)는 제1 게이트 신호(GW)에 기반하여 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결할 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.

제4 트랜지스터(T4)의 게이트 전극(G4)은 제2 게이트 신호(GI)를 전달받을 수 있다. 제4 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압(VINT)을 전달받을 수 있다. 제4 트랜지스터(T4)의 드레인 전극(D4)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 제4 트랜지스터(T4)는 제2 게이트 신호(GI)에 기반하여 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달할 수 있다. 제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 트랜지스터로 통칭될 수 있다.

제5 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어 신호(EM)를 전달받을 수 있다. 제5 트랜지스터(T5)의 소스 전극(S5)은 구동 전압(ELVDD)을 전달받을 수 있다. 제5 트랜지스터(T5)의 드레인 전극(D5)은 제1 트랜지스터(T1)의 소스 전극(S1)에 연결될 수 있다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)에 기반하여 제1 트랜지스터(T1)의 소스 전극(S1)에 구동 전압(ELVDD)을 전달할 수 있다.

제6 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어 신호(EM)를 전달받을 수 있다. 제6 트랜지스터(T6)의 소스 전극(S6)은 제1 트랜지스터(T1)의 드레인 전극(D1)과 연결될 수 있다. 제6 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 다이오드(OLED)의 애노드와 연결될 수 있다. 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 기반하여 유기 발광 다이오드(OLED)가 제1 트랜지스터(T1)와 연결시켜 유기 발광 다이오드(OLED)에 발광 전류(Ioled)가 흐르도록 할 수 있다.

제7 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 신호(GB)를 전달받을 수 있다. 제7 트랜지스터(T7)의 소스 전극(S7)은 제6 트랜지스터(T6)의 드레인 전극(D6)과 연결될 수 있다. 제7 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압(VINT)을 전달받을 수 있다. 제7 트랜지스터(T7)는 바이패스 신호(GB)에 기반하여 바이패스 전류(Ibp)가 흐르도록 할 수 있다.

저장 커패시터(Cst)의 제1 전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결될 수 있다. 저장 커패시터(Cst)의 제2 전극(Cst2)은 구동 전압(ELVDD)을 공급받을 수 있다. 저장 커패시터(Cst) 는 데이터 전압(Vdata)에 의해 충전될 수 있다.

유기 발광 다이오드(OLED)의 애노드는 제6 트랜지스터(T6)의 드레인 전극(D6)과 연결될 수 있다. 유기 발광 다이오드(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)을 공급받을 수 있다. 유기 발광 다이오드(OLED)는 발광 전류(Ioled)에 기반하여 발광할 수 있다.

제1 게이트 신호(GW)를 공급하는 제1 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 3의 제1 연결 부재(1730))는 서로 일부가 중첩(overlap)되도록 배치될 수 있다. 제1 게이트 배선과 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(1730)가 중첩되는 경우 기생 커패시터(Cbst)가 형성될 수 있다.

도 2는 비교 예에 따른 화소(예: 도 1의 화소(PX))에 공급되는 신호들(GW, GI, GB, EM) 및 화소(PX)의 제1 트랜지스터(T1)의 게이트 전압(VG1)을 나타낸 파형도(200)이다. PMOS 트랜지스터는 게이트 하이 전압(VGH) 및/또는 하이(HIGH) 레벨에서 턴-오프(turn-off) 될 수 있다. 게이트 로우 전압(VGL) 및/또는 로우(LOW) 레벨에서 턴-온(turn-on) 될 수 있다. 게이트 하이 전압(VGH)은 하이 레벨과 실질적으로 동일한 상태일 수 있다. 게이트 로우 전압(VGL)은 로우 레벨과 실질적으로 동일한 상태일 수 있다.

제1 구간(P1)에서 제1 게이트 신호(GW)는 게이트 하이 전압(VGH)을 가질 수 있다. 제1 구간(P1)에서 제2 게이트 신호(GI)는 게이트 로우 전압(VGL)을 가질 수 있다. 제1 구간(P1)에서 제3 게이트 신호(GB)는 게이트 하이 전압(VGH)을 가질 수 있다. 제2 게이트 신호(GI)가 제n(n은 자연수) 화소열의 게이트 신호인 경우, 제3 게이트 신호(GB)는 제(n+1) 화소열의 게이트 신호일 수 있다. 제1 구간(P1)에서 발광 제어 신호(EM)는 게이트 하이 전압(VGH)을 가질 수 있다.

제1 구간(P1)에서 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 턴-오프 될 수 있다. 제1 구간(P1)에서 제4 트랜지스터(T4)는 턴-온 될 수 있다. 제1 구간(P1)에서 제4 트랜지스터(T4)를 통해 초기화 전압(Vint)이 제1 트랜지스터(T1)의 게이트 전극(G1)에 공급된다. 제1 구간(P1)에서 제7 트랜지스터(T4)를 통해 초기화 전압(Vint)이 유기 발광 다이오드(OLED)의 애노드에 공급될 수 있다. 제1 구간(P1)은 제1 트랜지스터(T1)의 게이트 전극(G1) 및 유기 발광 다이오드(OLED)의 애노드가 초기화 전압(Vint)으로 초기화되는 초기화 구간으로 통칭될 수 있다.

제2 구간(P2)에서 제1 게이트 신호(GW)는 게이트 로우 전압(VGL)을 가질 수 있다. 제2 구간(P2)에서 제2 게이트 신호(GI)는 게이트 하이 전압(VGH)을 가질 수 있다. 제2 구간(P2)에서 제3 게이트 신호(GB)는 게이트 로우 전압(VGL)을 가질 수 있다. 제2 구간(P2)에서 발광 제어 신호(EM)는 게이트 하이 전압(VGH)을 가질 수 있다.

제2 구간(P2)에서 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)는 턴-오프 될 수 있다. 제2 구간(P2)에서 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제7 트랜지스터(T7)는 턴-온 될 수 있다. 제2 구간(P2)에서 제2 트랜지스터(T2)를 통해 데이터 전압(DATA)이 제1 트랜지스터(T1)의 소스 전극(S1)에 공급될 수 있다. 제2 구간(P2)에서 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)이 서로 연결될 수 있다. 제2 구간(P2)에서 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)가 다이오드 연결될 수 있다.

제2 구간(P2)에서 제1 트랜지스터(T1)의 소스 전극(S1)과 드레인 전극(D1) 사이에 전류가 흐를 수 있다. 제2 구간(P2)에서 제1 트랜지스터(T1)의 소스 전극(S1)과 드레인 전극(D1) 사이의 전압 차가 제1 트랜지스터(T1)의 문턱 전압(Vth)의 절대값과 같아질 때까지 제1 트랜지스터(T1)의 게이트 전극(G1) 및 드레인 전극(D1)의 전압 레벨이 변화할 수 있다. 제2 구간(P2)에서 제1 트랜지스터(T1)의 게이트 전압(VG1)은 데이터 전압(Vdata)의 레벨 및 문턱 전압(Vth)의 절대값의 차이 값(Vdata-|Vth|)으로 변화할 수 있다.

제1 트랜지스터(T1)의 물리적인 특성에 의하여 설정되는 값인 문턱 전압(Vth)에 의한 편차를 보상하기 위해, 제2 구간(P2)에서 제1 트랜지스터(T1)의 게이트 전극(G1)에는 데이터 전압(Vdata)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)의 절대값을 뺀 보상 전압(Vdata-|Vth|)이 공급될 수 있다. 제2 구간(P2)에서 저장 커패시터(Cst)의 제1 전극(Cst1)에는 보상 전압(Vdata-|Vth|)이 공급될 수 있다. 제2 구간(P2)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 보상 전압(Vdata-|Vth|)이 공급되어 데이터 전압(Vdata)을 라이팅(writing)하는 데이터 라이팅 구간으로 통칭될 수 있다.

제3 구간(P3)에서 제1 게이트 신호(GW)는 게이트 하이 전압(VGH)을 가질 수 있다. 제3 구간(P3)에서 제2 게이트 신호(GI)는 게이트 하이 전압(VGH)을 가질 수 있다. 제3 구간(P3)에서 제3 게이트 신호 신호(GB)는 게이트 하이 전압(VGH)을 가질 수 있다. 제3 구간(P3)에서 발광 제어 신호(EM)는 적어도 일부 구간에서 게이트 로우 전압(VGL)을 가질 수 있다.

제3 구간(P3)에서 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제7 트랜지스터(T4)는 턴-오프 될 수 있다. 제3 구간(P3)에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 적어도 일부 구간에서 턴-온 될 수 있다. 제3 구간(P3) 중 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 되는 구간의 비율은 듀티(Duty) 비율로 정의할 수 있다. 듀티 비율에 따라 제3 구간(P3) 중 제5 트랜지스터(T5)가 턴-온 되는 구간에서 제5 트랜지스터(T5)를 통해 제1 트랜지스터(T1)의 소스 전극(S1)에 구동 전압(ELVDD)이 공급될 수 있다. 듀티 비율에 따라 제3 구간(P3) 중 제5 트랜지스터(T5)가 턴-온 되는 구간에서 제1 트랜지스터(T1)의 소스 전극(S1)의 전압인 구동 전압(ELVDD) 및 게이트 전압(VG1)인 보상 전압(Vdata-|Vth|)의 차이에 기반하여 구동 전류(Id)가 흐를 수 있다. 듀티 비율에 따라 제3 구간(P3) 중 제6 트랜지스터(T6)가 턴-온 되는 구간에서 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 유기 발광 다이오드(OLED)에 공급될 수 있다. 제3 구간(P3)은 유기 발광 다이오드(OLED)가 동작하는 발광 구간으로 통칭될 수 있다.

제2 구간(P2)이 종료되는 시점에 데이터 전압(Vdata)이 데이터 전압 레벨(Vdata)보다 상승할 수 있다. 제1 게이트 신호(GW)가 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)로 스위칭 되는 시점에 기생 커패시터(Cbst)에 의해 저장 커패시터(Cst)에 충전된 전압이 영항을 받을 수 있다. 기생 커패시터(Cbst)에 의해 저장 커패시터(Cst)에 충전된 전압이 상승하는 부스트 업(boost-up) 현상이 발생할 수 있다. 부스트 업 현상이 발생하여 저장 커패시터(Cst)에 충전된 전압이 부스트 업 데이터 전압(Vdatab)으로 상승할 수 있다. 저장 커패시터(Cst)가 부스트 업 데이터 전압(Vdatab)으로 상승하는 경우 유기 발광 다이오드(OLED)의 휘도가 감소할 수 있다.

도 3은 비교 예에 따른 화소(예: 도 1의 화소(PX))를 나타낸 도면(300)이다.

반도체 패턴(1200)은 일체로 연결될 수 있다. 반도체 패턴(1200)은 다양한 형상으로 굴곡될 수 있다. 반도체 패턴(1200)은 트랜지스터의 채널을 형성하는 채널 영역(1241, 1242, 1243, 1244, 1245, 1246, 1247) 및 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 도전성 영역을 포함할 수 있다. 채널 영역(1241, 1242, 1243, 1244, 1245, 1246, 1247)은 n형 불순물 또는 p형 불순물로 도핑될 수 있다.

채널 영역(1241, 1242, 1243, 1244, 1245, 1246, 1247)은 제1 채널 영역(1241), 제2 채널 영역(1242), 제3 채널 영역(1243), 제4 채널 영역(1244), 제5 채널 영역(1245), 제6 채널 영역(1246), 및 제7 채널 영역(1247)을 포함할 수 있다. 제1 채널 영역(1241)은 제1 트랜지스터(예: 도 1의 제1 트랜지스터(T1))의 채널 영역을 형성할 수 있다. 제2 채널 영역(1242)은 제2 트랜지스터(예: 도 1의 제2 트랜지스터(T2))의 채널 영역을 형성할 수 있다. 제3 채널 영역(1243)은 제3 트랜지스터(예: 도 1의 제3 트랜지스터(T3))의 채널 영역을 형성할 수 있다. 제4 채널 영역(1244)은 제4 트랜지스터(예: 도 1의 제4 트랜지스터(T4))의 채널 영역을 형성할 수 있다. 제5 채널 영역(1245)은 제5 트랜지스터(예: 도 1의 제5 트랜지스터(T5))의 채널 영역을 형성할 수 있다. 제6 채널 영역(1246)은 제6 트랜지스터(예: 도 1의 제6 트랜지스터(T6))의 채널 영역을 형성할 수 있다. 제7 채널 영역(1247)은 제7 트랜지스터(예: 도 1의 제7 트랜지스터(T7))의 채널 영역을 형성할 수 있다.

제1 게이트 배선(1510)은 제1 게이트 신호(GW)를 공급받을 수 있다. 제2 게이트 배선(1520)은 제1 게이트 배선(1510)과 평행하도록 배치될 수 있다. 제2 게이트 배선(1520)은 제2 게이트 신호(GI)를 공급받을 수 있다. 발광 제어 배선(1530)은 제1 게이트 배선(1510)과 평행하도록 배치될 수 있다. 발광 제어 배선(1530)은 발광 제어 신호(EM)를 공급받을 수 있다.

제1 트랜지스터(T1)의 게이트 전극(1540)은 제1 채널 영역(1241)과 중첩될 수 있다. 구동 전압 전극(1310)은 제1 트랜지스터(T1)의 게이트 전극(1540)과 일부 중첩될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(1540)은 데이터 전압(DATA)에 의해 저장 커패시터(Cst)에 충전된 전압을 공급받을 수 있다. 구동 전압 전극(1310)은 구동 전압(ELVDD)을 공급받을 수 있다. 제2 게이트 패턴(1350)은 제5 트랜지스터(T5)의 게이트 전극을 구성할 수 있다.

데이터 배선(1710)은 제1 게이트 배선(1510), 제2 게이트 배선(1520), 및 발광 제어 배선(1530)과 교차하도록 배치될 수 있다. 데이터 배선(1710)은 비아 홀(1650)을 통해 제2 트랜지스터(T2)에 데이터 전압(DATA)을 공급할 수 있다.

구동 전압 배선(1720)은 데이터 배선(1710)과 평행하도록 배치될 수 있다. 구동 전압 배선(1720)은 비아 홀들(1640, 1670)을 통해 제5 트랜지스터(T5)에 구동 전압(ELVDD)을 공급할 수 있다.

제1 연결 부재(1730)는 비아 홀(1630)을 통해 제1 트랜지스터(T1)의 게이트 전극(1540)을 제3 트랜지스터(T3)와 서로 연결할 수 있다. 제2 연결 부재(1740)는 비아 홀(1620)을 통해 제7 트랜지스터(T7)와 연결될 수 있다. 제3 연결 부재(1750)는 비아 홀(1610)을 통해 제6 트랜지스터(T6)와 연결될 수 있다.

제1 게이트 배선(1510) 및 제1 연결 부재(1730)는 일부 중첩될 수 있다. 제1 게이트 배선(1510) 및 제1 연결 부재(1730)가 중첩된 영역에는 기생 커패시터(Cbst)가 형성될 수 있다.

도 4는 도 3의 Ⅰ-Ⅱ 선을 따라 자른 면을 도시한 단면도(400)이다.

기판(1100) 상에 버퍼층(1110)이 배치될 수 있다. 버퍼층(1110) 상에 반도체 패턴(1200)이 배치될 수 있다. 반도체 패턴(1200) 상에 제1 게이트 절연막(1410)이 배치될 수 있다. 제1 게이트 절연막(1410) 상에 제1 트랜지스터(T1)의 게이트 전극(1540)이 배치될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(1540) 상에 제2 게이트 절연막(1420)이 배치될 수 있다. 제2 게이트 절연막(1420) 상에 구동 전압 전극(1310)이 배치될 수 있다. 구동 전압 전극(1310) 상에 층간 절연막(1600)이 배치될 수 있다. 층간 절연막(1600) 상에 데이터 배선(1710), 구동 전압 배선(1720), 및 제1 연결 부재(1730)가 배치될 수 있다.

제1 트랜지스터(T1)의 게이트 전극(1540), 제1 트랜지스터(T1)의 소스 전극(1231), 제1 채널 영역(1241), 및 제1 트랜지스터(T1)의 드레인 전극(1251)은 제1 트랜지스터(T1)를 구성할 수 있다. 구동 전압 전극(1310) 및 제1 트랜지스터(T1)의 게이트 전극(1540) 사이에는 저장 커패시터(Cst)가 형성될 수 있다.

구동 전압 전극(1310)은 비아 홀(1640)을 통해 구동 전압 배선(1720)과 연결될 수 있다. 제1 연결 부재(1730)는 비아 홀(1630)을 통해 제1 트랜지스터(T1)의 게이트 전극(1540)을 반도체 패턴(1200)과 연결할 수 있다. 제1 게이트 배선(1510) 및 제1 연결 부재(1730)가 중첩된 영역에는 기생 커패시터(Cbst)가 형성될 수 있다.

도 5는 일 실시 예에 따른 전자 장치(예: 도 12의 전자 장치(1201))의 디스플레이(예: 도 13의 디스플레이(1320))의 화소(PX)를 나타낸 회로도(500)이다. 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 저장 커패시터(Cst) 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 도 5에서는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 PMOS 트랜지스터이고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 NMOS 트랜지스터인 경우를 예로 들어 설명한다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 반대 극성을 가질 수 있다.

일 실시 예에서, 제1 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(Cst1)과 연결될 수 있다. 제1 트랜지스터(T1)의 소스 전극(S1)은 제5 트랜지스터(T5)를 경유하여 구동 전압(ELVDD)을 공급받을 수 있다. 제1 트랜지스터(T1)의 드레인 전극(D1)은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 기반하여 데이터 전압(Vdata)을 공급받을 수 있다. 제1 트랜지스터(T1)는 공급받은 데이터 전압(Vdata)에 기반하여 구동 전류(Id)를 흐르게 할 수 있다. 제1 트랜지스터(T1)는 유기 발광 다이오드(OLED)를 동작시키는 구동 트랜지스터로 통칭될 수 있다.

일 실시 예에서, 제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 게이트 신호(GW)를 전달받을 수 있다. 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터 전압(Vdata)을 공급받을 수 있다. 제2 트랜지스터(T2)의 드레인 전극(D2)은 제1 트랜지스터(T1)의 소스 전극(S1)과 연결될 수 있다. 제2 트랜지스터(T2)는 제1 게이트 신호(GW)에 기반하여 데이터 신호(DATA)를 제1 트랜지스터(T1)의 소스 전극(S1)으로 전달할 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 동작을 스위칭 시키는 스위칭 트랜지스터로 통칭될 수 있다.

일 실시 예에서, 제3 트랜지스터(T3)의 게이트 전극(G3)은 제1 반전 게이트 신호(GW_o)를 전달받을 수 있다. 제1 반전 게이트 신호(GW_o)는 제1 게이트 신호(GW)와 반대 극성을 갖는 신호일 수 있다. 제1 게이트 신호(GW)가 게이트 로우 전압(VGL)일 때 제1 반전 게이트 신호(GW_o)는 게이트 하이 전압(VGH)일 수 있다. 제1 게이트 신호(GW)가 게이트 하이 전압(VGH)일 때 제1 반전 게이트 신호(GW_o)는 게이트 로우 전압(VGL)일 수 있다. 제3 트랜지스터(T3)의 소스 전극(S3)은 제1 트랜지스터(T1)의 드레인 전극(D1)과 연결될 수 있다. 제3 트랜지스터(T3)의 드레인 전극(D3)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 제3 트랜지스터(T3)는 제1 반전 게이트 신호(GW_o)에 기반하여 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결할 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.

일 실시 예에서, 제4 트랜지스터(T4)의 게이트 전극(G4)은 제2 반전 게이트 신호(GI_o)를 전달받을 수 있다. 제4 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압(VINT)을 전달받을 수 있다. 제4 트랜지스터(T4)의 드레인 전극(D4)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 제4 트랜지스터(T4)는 제2 반전 게이트 신호(GI_o)에 기반하여 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달할 수 있다. 제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 트랜지스터로 통칭될 수 있다.

일 실시 예에서, 제5 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어 신호(EM)를 전달받을 수 있다. 제5 트랜지스터(T5)의 소스 전극(S5)은 구동 전압(ELVDD)을 전달받을 수 있다. 제5 트랜지스터(T5)의 드레인 전극(D5)은 제1 트랜지스터(T1)의 소스 전극(S1)에 연결될 수 있다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)에 기반하여 제1 트랜지스터(T1)의 소스 전극(S1)에 구동 전압(ELVDD)을 전달할 수 있다.

일 실시 예에서, 제6 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어 신호(EM)를 전달받을 수 있다. 제6 트랜지스터(T6)의 소스 전극(S6)은 제1 트랜지스터(T1)의 드레인 전극(D1)과 연결될 수 있다. 제6 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 다이오드(OLED)의 애노드와 연결될 수 있다. 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 기반하여 유기 발광 다이오드(OLED)가 제1 트랜지스터(T1)와 연결시켜 유기 발광 다이오드(OLED)에 발광 전류(Ioled)가 흐르도록 할 수 있다.

일 실시 예에서, 제7 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 신호(GB)를 전달받을 수 있다. 제7 트랜지스터(T7)의 소스 전극(S7)은 제6 트랜지스터(T6)의 드레인 전극(D6)과 연결될 수 있다. 제7 트랜지스터(T7)의 드레인 전극(D7)은 보정 초기화 전압(AVINT)을 전달받을 수 있다. 보정 초기화 전압(AVINT)은 초기화 전압(VINT)과 별도의 레벨을 갖는 전압일 수 있다. 제7 트랜지스터(T7)는 바이패스 신호(GB)에 기반하여 바이패스 전류(Ibp)가 흐르도록 할 수 있다.

일 실시 예에서, 저장 커패시터(Cst)의 제1 전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결될 수 있다. 저장 커패시터(Cst)의 제2 전극(Cst2)은 구동 전압(ELVDD)을 공급받을 수 있다. 저장 커패시터(Cst)는 데이터 전압(Vdata)에 의해 충전될 수 있다.

일 실시 예에서, 유기 발광 다이오드(OLED)의 애노드(anode)는 제6 트랜지스터(T6)의 드레인 전극(D6)과 연결될 수 있다. 유기 발광 다이오드(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)을 공급받을 수 있다. 유기 발광 다이오드(OLED)는 발광 전류(Ioled)에 기반하여 발광할 수 있다.

일 실시 예에서, 제2 트랜지스터(T2)에 제1 게이트 신호(GW)를 공급하는 제1 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))는 제1 면적만큼 중첩되고, 제1 거리만큼 이격될 수 있다. 제1 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730)) 사이에는 지정된 유전율을 갖는 유전 물질이 채워질 수 있다. 제1 게이트 배선과 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))가 제1 면적만큼 중첩되고, 제1 거리만큼 이격되어 기생 커패시터(Cbst)가 형성될 수 있다.

일 실시 예에서, 제3 트랜지스터(T3)에 제1 반전 게이트 신호(GW_o)를 공급하는 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))는 제2 면적만큼 중첩되고, 제2 거리만큼 이격될 수 있다. 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730)) 사이에는 지정된 유전율을 갖는 유전 물질이 채워질 수 있다. 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))가 제2 면적만큼 중첩되고, 제2 거리만큼 이격되어 보상 커패시터(Cbstc)가 형성될 수 있다.

일 실시 예에서, 제2 면적은 제1 면적과 지정된 제1 임계 값 이내의 제1 차이 값을 가질 수 있다. 제1 임계 값은 작을수록 바람직할 수 있다. 예를 들어, 제2 면적은 제1 면적과 실질적으로 동일한 크기를 가질 수 있다.

일 실시 예에서, 제2 거리는 제1 거리와 지정된 제2 임계 값 이내의 제2 차이 값을 가질 수 있다. 제2 임계 값은 작을수록 바람직할 수 있다. 예를 들어, 제2 거리는 제1 거리와 실질적으로 동일한 길이를 가질 수 있다.

일 실시 예에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 NMOS인 경우 디스플레이 구동 회로(예: 도 13의 디스플레이 드라이버 IC(1330))에서 제1 게이트 신호(GW)와 반대 극성을 갖는 제1 반전 게이트 신호(GW_o)를 추가적으로 생성할 수 있다. 제1 반전 게이트 신호(Gw_o)를 제3 트랜지스터(T3)에 공급하는 제1 반전 게이트 배선을 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))와 중첩되도록 배치할 수 있다. 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))가 중첩되는 경우 보상 커패시터(Cbstc)가 형성될 수 있다.

일 실시 예에서, 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))가 중첩되는 면적 및/또는 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 사이의 거리를 조정하여 보상 커패시터(Cbstc) 및 기생 커패시터(Cbst)와 지정된 제3 임계 값 이내의 제3 차이 값을 갖도록 할 수 있다. 제3 임계 값은 작을수록 바람직할 수 있다. 예를 들어, 보상 커패시터(Cbstc)는 기생 커패시터(Cbst)와 극성은 반대이나 실질적으로 동일한 크기 및/또는 용량을 가질 수 있다.

일 실시 예에서, 기생 커패시터(Cbst)와 보상 커패시터(Cbstc)가 실질적으로 동일할 수 있도록 다음의 수학식 1과 같이 제1, 2 면적(A1, A2) 및 제1, 2 거리(l1, l2)가 결정될 수 있다.

수학식 1에서 제1 유전율(ε1)은 기생 커패시터(Cbst)의 두 전극 사이의 공간에 채워지는 내부 물질의 유전율일 수 있다. 수학식 1에서 제2 유전율(ε2)은 보상 커패시터(Cbstc)의 두 전극 사이의 공간에 채워지는 내부 물질의 유전율일 수 있다. 수학식 1에서 제1 면적(A1)은 기생 커패시터(Cbst)의 두 전극의 중첩된 면적일 수 있다. 수학식 1에서 제2 면적(A2)은 보상 커패시터(Cbstc)의 두 전극의 중첩된 면적일 수 있다. 제1, 2 면적(A1, A2)은 커패시턴스에 영향을 주는 유효 전극 면적이 될 수도 있다. 수학식 1에서 제1 거리(l1)는 기생 커패시터(Cbst)의 중첩된 두 전극 사이의 거리일 수 있다. 수학식 1에서 제2 거리(l2)는 보상 커패시터(Cbstc)의 중첩된 두 전극 사이의 거리일 수 있다. 제1, 2 거리(l1, l2)는 커패시턴스에 영향을 주는 유효 전극 거리가 될 수도 있다.

일 실시 예에서, 제1 반전 게이트 배선은 제1 게이트 신호(GW)와 반대 극성을 갖는 제1 반전 게이트 신호(GW_o)를 전달하므로 보상 커패시터(Cbstc)에 저장된 전압의 극성은 기생 커패시터(Cbst)에 저장된 전압과 반대 극성을 가질 수 있다. 보상 커패시터(Cbstc)는 기생 커패시터(Cbst)가 화소(PX)에 미치는 영향을 상쇄시킬 수 있다. 예를 들어, 보상 커패시터(Cbstc)는 기생 커패시터(Cbst)에 의한 저장 커패시터(Cst)에 저장된 전압의 레벨의 변화를 상쇄시켜 저장 커패시터(Cst)의 전압 레벨을 유지할 수 있다.

도 6은 일 실시 예에 따른 화소(예: 도 5의 화소(PX))에 공급되는 신호들(GW, GW_o, GI_o, GB, EM) 및 화소(PX)의 제1 트랜지스터의 게이트 전압(VG1)을 나타낸 파형도(600)이다. PMOS 트랜지스터는 게이트 하이 전압(VGH) 및/또는 하이(HIGH) 레벨에서 턴-오프(turn-off) 되고 게이트 로우 전압(VGL) 및/또는 로우(LOW) 레벨에서 턴-온(turn-on) 될 수 있다. NMOS 트랜지스터는 게이트 하이 전압(VGH) 및/또는 하이 레벨에서 턴-온 되고 게이트 로우 전압(VGL) 및/또는 로우 레벨에서 턴-오프 될 수 있다. 게이트 하이 전압(VGH)은 하이 레벨과 실질적으로 동일한 상태일 수 있다. 게이트 로우 전압(VGL)은 로우 레벨과 실질적으로 동일한 상태일 수 있다.

일 실시 예에서, 제1 구간(P1)에서 제1 게이트 신호(GW)는 게이트 하이 전압(VGH)을 가질 수 있다. 제1 구간(P1)에서 제1 반전 게이트 신호(GW_o)는 게이트 로우 전압(VGL)을 가질 수 있다. 제1 구간(P1)에서 제2 반전 게이트 신호(GI_o)는 게이트 하이 전압(VGL)을 가질 수 있다. 제1 구간(P1)에서 제3 게이트 신호(GB)는 게이트 하이 전압(VGH)을 가질 수 있다. 제2 게이트 신호(GI)가 제n(n은 자연수) 화소열의 게이트 신호인 경우, 제3 게이트 신호(GB)는 제(n+1) 화소열의 게이트 신호일 수 있다. 제1 구간(P1)에서 발광 제어 신호(EM)는 게이트 하이 전압(VGH)을 가질 수 있다.

일 실시 예에서, 제1 구간(P1)에서 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 턴-오프 될 수 있다. 제1 구간(P1)에서 제4 트랜지스터(T4)는 턴-온 될 수 있다. 제1 구간(P1)에서 제4 트랜지스터(T4)를 통해 초기화 전압(Vint)이 제1 트랜지스터(T1)의 게이트 전극(G1)에 공급될 수 있다. 제1 구간(P1)은 제1 트랜지스터(T1)의 게이트 전극(G1)이 초기화 전압(Vint)으로 초기화되는 초기화 구간으로 통칭될 수 있다.

일 실시 예에서, 제2 구간(P2)에서 제1 게이트 신호(GW)는 게이트 로우 전압(VGL)을 가질 수 있다. 제2 구간(P2)에서 제1 반전 게이트 신호(GW_o)는 게이트 하이 전압(VGH)을 가질 수 있다. 제2 구간(P2)에서 제2 반전 게이트 신호(GI_o)는 게이트 로우 전압(VGL)을 가질 수 있다. 제2 구간(P2)에서 제3 게이트 신호(GB)는 게이트 로우 전압(VGL)을 가질 수 있다. 제2 구간(P2)에서 발광 제어 신호(EM)는 게이트 하이 전압(VGH)을 가질 수 있다.

일 실시 예에서, 제2 구간(P2)에서 제4 트랜지스터(T2), 제5 트랜지스터(T3), 및 제6 트랜지스터(T6)는 턴-오프 될 수 있다. 제2 구간(P2)에서 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제7 트랜지스터(T7)는 턴-온 될 수 있다. 제2 구간(P2)에서 제2 트랜지스터(T2)를 통해 데이터 전압(Vdata)이 제1 트랜지스터(T1)의 소스 전극(S1)에 공급될 수 있다. 제2 구간(P2)에서 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)이 서로 연결될 수 있다. 제2 구간(P2)에서 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)가 다이오드 연결될 수 있다. 제2 구간(P2)에서 제7 트랜지스터(T7)를 통해 보정 초기화 전압(AVINT)이 유기 발광 다이오드(OLED)의 애노드에 공급될 수 있다.

일 실시 예에서, 제2 구간(P2)에서 제1 트랜지스터(T1)의 소스 전극(S1)과 드레인 전극(D1) 사이에 전류가 흐를 수 있다. 제2 구간(P2)에서 제1 트랜지스터(T1)의 소스 전극(S1)과 드레인 전극(D1) 사이의 전압 차가 제1 트랜지스터(T1)의 문턱 전압(Vth)의 절대값과 같아질 때까지 제1 트랜지스터(T1)의 게이트 전극(G1) 및 드레인 전극(D1)의 전압 레벨이 변화할 수 있다. 제2 구간(P2)에서 제1 트랜지스터(T1)의 게이트 전압(VG1)은 데이터 전압(Vdata)의 레벨 및 문턱 전압(Vth)의 절대값의 차이 값(DATA-|Vth|)으로 변화할 수 있다.

일 실시 예에서, 제1 트랜지스터(T1)의 물리적인 특성에 의하여 설정되는 값인 문턱 전압(Vth)에 의한 편차를 보상하기 위해, 제2 구간(P2)에서 제1 트랜지스터(T1)의 게이트 전극(G1)에는 데이터 전압(Vdata)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)의 절대값을 뺀 보상 전압(Vdata-|Vth|)이 공급될 수 있다. 제2 구간(P2)에서 저장 커패시터(Cst)의 제1 전극(Cst1)에는 보상 전압(Vdata-|Vth|)이 공급될 수 있다. 제2 구간(P2)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 보상 전압(Vdata-|Vth|)이 공급되어 데이터 전압(Vdata)을 라이팅(writing)하는 데이터 라이팅 구간으로 통칭될 수 있다.

일 실시 예에서, 제3 구간(P3)에서 제1 게이트 신호(GW)는 게이트 하이 전압(VGH)을 가질 수 있다. 제3 구간(P3)에서 제1 반전 게이트 신호(GW_o)는 게이트 로우 전압(VGL)을 가질 수 있다. 제3 구간(P3)에서 제2 반전 게이트 신호(GI_o)는 게이트 로우 전압(VGH)을 가질 수 있다. 제3 구간(P3)에서 바이패스 신호(GB)는 게이트 하이 전압(VGH)을 가질 수 있다. 제3 구간(P3)에서 발광 제어 신호(EM)는 적어도 일부 구간에서 게이트 하이 전압(VGH)을 가질 수 있다.

일 실시 예에서, 제3 구간(P3)에서 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제7 트랜지스터(T7)는 턴-오프 될 수 있다. 제3 구간(P3)에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 적어도 일부 구간에서 턴-온 될 수 있다. 제3 구간(P3) 중 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 되는 구간의 비율은 듀티(Duty) 비율로 정의할 수 있다. 듀티 비율에 따라 제3 구간(P3) 중 제5 트랜지스터(T5)가 턴-온 되는 구간에서 제5 트랜지스터(T5)를 통해 제1 트랜지스터(T1)의 소스 전극(S1)에 구동 전압(ELVDD)이 공급될 수 있다. 듀티 비율에 따라 제3 구간(P3) 중 제5 트랜지스터(T5)가 턴-온 되는 구간에서 제1 트랜지스터(T1)의 소스 전극(S1)의 전압인 구동 전압(ELVDD) 및 게이트 전압(VG1)인 보상 전압(Vdata-|Vth|)의 차이에 기반하여 구동 전류(Id)가 흐를 수 있다. 듀티 비율에 따라 제3 구간(P3) 중 제6 트랜지스터(T6)가 턴-온 되는 구간에서 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 유기 발광 다이오드(OLED)에 공급될 수 있다. 제3 구간(P3)은 유기 발광 다이오드(OLED)가 동작하는 발광 구간으로 통칭될 수 있다.

일 실시 예에서, 보상 커패시터(Cbstc)는 제1 트랜지스터의 게이트 전압(VG1)을 유지시킬 수 있다. 보상 커패시터(Cbstc)는 기생 커패시터(Cbst)에 의한 제1 트랜지스터의 게이트 전압(VG1)의 변화를 상쇄시킬 수 있다. 보상 커패시터(Cbstc)는 기생 커패시터(Cbst)에 의해 제2 구간(P2)이 종료되는 시점에 저장 커패시터(Cst)에 충전된 데이터 전압(DATA)이 데이터 전압(Vdata)의 레벨보다 상승하는 부스트 업 현상을 상쇄시킬 수 있다. 기생 커패시터(Cbst)에 의해 데이터 전압(Vdata)의 레벨이 부스트 업 데이터 전압(Vdatab)으로 상승하려 하는 경우, 보상 커패시터(Cbstc)는 데이터 전압(Vdata)의 레벨을 부스트 다운 데이터 전압(Vdatac)으로 감소시키려 할 수 있다. 보상 커패시터(Cbstc)에 의해 감소되는 전압의 크기가 기생 커패시터(Cbst)에 의해 증가하려는 전압의 크기와 동일한 경우, 기생 커패시터(Cbst)에 의해 저장 커패시터(Cst)에 충전된 전압이 상승하는 부스트 업 현상은 상쇄될 수 있다. 부스트 업 현상이 상쇄되어 저장 커패시터(Cst)에 충전된 전압이 데이터 전압(Vdata)의 레벨로 유지되는 경우 유기 발광 다이오드(OLED)의 휘도를 유지할 수 있다.

도 7은 일 실시 예에 따른 화소(예: 도 5의 화소(PX))를 나타낸 도면(700)이다.

일 실시 예에서, 반도체 패턴(1200)은 일체로 연결되어 있을 수 있다. 반도체 패턴(1200)은 다양한 형상으로 굴곡되어 있을 수 있다. 반도체 패턴(1200)은 트랜지스터의 채널을 형성하는 채널 영역(1241, 1242, 1243, 1245, 1246, 1247) 및 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 도전성 영역을 포함할 수 있다. 채널 영역(1241, 1242, 1243, 1245, 1246, 1247)은 n형 불순물 또는 p형 불순물로 도핑될 수 있다.

일 실시 예에서, 채널 영역(1241, 1242, 1243, 1245, 1246, 1247)은 제1 채널 영역(1241), 제2 채널 영역(1242), 제3 채널 영역(1243), 제5 채널 영역(1245), 제6 채널 영역(1246), 및 제7 채널 영역(1247)을 포함할 수 있다. 제1 채널 영역(1241)은 제1 트랜지스터(예: 도 5의 제1 트랜지스터(T1))의 채널 영역을 형성할 수 있다. 제2 채널 영역(1242)은 제2 트랜지스터(예: 도 5의 제2 트랜지스터(T2))의 채널 영역을 형성할 수 있다. 제3 채널 영역(1243)은 제3 트랜지스터(예: 도 5의 제3 트랜지스터(T3))의 채널 영역을 형성할 수 있다. 제5 채널 영역(1245)은 제5 트랜지스터(예: 도 5의 제5 트랜지스터(T5))의 채널 영역을 형성할 수 있다. 제6 채널 영역(1246)은 제6 트랜지스터(예: 도 5의 제6 트랜지스터(T6))의 채널 영역을 형성할 수 있다. 제7 채널 영역(1247)은 제7 트랜지스터(예: 도 5의 제7 트랜지스터(T7))의 채널 영역을 형성할 수 있다.

일 실시 예에서, 산화물 패턴 영역(1244, 1248)이 형성될 수 있다. 산화물 패턴 영역(1244, 1248)은 트랜지스터의 채널을 형성하는 채널 영역(1244) 및 커패시터의 전극을 형성하는 도전성 영역을 포함할 수 있다. 예를 들어, 산화물 패턴 영역(1244, 1248)은 제4 트랜지스터(예: 도 5의 제4 트랜지스터(T4))의 채널 영역을 형성하는 제4 채널 영역(1244) 및 보상 커패시터(Cbstc)의 전극을 형성하는 도전성 영역(1248)을 포함할 수 있다.

일 실시 예에서, 제1 게이트 배선(1510)은 제1 게이트 신호(GW)를 공급받을 수 있다. 제1 반전 게이트 배선(1550)은 제1 게이트 배선(1510)과 평행하도록 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제1 반전 게이트 신호(GW_o)를 공급받을 수 있다.

일 실시 예에서, 제2 반전 게이트 배선(1525)은 제1 게이트 배선(1510)과 평행하도록 배치될 수 있다. 제2 반전 게이트 배선(1525)은 제2 반전 게이트 신호(GI_o)를 공급받을 수 있다. 발광 제어 배선(1530)은 제1 게이트 배선(1510)과 평행하도록 배치될 수 있다. 발광 제어 배선(1530)은 발광 제어 신호(EM)를 공급받을 수 있다.

일 실시 예에서, 제1 트랜지스터(T1)의 게이트 전극(1540)은 제1 채널 영역(1241)과 중첩될 수 있다. 구동 전압 전극(1310)은 제1 트랜지스터(T1)의 게이트 전극(1540)과 일부 중첩될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(1540)은 데이터 전압(DATA)에 의해 저장 커패시터(Cst)에 충전된 전압을 공급받을 수 있다. 구동 전압 전극(1310)은 구동 전압(ELVDD)을 공급받을 수 있다. 제2 게이트 패턴(1350)은 제5 트랜지스터(T5)의 게이트 전극을 구성할 수 있다.

일 실시 예에서, 데이터 배선(1710)은 제1 게이트 배선(1510), 제1 반전 게이트 배선(1550), 제2 반전 게이트 배선(1525), 및 발광 제어 배선(1530)과 교차하도록 배치될 수 있다. 데이터 배선(1710)은 비아 홀(1650)을 통해 제2 트랜지스터(T2)에 데이터 전압(DATA)을 공급할 수 있다.

일 실시 예에서, 구동 전압 배선(1720)은 데이터 배선(1710)과 평행하도록 배치될 수 있다. 구동 전압 배선(1720)은 비아 홀들(1640, 1670)을 통해 제5 트랜지스터(T5)에 구동 전압(ELVDD)을 공급할 수 있다.

일 실시 예에서, 제1 연결 부재(1730)는 비아 홀(1630)을 통해 제1 트랜지스터(T1)의 게이트 전극(1540)을 제3 트랜지스터(T3)와 서로 연결할 수 있다. 제2 연결 부재(1740)는 비아 홀(1620)을 통해 제7 트랜지스터(T7)와 연결될 수 있다. 제3 연결 부재(1750)는 비아 홀(1610)을 통해 제6 트랜지스터(T6)와 연결될 수 있다.

일 실시 예에서, 제1 게이트 배선(1510) 및 제1 연결 부재(1730)는 일부 중첩될 수 있다. 제1 게이트 배선(1510) 및 제1 연결 부재(1730)가 중첩된 영역에는 기생 커패시터(Cbst)가 형성될 수 있다.

일 실시 예에서, 제1 반전 게이트 배선(1550) 및 제1 연결 부재(1730)는 일부 중첩될 수 있다. 제1 반전 게이트 배선(1550) 및 제1 연결 부재(1730)가 중첩된 영역에는 보상 커패시터(Cbstc)가 형성될 수 있다.

도 8a는 일 실시 예에 따른 도 7의 Ⅲ-Ⅳ 선을 따라 자른 면을 도시한 단면도(810)이다.

일 실시 예에서, 기판(1100) 상에 버퍼층(1110)이 배치될 수 있다. 버퍼층(1110) 상에 제1 트랜지스터(T1)의 소스 전극(1231), 제1 채널 영역(1241), 및 제1 트랜지스터(T1)의 드레인 전극(1251)이 배치될 수 있다. 제1 트랜지스터(T1)의 소스 전극(1231), 제1 채널 영역(1241), 및 제1 트랜지스터(T1)의 드레인 전극(1251) 상에 제1 게이트 절연막(1410)이 배치될 수 있다. 제1 게이트 절연막(1410) 상에 제1 트랜지스터(T1)의 게이트 전극(1540)이 배치될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(1540) 상에 제2 게이트 절연막(1420)이 배치될 수 있다. 제2 게이트 절연막(1420) 상에 구동 전압 전극(1310)이 배치될 수 있다. 구동 전압 전극(1310) 상에 제3 게이트 절연막(1430)이 배치될 수 있다. 제3 게이트 절연막(1430) 상에 층간 절연막(1600)이 배치될 수 있다. 층간 절연막(1600) 상에 데이터 배선(1710), 구동 전압 배선(1720), 및 제1 연결 부재(1730)가 배치될 수 있다.

일 실시 예에서, 제1 트랜지스터(T1)의 게이트 전극(1540), 제1 트랜지스터(T1)의 소스 전극(1231), 제1 채널 영역(1241), 및 제1 트랜지스터(T1)의 드레인 전극(1251)은 제1 트랜지스터(T1)를 구성할 수 있다. 구동 전압 전극(1310) 및 제1 트랜지스터(T1)의 게이트 전극(1540) 사이에는 저장 커패시터(Cst)가 형성될 수 있다.

일 실시 예에서, 구동 전압 전극(1310)은 비아 홀(1640)을 통해 구동 전압 배선(1720)과 연결될 수 있다. 제1 연결 부재(1730)는 비아 홀(1630)을 통해 구동 전압 전극(1310)과 연결할 수 있다. 제1 연결 부재(1730)의 적어도 일부는 산화물 패턴(oxide pattern)일 수 있다. 산화물 패턴의 일부는 제3 트랜지스터(T3)의 일부를 구성할 수 있다.

일 실시 예에서, 제1 게이트 배선(1510) 및 제1 연결 부재(1730)가 중첩된 영역에는 기생 커패시터(Cbst)가 형성될 수 있다. 제1 반전 게이트 배선(1550) 및 제1 연결 부재(1730)가 중첩된 영역에는 보상 커패시터(Cbstc)가 형성될 수 있다.

일 실시 예에서, 제1 게이트 배선(1510)은 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420) 사이에 배치될 수 있다. 제1 게이트 배선(1510)은 제1 트랜지스터(T1)의 게이트 전극(1540)과 동일한 층에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420) 사이에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제1 트랜지스터(T1)의 게이트 전극(1540)과 동일한 층에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제1 게이트 배선(1510)과 동일한 층에 배치될 수 있다.

도 8b는 일 실시 예에 따른 도 7의 Ⅲ-Ⅳ 선을 따라 자른 면을 도시한 단면도(820)이다.

일 실시 예에서, 제1 게이트 배선(1510)은 제2 게이트 절연막(1420) 및 층간 절연막(1600) 사이에 배치될 수 있다. 제1 게이트 배선(1510)은 제1 트랜지스터(T1)의 게이트 전극(1540)과 동일한 층에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420) 사이에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 구동 전압 전극(1310)과 동일한 층에 배치될 수 있다.

도 8c는 일 실시 예에 따른 도 7의 Ⅲ-Ⅳ 선을 따라 자른 면을 도시한 단면도(830)이다.

일 실시 예에서, 제1 게이트 배선(1510)은 제2 게이트 절연막(1420) 및 층간 절연막(1600) 사이에 배치될 수 있다. 제1 게이트 배선(1510)은 구동 전압 전극(1310)과 동일한 층에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제2 게이트 절연막(1420) 및 층간 절연막(1600) 사이에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 구동 전압 전극(1310)과 동일한 층에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제1 게이트 배선(1510)과 동일한 층에 배치될 수 있다.

도 8d는 일 실시 예에 따른 도 7의 Ⅲ-Ⅳ 선을 따라 자른 면을 도시한 단면도(840)이다.

일 실시 예에서, 제1 게이트 배선(1510)은 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420) 사이에 배치될 수 있다. 제1 게이트 배선(1510)은 제1 트랜지스터(T1)의 게이트 전극(1540)과 동일한 층에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제2 게이트 절연막(1420) 및 층간 절연막(1600) 사이에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 구동 전압 전극(1310)과 동일한 층에 배치될 수 있다.

도 9는 다른 실시 예에 따른 전자 장치(예: 도 12의 전자 장치(1201))의 디스플레이(예: 도 13의 디스플레이(1320))의 화소(PX)를 나타낸 회로도(900)이다. 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 저장 커패시터(Cst) 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 도 9에서는 화소(PX)가 포함하는 모든 트랜지스터들이 PMOS 트랜지스터인 경우를 예로 들어 설명한다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 동일한 극성을 가질 수 있다.

일 실시 예에서, 제3 트랜지스터(T3)의 게이트 전극(G3)은 제1 게이트 신호(GW)를 전달받을 수 있다. 제3 트랜지스터(T3)의 소스 전극(S3)은 제1 트랜지스터(T1)의 드레인 전극(D1)과 연결될 수 있다. 제3 트랜지스터(T3)의 드레인 전극(D3)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 제3 트랜지스터(T3)는 제1 게이트 신호(GW)에 기반하여 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결할 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.

일 실시 예에서, 디스플레이 구동 회로(예: 도 13의 디스플레이 드라이버 IC(1330))는 제1 게이트 신호(GW)와 반대 극성을 갖는 제1 반전 게이트 신호(GW_o)를 생성할 수 있다. 제1 반전 게이트 신호(GW_o)는 제1 게이트 신호(GW)와 반대 극성을 갖는 신호일 수 있다. 제1 게이트 신호(GW)가 게이트 로우 전압(VGL)일 때 제1 반전 게이트 신호(GW_o)는 게이트 하이 전압(VGH)일 수 있다. 제1 게이트 신호(GW)가 게이트 하이 전압(VGH)일 때 제1 반전 게이트 신호(GW_o)는 게이트 로우 전압(VGL)일 수 있다. 디스플레이 구동 회로(1330)는 제1 반전 게이트 배선에 제1 반전 게이트 신호(GW_o)를 공급할 수 있다.

일 실시 예에서, 제1 반전 게이트 신호(GW_o)를 공급하는 제1 반전 게이트 배선은 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)에 전기적으로 연결되지 않을 수 있다. 제1 반전 게이트 신호(GW_o)는 디스플레이(1320)의 구동에 무관할 수 있다. 제1 반전 게이트 신호(GW_o)는 보상 커패시터(Cbstc)의 생성에 사용될 수 있다.

일 실시 예에서, 제4 트랜지스터(T4)의 게이트 전극(G4)은 제2 게이트 신호(GI)를 전달받을 수 있다. 제4 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압(VINT)을 전달받을 수 있다. 제4 트랜지스터(T4)의 드레인 전극(D4)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 제4 트랜지스터(T4)는 제2 게이트 신호(GI)에 기반하여 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달할 수 있다. 제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 트랜지스터로 통칭될 수 있다.

일 실시 예에서, 제7 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 신호(GB)를 전달받을 수 있다. 제7 트랜지스터(T7)의 소스 전극(S7)은 제6 트랜지스터(T6)의 드레인 전극(D6)과 연결될 수 있다. 제7 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압(VINT)을 전달받을 수 있다. 제7 트랜지스터(T7)는 바이패스 신호(GB)에 기반하여 바이패스 전류(Ibp)가 흐르도록 할 수 있다.

일 실시 예에서, 저장 커패시터(Cst)의 제1 전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결될 수 있다. 저장 커패시터(Cst)의 제2 전극(Cst2)은 구동 전압(ELVDD)을 공급받을 수 있다. 저장 커패시터(Cst) 는 데이터 전압(Vdata)에 의해 충전될 수 있다.

일 실시 예에서, 유기 발광 다이오드(OLED)의 애노드는 제6 트랜지스터(T6)의 드레인 전극(D6)과 연결될 수 있다. 유기 발광 다이오드(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)을 공급받을 수 있다. 유기 발광 다이오드(OLED)는 발광 전류(Ioled)에 기반하여 발광할 수 있다.

일 실시 예에서, 제2 트랜지스터(T2)에 제1 게이트 신호(GW)를 공급하는 제1 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 10의 제1 연결 부재(1730))는 제1 면적만큼 중첩되고, 제1 거리만큼 이격될 수 있다. 제1 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 10의 제1 연결 부재(1730)) 사이에는 지정된 유전율을 갖는 유전 물질이 채워질 수 있다. 제1 게이트 배선과 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))가 제1 면적만큼 중첩되고, 제1 거리만큼 이격되어 기생 커패시터(Cbst)가 형성될 수 있다.

일 실시 예에서, 제1 반전 게이트 신호(GW_o)를 공급하는 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))는 제2 면적만큼 중첩되고, 제2 거리만큼 이격될 수 있다. 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730)) 사이에는 지정된 유전율을 갖는 유전 물질이 채워질 수 있다. 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))가 제2 면적만큼 중첩되고, 제2 거리만큼 이격되어 보상 커패시터(Cbstc)가 형성될 수 있다.

일 실시 예에서, 디스플레이 구동 회로(1330)에서 제1 게이트 신호(GW)와 반대 극성을 갖는 제1 반전 게이트 신호(GW_o)를 추가적으로 생성할 수 있다. 제1 반전 게이트 신호(Gw_o)를 공급하는 제1 반전 게이트 배선을 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))와 중첩되도록 배치할 수 있다. 제1 반전 게이트 배선 및 제1 트랜지스터(T1)의 게이트 전극(G1) 또는 게이트 전극(G1)에 연결된 연결 부재(예: 도 7의 제1 연결 부재(1730))가 중첩되는 경우 보상 커패시터(Cbstc)가 형성될 수 있다.

일 실시 예에서, 기생 커패시터(Cbst)와 보상 커패시터(Cbstc)가 실질적으로 동일할 수 있도록 다음의 수학식 2과 같이 제1, 2 면적(A1, A2) 및 제1, 2 거리(l1, l2)가 결정될 수 있다.

수학식 2에서 제1 유전율(ε1)은 기생 커패시터(Cbst)의 두 전극 사이의 공간에 채워지는 내부 물질의 유전율일 수 있다. 수학식 2에서 제2 유전율(ε2)은 보상 커패시터(Cbstc)의 두 전극 사이의 공간에 채워지는 내부 물질의 유전율일 수 있다. 수학식 2에서 제1 면적(A1)은 기생 커패시터(Cbst)의 두 전극의 중첩된 면적일 수 있다. 수학식 2에서 제2 면적(A2)은 보상 커패시터(Cbstc)의 두 전극의 중첩된 면적일 수 있다. 제1, 2 면적(A1, A2)은 커패시턴스에 영향을 주는 유효 전극 면적이 될 수도 있다. 수학식 2에서 제1 거리(l1)는 기생 커패시터(Cbst)의 중첩된 두 전극 사이의 거리일 수 있다. 수학식 2에서 제2 거리(l2)는 보상 커패시터(Cbstc)의 중첩된 두 전극 사이의 거리일 수 있다. 제1, 2 거리(l1, l2)는 커패시턴스에 영향을 주는 유효 전극 거리가 될 수도 있다.

도 10은 다른 실시 예에 따른 화소(예: 도 9의 화소(PX))를 나타낸 도면(2000)이다.

일 실시 예에서, 반도체 패턴(1200)은 일체로 연결되어 있을 수 있다. 반도체 패턴(1200)은 다양한 형상으로 굴곡되어 있을 수 있다. 반도체 패턴(1200)은 트랜지스터의 채널을 형성하는 채널 영역(1241, 1242, 1243, 1244, 1245, 1246, 1247) 및 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 도전성 영역을 포함할 수 있다. 채널 영역(1241, 1242, 1243, 1244, 1245, 1246, 1247)은 n형 불순물 또는 p형 불순물로 도핑될 수 있다.

일 실시 예에서, 채널 영역(1241, 1242, 1243, 1244, 1245, 1246, 1247)은 제1 채널 영역(1241), 제2 채널 영역(1242), 제3 채널 영역(1243), 제4 채널 영역(1244), 제5 채널 영역(1245), 제6 채널 영역(1246), 및 제7 채널 영역(1247)을 포함할 수 있다. 제1 채널 영역(1241)은 제1 트랜지스터(예: 도 5의 제1 트랜지스터(T1))의 채널 영역을 형성할 수 있다. 제2 채널 영역(1242)은 제2 트랜지스터(예: 도 5의 제2 트랜지스터(T2))의 채널 영역을 형성할 수 있다. 제3 채널 영역(1243)은 제3 트랜지스터(예: 도 5의 제3 트랜지스터(T3))의 채널 영역을 형성할 수 있다. 제4 채널 영역(1244)은 제4 트랜지스터(예: 도 5의 제4 트랜지스터(T4))의 채널 영역을 형성할 수 있다. 제5 채널 영역(1245)은 제5 트랜지스터(예: 도 5의 제5 트랜지스터(T5))의 채널 영역을 형성할 수 있다. 제6 채널 영역(1246)은 제6 트랜지스터(예: 도 5의 제6 트랜지스터(T6))의 채널 영역을 형성할 수 있다. 제7 채널 영역(1247)은 제7 트랜지스터(예: 도 5의 제7 트랜지스터(T7))의 채널 영역을 형성할 수 있다.

일 실시 예에서, 제1 게이트 배선(1510)은 제1 게이트 신호(GW)를 공급받을 수 있다. 제1 반전 게이트 배선(1560)은 제1 게이트 배선(1510)과 평행하도록 배치될 수 있다. 제1 반전 게이트 배선(1560)은 제1 반전 게이트 신호(GW_o)를 공급받을 수 있다.

일 실시 예에서, 제2 게이트 배선(1520)은 제1 게이트 배선(1510)과 평행하도록 배치될 수 있다. 제2 게이트 배선(1520)은 제2 게이트 신호(GI)를 공급받을 수 있다. 발광 제어 배선(1530)은 제1 게이트 배선(1510)과 평행하도록 배치될 수 있다. 발광 제어 배선(1530)은 발광 제어 신호(EM)를 공급받을 수 있다.

일 실시 예에서, 데이터 배선(1710)은 제1 게이트 배선(1510), 제1 반전 게이트 배선(1560), 제2 게이트 배선(1520), 및 발광 제어 배선(1530)과 교차하도록 배치될 수 있다. 데이터 배선(1710)은 비아 홀(1650)을 통해 제2 트랜지스터(T2)에 데이터 전압(DATA)을 공급할 수 있다.

일 실시 예에서, 구동 전압 배선(1720)은 데이터 배선(1710)과 평행하도록 배치될 수 있다. 구동 전압 배선(1720)은 비아 홀들(1640, 1670)을 통해 구동 전압 전극(1310) 및 제5 트랜지스터(T5)에 구동 전압(ELVDD)을 공급할 수 있다.

일 실시 예에서, 제1 반전 게이트 배선(1560) 및 제1 연결 부재(1730)는 일부 중첩될 수 있다. 제1 반전 게이트 배선(1560) 및 제1 연결 부재(1730)가 중첩된 영역에는 보상 커패시터(Cbstc)가 형성될 수 있다.

도 11a는 일 실시 예에 따른 도 10의 Ⅴ-Ⅵ 선을 따라 자른 면을 도시한 단면도(2110)이다.

일 실시 예에서, 기판(1100) 상에 버퍼층(1110)이 배치될 수 있다. 버퍼층(1110) 상에 반도체 패턴(1200)이 배치될 수 있다. 반도체 패턴(1200) 상에 제1 게이트 절연막(1410)이 배치될 수 있다. 제1 게이트 절연막(1410) 상에 제1 트랜지스터(T1)의 게이트 전극(1540)이 배치될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(1540) 상에 제2 게이트 절연막(1420)이 배치될 수 있다. 제2 게이트 절연막(1420) 상에 구동 전압 전극(1310)이 배치될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(1540) 상에 층간 절연막(1600)이 배치될 수 있다. 층간 절연막(1600) 상에 데이터 배선(1710), 구동 전압 배선(1720), 및 제1 연결 부재(1730)가 배치될 수 있다.

일 실시 예에서, 구동 전압 전극(1310)은 비아 홀(1640)을 통해 구동 전압 배선(1720)과 연결될 수 있다. 제1 연결 부재(1730)는 비아 홀(1630)을 통해 구동 전압 전극(1310)을 반도체 패턴(1200)의 일부와 연결할 수 있다. 상기 반도체 패턴(1200)의 일부는 제3 트랜지스터(T3)의 일부를 구성할 수 있다.

도 11b는 일 실시 예에 따른 도 10의 Ⅴ-Ⅵ 선을 따라 자른 면을 도시한 단면도(2120)이다.

일 실시 예에서, 제1 게이트 배선(1510)은 제2 게이트 절연막(1420) 및 층간 절연막(1600) 사이에 배치될 수 있다. 제1 게이트 배선(1510)은 구동 전압 전극(1310)과 동일한 층에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제1 게이트 절연막(1410) 및 제2 게이트 절연막(1420) 사이에 배치될 수 있다. 제1 반전 게이트 배선(1550)은 제1 트랜지스터(T1)의 게이트 전극(1540)과 동일한 층에 배치될 수 있다.

도 11c는 일 실시 예에 따른 도 10의 Ⅴ-Ⅵ 선을 따라 자른 면을 도시한 단면도(2130)이다.

도 11d는 일 실시 예에 따른 도 10의 Ⅴ-Ⅵ 선을 따라 자른 면을 도시한 단면도(2140)이다.

일 실시 예에서, 제1 게이트 배선(1510) 및 제1 연결 부재(1730) 사이에 형성되는 기생 커패시터(Cbst)에 작용하는 유효한 면적은 제1 반전 게이트 배선(1550) 및 제1 연결 부재(1730) 사이에 형성되는 보상 커패시터(Cbstc)에 작용하는 유효한 면적보다 클 수 있다. 두 전극 사이에 형성되는 커패시터에 작용하는 유효 면적은 두 전극이 중첩된 면적보다 넓을 수 있다.

본 문서에서 개시한 전자 장치(예: 도 12의 전자 장치(1201))는 기생 커패시터(Cbst)에 의한 부스트 업 현상을 상쇄시켜 화소(PX)의 소비 전류를 유지하면서 유기 발광 다이오드(OLED)의 휘도를 유지할 수 있다.

본 문서에서 개시한 전자 장치(1201)는 최대 휘도를 증가시키기 위하여 게이트 로우 전압(VGL)을 감소시킬 때 부스트 업 현상에 의한 데이터 전압 레벨(Vdata) 및 게이트 로우 전압(VGL)의 추가적인 감소 없이 유기 발광 다이오드(OLED)의 휘도를 증가시킬 수 있다. 유기 발광 다이오드(OLED)의 휘도를 증가시킬 때 추가적인 소비 전류의 증가를 감소시키고 데이터 전압 레벨(Vdata) 및 게이트 로우 전압(VGL)을 생성하기 위한 회로의 부담을 감소시킬 수 있다.

본 문서에서 개시한 전자 장치(1201)는 게이트 로우 전압(VGL)을 가변시키는 경우에도 유기 발광 다이오드(OLED)의 휘도를 유지시킬 수 있다. 게이트 로우 전압(VGL)에 따른 깜박임 현상을 감소시킬 수 있다. 이를 응용 하여 동적(dynamic)으로 게이트 로우 전압(VGL)을 가변시키면서 구동할 수 있다. 게이트 로우 전압(VGL)을 화소(PX)가 발광하는 휘도에 맞도록 가변시키는 경우 화소(PX)가 소비하는 전류를 감소시키면서 화소(PX)를 구동할 수 있다.

도 12는 다양한 실시예들에 따른 네트워크 환경(2200) 내의 전자 장치(2201)의 블럭도이다. 도 12를 참조하면, 네트워크 환경(2200)에서 전자 장치(2201)는 제 1 네트워크(2298)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(2202)와 통신하거나, 또는 제 2 네트워크(2299)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(2204) 또는 서버(2208)와 통신할 수 있다. 일실시예에 따르면, 전자 장치(2201)는 서버(2208)를 통하여 전자 장치(2204)와 통신할 수 있다. 일실시예에 따르면, 전자 장치(2201)는 프로세서(2220), 메모리(2230), 입력 장치(2250), 음향 출력 장치(2255), 표시 장치(2260), 오디오 모듈(2270), 센서 모듈(2276), 인터페이스(2277), 햅틱 모듈(2279), 카메라 모듈(2280), 전력 관리 모듈(2288), 배터리(2289), 통신 모듈(2290), 가입자 식별 모듈(2296), 또는 안테나 모듈(2297)을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(2201)에는, 이 구성요소들 중 적어도 하나(예: 표시 장치(2260) 또는 카메라 모듈(2280))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시예에서는, 이 구성요소들 중 일부들은 하나의 통합된 회로로 구현될 수 있다. 예를 들면, 센서 모듈(2276)(예: 지문 센서, 홍채 센서, 또는 조도 센서)은 표시 장치(2260)(예: 디스플레이)에 임베디드된 채 구현될 수 있다

프로세서(2220)는, 예를 들면, 소프트웨어(예: 프로그램(2240))를 실행하여 프로세서(2220)에 연결된 전자 장치(2201)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일실시예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(2220)는 다른 구성요소(예: 센서 모듈(2276) 또는 통신 모듈(2290))로부터 수신된 명령 또는 데이터를 휘발성 메모리(2232)에 로드하고, 휘발성 메모리(2232)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(2234)에 저장할 수 있다. 일실시예에 따르면, 프로세서(2220)는 메인 프로세서(2221)(예: 중앙 처리 장치 또는 어플리케이션 프로세서), 및 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(2223)(예: 그래픽 처리 장치, 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 추가적으로 또는 대체적으로, 보조 프로세서(2223)는 메인 프로세서(2221)보다 저전력을 사용하거나, 또는 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(2223)는 메인 프로세서(2221)와 별개로, 또는 그 일부로서 구현될 수 있다.

보조 프로세서(2223)는, 예를 들면, 메인 프로세서(2221)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(2221)를 대신하여, 또는 메인 프로세서(2221)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(2221)와 함께, 전자 장치(2201)의 구성요소들 중 적어도 하나의 구성요소(예: 표시 장치(2260), 센서 모듈(2276), 또는 통신 모듈(2290))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일실시예에 따르면, 보조 프로세서(2223)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성 요소(예: 카메라 모듈(2280) 또는 통신 모듈(2290))의 일부로서 구현될 수 있다.

메모리(2230)는, 전자 장치(2201)의 적어도 하나의 구성요소(예: 프로세서(2220) 또는 센서모듈(2276))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(2240)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(2230)는, 휘발성 메모리(2232) 또는 비휘발성 메모리(2234)를 포함할 수 있다.

프로그램(2240)은 메모리(2230)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(2242), 미들 웨어(2244) 또는 어플리케이션(2246)을 포함할 수 있다.

입력 장치(2250)는, 전자 장치(2201)의 구성요소(예: 프로세서(2220))에 사용될 명령 또는 데이터를 전자 장치(2201)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 장치(2250)는, 예를 들면, 마이크, 마우스, 키보드, 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.

음향 출력 장치(2255)는 음향 신호를 전자 장치(2201)의 외부로 출력할 수 있다. 음향 출력 장치(2255)는, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있고, 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일실시예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.

표시 장치(2260)는 전자 장치(2201)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 표시 장치(2260)는, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일실시예에 따르면, 표시 장치(2260)는 터치를 감지하도록 설정된 터치 회로(touch circuitry), 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 센서 회로(예: 압력 센서)를 포함할 수 있다.

오디오 모듈(2270)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일실시예에 따르면, 오디오 모듈(2270)은, 입력 장치(2250)를 통해 소리를 획득하거나, 음향 출력 장치(2255), 또는 전자 장치(2201)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(2202))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.

센서 모듈(2276)은 전자 장치(2201)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일실시예에 따르면, 센서 모듈(2276)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.

인터페이스(2277)는 전자 장치(2201)가 외부 전자 장치(예: 전자 장치(2202))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일실시예에 따르면, 인터페이스(2277)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.

연결 단자(2278)는, 그를 통해서 전자 장치(2201)가 외부 전자 장치(예: 전자 장치(2202))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일실시예에 따르면, 연결 단자(2278)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.

햅틱 모듈(2279)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일실시예에 따르면, 햅틱 모듈(2279)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.

카메라 모듈(2280)은 정지 영상 및 동영상을 촬영할 수 있다. 일실시예에 따르면, 카메라 모듈(2280)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.

전력 관리 모듈(2288)은 전자 장치(2201)에 공급되는 전력을 관리할 수 있다. 일실시예에 따르면, 전력 관리 모듈(2288)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.

배터리(2289)는 전자 장치(2201)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일실시예에 따르면, 배터리(2289)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.

통신 모듈(2290)은 전자 장치(2201)와 외부 전자 장치(예: 전자 장치(2202), 전자 장치(2204), 또는 서버(2208))간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(2290)은 프로세서(2220)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일실시예에 따르면, 통신 모듈(2290)은 무선 통신 모듈(2292)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(2294)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제 1 네트워크(2298)(예: 블루투스, WiFi direct 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제 2 네트워크(2299)(예: 셀룰러 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부 전자 장치(2204)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(2292)은 가입자 식별 모듈(2296)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제 1 네트워크(2298) 또는 제 2 네트워크(2299)와 같은 통신 네트워크 내에서 전자 장치(2201)를 확인 및 인증할 수 있다.

안테나 모듈(2297)은 신호 또는 전력을 외부(예: 외부 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일실시예에 따르면, 안테나 모듈(2297)은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 하나의 안테나를 포함할 수 있다. 일실시예에 따르면, 안테나 모듈(2297)은 복수의 안테나들을 포함할 수 있다. 이런 경우, 제 1 네트워크(2298) 또는 제 2 네트워크(2299)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(2290)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(2290)과 외부 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시예에 따르면, 방사체 이외에 다른 부품(예: RFIC)이 추가로 안테나 모듈(2297)의 일부로 형성될 수 있다.

상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.

일실시예에 따르면, 명령 또는 데이터는 제 2 네트워크(2299)에 연결된 서버(2208)를 통해서 전자 장치(2201)와 외부의 전자 장치(2204)간에 송신 또는 수신될 수 있다. 외부 전자 장치(2202, 2204) 각각은 전자 장치(2201)와 동일한 또는 다른 종류의 장치일 수 있다. 일실시예에 따르면, 전자 장치(2201)에서 실행되는 동작들의 전부 또는 일부는 외부 전자 장치들(2202, 2204, 또는 2208) 중 하나 이상의 외부 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(2201)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(2201)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(2201)로 전달할 수 있다. 전자 장치(2201)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다.

도 13은 다양한 실시예들에 따른 표시 장치(2260)의 블록도(1300)이다. 도 13을 참조하면, 표시 장치(2260)는 디스플레이(2320), 및 이를 제어하기 위한 디스플레이 드라이버 IC(DDI)(2330)를 포함할 수 있다. DDI(2330)는 인터페이스 모듈(2331), 메모리(2333)(예: 버퍼 메모리), 이미지 처리 모듈(2335), 또는 맵핑 모듈(2337)을 포함할 수 있다. DDI(2330)은, 예를 들면, 영상 데이터, 또는 상기 영상 데이터를 제어하기 위한 명령에 대응하는 영상 제어 신호를 포함하는 영상 정보를 인터페이스 모듈(2331)을 통해 전자 장치 2201의 다른 구성요소로부터 수신할 수 있다. 예를 들면, 일실시예에 따르면, 영상 정보는 프로세서(2220)(예: 메인 프로세서(2221)(예: 어플리케이션 프로세서) 또는 메인 프로세서(2221)의 기능과 독립적으로 운영되는 보조 프로세서(2223)(예: 그래픽 처리 장치)로부터 수신될 수 있다. DDI(2330)는 터치 회로(2350) 또는 센서 모듈(2276) 등과 상기 인터페이스 모듈(2331)을 통하여 커뮤니케이션할 수 있다. 또한, DDI(2330)는 상기 수신된 영상 정보 중 적어도 일부를 메모리(2333)에, 예를 들면, 프레임 단위로 저장할 수 있다. 이미지 처리 모듈(2335)은, 예를 들면, 상기 영상 데이터의 적어도 일부를 상기 영상 데이터의 특성 또는 디스플레이(2320)의 특성에 적어도 기반하여 전처리 또는 후처리(예: 해상도, 밝기, 또는 크기 조정)를 수행할 수 있다. 맵핑 모듈(2337)은 이미지 처리 모듈(2235)를 통해 전처리 또는 후처리된 상기 영상 데이터에 대응하는 전압 값 또는 전류 값을 생성할 수 있다. 일실시예에 따르면, 전압 값 또는 전류 값의 생성은 예를 들면, 디스플레이(2320)의 픽셀들의 속성(예: 픽셀들의 배열(RGB stripe 또는 pentile 구조), 또는 서브 픽셀들 각각의 크기)에 적어도 일부 기반하여 수행될 수 있다. 디스플레이(2320)의 적어도 일부 픽셀들은, 예를 들면, 상기 전압 값 또는 전류 값에 적어도 일부 기반하여 구동됨으로써 상기 영상 데이터에 대응하는 시각적 정보(예: 텍스트, 이미지, 또는 아이콘)가 디스플레이(2320)를 통해 표시될 수 있다.

일실시예에 따르면, 표시 장치(2260)는 터치 회로(2350)를 더 포함할 수 있다. 터치 회로(2350)는 터치 센서(2351) 및 이를 제어하기 위한 터치 센서 IC(2353)를 포함할 수 있다. 터치 센서 IC(2353)는, 예를 들면, 디스플레이(2320)의 특정 위치에 대한 터치 입력 또는 호버링 입력을 감지하기 위해 터치 센서(2351)를 제어할 수 있다. 예를 들면, 터치 센서 IC(2353)는 디스플레이(2320)의 특정 위치에 대한 신호(예: 전압, 광량, 저항, 또는 전하량)의 변화를 측정함으로써 터치 입력 또는 호버링 입력을 감지할 수 있다. 터치 센서 IC(2353)는 감지된 터치 입력 또는 호버링 입력에 관한 정보(예: 위치, 면적, 압력, 또는 시간)를 프로세서(2220) 에 제공할 수 있다. 일실시예에 따르면, 터치 회로(2350)의 적어도 일부(예: 터치 센서 IC(2353))는 디스플레이 드라이버 IC(2330), 또는 디스플레이(2320)의 일부로, 또는 표시 장치(2260)의 외부에 배치된 다른 구성요소(예: 보조 프로세서(2223))의 일부로 포함될 수 있다.

일실시예에 따르면, 표시 장치(2260)는 센서 모듈(2276)의 적어도 하나의 센서(예: 지문 센서, 홍채 센서, 압력 센서 또는 조도 센서), 또는 이에 대한 제어 회로를 더 포함할 수 있다. 이 경우, 상기 적어도 하나의 센서 또는 이에 대한 제어 회로는 표시 장치(2260)의 일부(예: 디스플레이(2320) 또는 DDI(2330)) 또는 터치 회로(2350)의 일부에 임베디드될 수 있다. 예를 들면, 표시 장치(2260)에 임베디드된 센서 모듈(2276)이 생체 센서(예: 지문 센서)를 포함할 경우, 상기 생체 센서는 디스플레이(2320)의 일부 영역을 통해 터치 입력과 연관된 생체 정보(예: 지문 이미지)를 획득할 수 있다. 다른 예를 들면, 표시 장치(2260)에 임베디드된 센서 모듈(2276)이 압력 센서를 포함할 경우, 상기 압력 센서는 디스플레이(2310)의 일부 또는 전체 영역을 통해 터치 입력과 연관된 압력 정보를 획득할 수 있다. 일실시예에 따르면, 터치 센서(2351) 또는 센서 모듈(2276)은 디스플레이(2320)의 픽셀 레이어의 픽셀들 사이에, 또는 상기 픽셀 레이어의 위에 또는 아래에 배치될 수 있다.

본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치 (예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.

본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나",“A 또는 B 중 적어도 하나”, "A, B 또는 C", "A, B 및 C 중 적어도 하나” 및 “A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, “기능적으로” 또는 “통신적으로”라는 용어와 함께 또는 이런 용어 없이, “커플드” 또는 “커넥티드”라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.

본 문서에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일실시예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.

본 문서의 다양한 실시예들은 기기(machine)(예: 전자 장치(2201)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(2236) 또는 외장 메모리(2238))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(2240))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(2201))의 프로세서(예: 프로세서(2220))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, ‘비일시적 저장매체’는 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다. 예로, ‘비일시적 저장매체’는 데이터가 임시적으로 저장되는 버퍼를 포함할 수 있다.

일 실시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어™)를 통해 또는 두 개의 사용자 장치들(예: 스마트폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품(예: 다운로더블 앱(downloadable app))의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.

다양한 실시예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

Claims

전자 장치에 있어서,
하우징;
상기 하우징의 적어도 일부를 통해 보여지고, 복수의 화소들을 이용하여 화면을 표시하는 디스플레이;
상기 복수의 화소들 각각을 구동시키는 데이터 전압 및 적어도 하나의 게이트 신호를 상기 디스플레이에 제공하는 디스플레이 구동 회로; 및
상기 디스플레이 구동 회로와 연결된 프로세서를 포함하고,
상기 복수의 화소들 각각은,
상기 데이터 전압에 기반하여 구동하는 제1 트랜지스터;
상기 제1 트랜지스터의 소스 전극과 연결되고, 상기 적어도 하나의 게이트 신호 중 제1 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제2 트랜지스터; 및
상기 제2 트랜지스터와 반대 극성을 갖고, 상기 제1 트랜지스터의 드레인 전극과 연결되고, 상기 적어도 하나의 게이트 신호 중 상기 제1 게이트 신호와 반대 극성을 갖는 제1 반전 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제3 트랜지스터를 포함하고,
상기 제2 트랜지스터에 상기 제1 게이트 신호를 공급하는 제1 게이트 배선은 상기 제1 트랜지스터의 게이트 전극과 적어도 일부 중첩되고,
상기 제3 트랜지스터에 상기 제1 반전 게이트 신호를 공급하는 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 적어도 일부 중첩되고,
상기 제1 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기는 상기 제1 반전 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기와 지정된 임계 값 이내의 차이 값을 갖는 전자 장치.
청구항 1에 있어서,
상기 제1 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 제1 면적만큼 중첩되고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 제2 면적만큼 중첩되고,
상기 제2 면적은 상기 제1 면적과 제1 임계 값 이내의 제1 차이 값을 갖는 전자 장치.
청구항 1에 있어서,
상기 제1 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 제1 거리만큼 이격되고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 제2 거리만큼 이격되고,
상기 제1 거리 및 상기 제2 거리는 제2 임계 값 이내의 제2 차이 값을 갖는 전자 장치.
청구항 1에 있어서,
상기 제1 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 기생 커패시터를 형성하고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 보상 커패시터를 형성하고,
상기 기생 커패시터의 값 및 상기 보상 커패시터의 값은 제3 임계 값 이내의 제3 차이 값을 갖는 전자 장치.
청구항 4에 있어서,
비아 홀들을 통해 상기 제1 트랜지스터의 상기 게이트 전극을 상기 제3 트랜지스터와 서로 연결하는 제1 연결 부재를 더 포함하고,
상기 제1 게이트 배선 및 상기 제1 연결 부재가 중첩된 영역에는 기생 커패시터가 형성되고,
상기 제1 반전 게이트 배선 및 상기 제1 연결 부재가 중첩된 영역에는 상기 보상 커패시터가 형성된 전자 장치.
청구항 5에 있어서,
상기 제1 트랜지스터의 상기 게이트 전극 상에 층간 절연막이 배치되고,
상기 층간 절연막 상에 상기 제1 연결 부재가 배치된 전자 장치.
청구항 1에 있어서,
상기 제1 게이트 배선 및 상기 제1 반전 게이트 배선은 제1 게이트 절연막 및 제2 게이트 절연막 사이에 배치된 전자 장치.
청구항 1에 있어서,
상기 제1 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 배치되고,
상기 제1 반전 게이트 배선은 제1 게이트 절연막 및 제2 게이트 절연막 사이에 배치된 전자 장치.
청구항 1에 있어서,
상기 제1 게이트 배선 및 상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 배치된 전자 장치.
청구항 1에 있어서,
상기 제1 게이트 배선은 제1 게이트 절연막 및 제2 게이트 절연막 사이에 배치되고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 배치된 전자 장치.
전자 장치에 있어서,
하우징;
상기 하우징의 적어도 일부를 통해 보여지고, 복수의 화소들을 이용하여 화면을 표시하는 디스플레이;
상기 복수의 화소들 각각을 구동시키는 데이터 전압 및 적어도 하나의 게이트 신호를 상기 디스플레이에 제공하는 디스플레이 구동 회로; 및
상기 디스플레이 구동 회로와 연결된 프로세서를 포함하고,
상기 복수의 화소들 각각은,
상기 데이터 전압에 기반하여 구동하는 제1 트랜지스터;
상기 제1 트랜지스터의 소스 전극과 연결되고, 상기 적어도 하나의 게이트 신호 중 제1 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제2 트랜지스터; 및
상기 제2 트랜지스터와 동일한 극성을 갖고, 상기 제1 트랜지스터의 드레인 전극과 연결되고, 상기 제1 게이트 신호에 기반하여 상기 제1 트랜지스터의 구동 타이밍을 제어하는 제3 트랜지스터를 포함하고,
상기 제2 트랜지스터에 상기 제1 게이트 신호를 공급하는 제1 게이트 배선은 상기 제1 트랜지스터의 게이트 전극과 적어도 일부 중첩되고,
상기 디스플레이 구동 회로는,
상기 제1 게이트 신호와 반대 극성을 갖는 제1 반전 게이트 신호를 생성하고,
상기 제3 트랜지스터에 상기 제1 반전 게이트 신호를 공급하는 제1 반전 게이트 배선에 상기 제1 반전 게이트 신호를 공급하고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 적어도 일부 중첩되고,
상기 제1 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기는 상기 제1 반전 게이트 배선과 상기 제1 트랜지스터의 상기 게이트 전극이 형성하는 커패시턴스의 크기와 지정된 임계 값 이내의 차이 값을 갖도록 설정된 전자 장치.
청구항 11에 있어서,
상기 제1 게이트 배선은 상기 제1 트랜지스터의 게이트 전극과 제1 면적만큼 중첩되고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 제2 면적만큼 중첩되고,
상기 제2 면적은 상기 제1 면적과 제1 임계 값 이내의 제1 차이 값을 갖는 전자 장치.
청구항 11에 있어서,
상기 제1 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 제1 거리만큼 이격되고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 제2 거리만큼 이격되고,
상기 제1 거리 및 상기 제2 거리는 제2 임계 값 이내의 제2 차이 값을 갖는 전자 장치.
청구항 11에 있어서,
상기 제1 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 기생 커패시터를 형성하고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 보상 커패시터를 형성하고,
상기 기생 커패시터의 값 및 상기 보상 커패시터의 값은 제3 임계 값 이내의 제3 차이 값을 갖는 전자 장치.
청구항 14에 있어서,
비아 홀들을 통해 상기 제1 트랜지스터의 상기 게이트 전극을 상기 제3 트랜지스터와 서로 연결하는 제1 연결 부재를 더 포함하고,
상기 제1 게이트 배선 및 상기 제1 연결 부재가 중첩된 영역에는 상기 기생 커패시터가 형성되고,
상기 제1 반전 게이트 배선 및 상기 제1 연결 부재가 중첩된 영역에는 상기 보상 커패시터가 형성된 전자 장치.
청구항 15에 있어서,
상기 제1 트랜지스터의 상기 게이트 전극 상에 층간 절연막이 배치되고,
상기 층간 절연막 상에 상기 제1 연결 부재가 배치된 전자 장치.
청구항 11에 있어서,
상기 제1 게이트 배선 및 상기 제1 반전 게이트 배선은 제1 게이트 절연막 및 제2 게이트 절연막 사이에 배치된 전자 장치.
청구항 11에 있어서,
상기 제1 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 배치되고,
상기 제1 반전 게이트 배선은 제1 게이트 절연막 및 제2 게이트 절연막 사이에 배치된 전자 장치.
청구항 11에 있어서,
상기 제1 게이트 배선 및 상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 배치된 전자 장치.
청구항 11에 있어서,
상기 제1 게이트 배선은 제1 게이트 절연막 및 제2 게이트 절연막 사이에 배치되고,
상기 제1 반전 게이트 배선은 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 배치된 전자 장치.