CN106782653B - 一种读操作的优化方法 - Google Patents
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Abstract
本发明涉及存储器领域，尤其涉及一种读操作的优化方法，包括：在第一预充电时间内将发生读操作的存储单元串保持为非导通的状态；在第二预充电时间内，将发生读操作的存储单元串设置为导通的状态，并且将第二控制电压保持在低于第二高电位的一第三高电位；在第二预充电时间结束并进入感应时间时，将第一控制电压降低并保持在低于第一高电位的一第四高电位；在感应时间结束时将第一MOS管和第二MOS管关断；上述技术方案采用较高的第二高电位对读操作选中的存储单元串进行预充电且让存储单元串保持为非导通的状态，并且在感应时间结束时将第一MOS管和第二MOS管关断，使得锁存时间内第一电容上的电压保持平稳，从而保证了锁存电路的锁存操作。
Description
技术领域
本发明涉及存储器领域，尤其涉及一种读操作的优化方法。
背景技术
闪存是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，通常包括多个读取电路，用于读取呈阵列的存储单元中的信息；每个读操作往往需要在一个时间周期内完成，从选定的读取电路的位线上选取读操作发生的存储单元串，然后读取特定存储单元的信息；读取电路通常还包括一锁存电路和一第一电容；位线上依次串接有一第一MOS(Metal Oxide Semiconductor金属氧化物半导体，简称MOS)管和一第二MOS管，锁存电路与第一电容分别连接至第一MOS管和第二MOS管的串联节点，第一MOS管用于在处于第一高电位的一第一控制电压的控制下对第一电容进行预充电，第二MOS管用于在处于第二高电位的一第二控制电压的控制下为至少一个存储单元串供电；每个读操作在一时间周期内完成，每个时间周期按时间顺序依次包括预充电时间，感应时间，锁存时间以及放电时间；
在现有的读操作中，由于在预充电时间期间，控制存储单元串导通的MOS管会打开使得对位线的预充电相对变慢，并且在大部分预充电时间内存在读操作的存储单元串的电流较强，从而导致电流不稳定和能耗增加的问题；而且，在进入锁存时间之后，第一电容上的电压可能还未稳定，从而可能影响锁存电路的锁存。
发明内容
针对上述问题，本发明提出了一种读操作的优化方法，应用于闪存的读取电路；所述读取电路包括一位线，一锁存电路和一第一电容；
所述位线上依次串接有一第一MOS管和一第二MOS管，所述锁存电路提供一输入点，所述输入点与所述第一电容分别连接至所述第一MOS管和所述第二MOS管的串联节点，所述第一MOS管用于在处于第一高电位的一第一控制电压的控制下对所述第一电容进行预充电，所述第二MOS管用于在处于第二高电位的一第二控制电压的控制下为至少一个存储单元串供电；
每个读操作在一时间周期内完成，每个所述时间周期按时间顺序依次包括预充电时间，感应时间，锁存时间以及放电时间；进行所述读操作的所述存储单元串根据所述存储单元串的存储情况在所述第一电容上产生一续电状态或一降压状态；其中，
将所述预充电时间按顺序划分一第一预充电时间和一第二预充电时间；包括：
步骤S1，在所述第一预充电时间内将发生所述读操作的所述存储单元串保持为非导通的状态，并且将所述第一控制电压保持在所述第一高电位以及将所述第二控制电压保持在所述第二高电位；
步骤S2，在所述第二预充电时间内，将发生所述读操作的所述存储单元串设置为导通的状态以在有所述读操作的所述存储单元串上产生一导通电流，并且将所述第二控制电压保持在低于所述第二高电位的一第三高电位；
步骤S3，在所述第二预充电时间结束并进入所述感应时间时，将所述第一控制电压降低并保持在低于所述第一高电位的一第四高电位，以使得处于所述降压状态时的所述第一电容上的电压平稳下降，但不会低至影响所述存储单元串的饱和工作状态的程度；
步骤S4，在所述感应时间结束时将所述第一MOS管和所述第二MOS管关断，以将所述第一电容上的电压保持在一第五高电位。
上述的优化方法，其中，每个所述存储单元串包括一第三MOS管；
通过控制所述第三MOS管的导通和关断来控制所述存储单元串的导通和非导通的状态。
上述的优化方法，其中，所述第二预充电时间紧接于所述第一预充电时间之后；
于所述第一预充电时间结束进入所述第二预充电时间时，所述第二控制电压由所述第二高电位转换为所述第三高电位。
上述的优化方法，其中，所述存储单元串提供一电流输入点，所述位线提供一电流输出点，所述电流输入点连接所述电流输出点当所述第二MOS管在所述第二高电位的控制下时，在所述电流输出点上产生一第六高电位；
当所述第二MOS管在所述第三高电位的控制下时，在所述电流输出点上产生低于所述第六高电位的电压。
上述的优化方法，其中，所述锁存电路包括一预放大电路和一锁存器，所述预放大电路的反相输入端形成所述输入点，所述预放大电路的正相输入端接收一参考电压，所述预放大电路的输出端连接所述锁存器；
所述预放大电路还包括一使能端，于所述使能端工作时，并且所述反相输入端接收到的电压小于所述参考电压时，所述预放大电路通过所述输出端进行放大输出。
上述的优化方法，其中，所述锁存器在一第三控制电压的控制下进行工作。
上述的优化方法，其中，所述放电时间紧接于所述锁存时间之后。
上述的优化方法，其中，所述锁存时间紧接于所述感应时间之后。
有益效果：本发明提出的读操作的优化方法在第一预充电时间内让有读操作的存储单元串保持非导通的状态，以及采用较高的第二高电位对读操作选中的存储单元串进行预充电，并且在感应时间结束时将第一MOS管和第二MOS管关断，使得锁存时间内第一电容上的电压保持平稳，从而保证了锁存电路的锁存操作
附图说明
图1为本发明一实施例中读操作的优化方法的步骤流程图；
图2为本发明一实施例中读取电路的电路原理图；
图3为本发明一实施例中存储单元串的电路原理图；
图4为本发明一实施例中读操作的时间周期中各晶体管及信号的时序图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
在一个较佳的实施例中，如图1所示，提出了一种读操作的优化方法，应用于闪存的读取电路；读取电路的电路结构可以是如图2所示的结构，包括一位线BL，一锁存电路10和一第一电容CSO；
位线BL上依次串接有一第一MOS管MPCH和一第二MOS管MSEL，锁存电路10提供一输入点(在图2中为预放大电路的反相输入端)，输入点与第一电容CSO分别连接至第一MOS管MPCH和第二MOS管MSEL的串联节点，第一MOS管用于在处于第一高电位VTH的一第一控制电压PCH的控制下对第一电容CSO进行预充电，第二MOS管MSEL用于在处于第二高电位VPRE1的一第二控制电压SEL的控制下为至少一个存储单元串20供电；每个读操作在一时间周期内完成，每个时间周期按时间顺序依次包括预充电时间(TPRE1+TPRE2)，感应时间TEVA，锁存时间TLAT以及放电时间TDIS；进行读操作的存储单元串20根据存储单元串20的存储情况在第一电容CSO上产生一续电状态(实线)或一降压状态(虚线)；其中，
将预充电时间按顺序划分一第一预充电时间TPRE1和一第二预充电时间TPRE2；包括：
步骤S1，在第一预充电时间TPRE1内将发生读操作的存储单元串20保持为非导通的状态，并且将第一控制电压PCH保持在第一高电位VTH以及将第二控制电压SEL保持在第二高电位VPRE1；
步骤S2，在第二预充电时间TPRE2内，将发生读操作的存储单元串20设置为导通的状态以在有读操作的存储单元串20上产生一导通电流ICELL，并且将第二控制电压SEL保持在低于第二高电位VPRE1的一第三高电位VPRE；
步骤S3，在第二预充电时间TPRE2结束并进入感应时间TEVA时，将第一控制电压PCH降低并保持在低于第一高电位VTH的一第四高电位VSAFE，以使得处于所述降压状态时的第一电容CSO上的电压平稳下降，但不会低至影响存储单元串20的饱和工作状态的程度；
步骤S4，在感应时间TEVA结束时将第一MOS管MPCH和第二MOS管MSEL关断，以将第一电容CSO上的电压保持在一第五高电位。
具体地，存储单元串20的电路结构可以如图3所示，各管脚及信号的时序图可以如图4所示；存储单元串20上的电流平稳后达到一个阈值IREADTH；MOS管MHV可以是在控制信号HV的控制下起保护作用；优选地，第一预充电时间TPRE1和第二预充电时间TPRE2的时间之和小于或等于现有技术中读取电路的读操作的时间周期中的预充电时间；预充电过程还对选中的存储单元串进行预充电，预充电过程中第一MOS管MPCH，第二MOS管MSEL和用作保护的MOS管MHV均导通。
在一个较佳的实施例中，每个存储单元串20包括一第三MOS管MSLS；
通过控制第三MOS管MSLS的导通和关断来控制存储单元串20的导通和非导通的状态。
具体地，第三MOS管MSLS的控制信号为BSG。
在一个较佳的实施例中，第二预充电时间TPRE2紧接于第一预充电时间TPRE1之后；
于第一预充电时间TPRE1结束进入第二预充电时间TPRE2时，第二控制电压SEL由第二高电位VPRE1转换为第三高电位VPRE。
由于VPRE1下降至VPRE，位线BL上的电压因此出现了下降，从而能够在第一预充电时间TPRE1内用较大的第二高电位VPRE1将第二MOS管MSEL导通，以对存储电容串20进行充分充电但不会产生对源线(或地线)的导通电流，进而保证在第二充电阶段，将存储单元串20打开后，整个存储单元串20上的电位一致；其中存储单元串20可以视为在位线BL上形成了一寄生的第二电容CBL。
在一个较佳的实施例中，第二MOS管MSEL在第三高电位VPRE的控制下可以工作于放大区，但这只是一种优选的情况，不应视为是对本发明的限制。
上述实施例中，优选地，如图3所示，存储单元串20提供一电流输入点PIN，位线BL提供一电流输出点，电流输入点连接电流输出点；
当第二MOS管MSEL在第二高电位VPRE1的控制下时，在电流输出点上产生一第六高电位；
当第二MOS管MSEL在第三高电位VPRE的控制下时，在电流输出点上产生低于第六高电位的电压。
具体地，MOS管MBLS在放电时间TLAT之前可以一直保持高电位，其控制信号为TSG；没有读操作的存储单元Mi-1和Mi+1等的控制信号为VPASS，有读操作的存储单元Mi的控制信号为VREAD。
在一个较佳的实施例中，锁存电路10包括一预放大电路11和一锁存器12，预放大电路11的反相输入端形成输入点，预放大电路11的正相输入端接收一参考电压VTHSA，预放大电路11的输出端连接锁存器12；
预放大电路11还包括一使能端，于使能端工作于低电位时，并且反相输入端接收到的电压小于参考电压时，预放大电路11通过输出端进行放大输出。
具体地，图2中为使能端接收的信号为ENA_N。
上述实施例中，优选地，锁存器在一第三控制电压EN的控制下进行工作。
在一个较佳的实施例中，放电时间TDIS紧接于锁存时间TLAT之后。
在一个较佳的实施例中，锁存时间TLAT紧接于感应时间TEVA之后。
综上所述，本发明提出的读操作的优化方法在第一预充电时间内让有读操作的存储单元串保持非导通的状态，以及采用较高的第二高电位对读操作选中的存储单元串进行预充电，并且在感应时间结束时将第一MOS管和第二MOS管关断，使得锁存时间内第一电容上的电压保持平稳，从而保证了锁存电路的锁存操作。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (8)
1.一种读操作的优化方法，应用于闪存的读取电路；所述读取电路包括一位线，一锁存电路和一第一电容；
所述位线上依次串接有一第一MOS管和一第二MOS管，所述锁存电路提供一输入点，所述输入点与所述第一电容分别连接至所述第一MOS管和所述第二MOS管的串联节点，所述第一MOS管用于在处于第一高电位的一第一控制电压的控制下对所述第一电容进行预充电，所述第二MOS管用于在处于第二高电位的一第二控制电压的控制下为至少一个存储单元串供电；
每个读操作在一时间周期内完成，每个所述时间周期按时间顺序依次包括预充电时间，感应时间，锁存时间以及放电时间；进行所述读操作的所述存储单元串根据所述存储单元串的存储情况在所述第一电容上产生一续电状态或一降压状态；其特征在于，
将所述预充电时间按顺序划分一第一预充电时间和一第二预充电时间；包括：
步骤S1，在所述第一预充电时间内将发生所述读操作的所述存储单元串保持为非导通的状态，并且将所述第一控制电压保持在所述第一高电位以及将所述第二控制电压保持在所述第二高电位；
步骤S2，在所述第二预充电时间内，将发生所述读操作的所述存储单元串设置为导通的状态以在有所述读操作的所述存储单元串上产生一导通电流，并且将所述第二控制电压保持在低于所述第二高电位的一第三高电位；
步骤S3，在所述第二预充电时间结束并进入所述感应时间时，将所述第一控制电压降低并保持在低于所述第一高电位的一第四高电位，以使得处于所述降压状态时的所述第一电容上的电压平稳下降，但不会低至影响所述存储单元串的饱和工作状态的程度；
步骤S4，在所述感应时间结束时将所述第一MOS管和所述第二MOS管关断，以将所述第一电容上的电压保持在一第五高电位；
所述锁存电路包括一预放大电路和一锁存器，所述预放大电路的反相输入端形成所述输入点，所述预放大电路的正相输入端接收一参考电压，所述预放大电路的输出端连接所述锁存器。
2.根据权利要求1所述的优化方法，其特征在于，每个所述存储单元串包括一第三MOS管；
通过控制所述第三MOS管的导通和关断来控制所述存储单元串的导通和非导通的状态。
3.根据权利要求1所述的优化方法，其特征在于，所述第二预充电时间紧接于所述第一预充电时间之后；
于所述第一预充电时间结束进入所述第二预充电时间时，所述第二控制电压由所述第二高电位转换为所述第三高电位。
4.根据权利要求1所述的优化方法，其特征在于，所述存储单元串提供一电流输入点，所述位线提供一电流输出点，所述电流输入点连接所述电流输出点；
当所述第二MOS管在所述第二高电位的控制下时，在所述电流输出点上产生一第六高电位；
当所述第二MOS管在所述第三高电位的控制下时，在所述电流输出点上产生低于所述第六高电位的电压。
5.根据权利要求1所述的优化方法，其特征在于，所述预放大电路还包括一使能端，于所述使能端工作时，并且所述反相输入端接收到的电压小于所述参考电压时，所述预放大电路通过所述输出端进行放大输出。
6.根据权利要求5所述的优化方法，其特征在于，所述锁存器在一第三控制电压的控制下进行工作。
7.根据权利要求1所述的优化方法，其特征在于，所述放电时间紧接于所述锁存时间之后。
8.根据权利要求1所述的优化方法，其特征在于，所述锁存时间紧接于所述感应时间之后。
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