KR102644352B1

KR102644352B1 - 비교 장치, 아날로그 디지털 변환 장치, 고체 촬상 소자 및 촬상 장치

Info

Publication number: KR102644352B1
Application number: KR1020187016265A
Authority: KR
Inventors: 마사키 사카키바라
Original assignee: 소니그룹주식회사
Priority date: 2016-01-07
Filing date: 2016-11-30
Publication date: 2024-03-07
Also published as: JPWO2017119220A1; JP6787343B2; EP3402078B1; EP3402078A1; KR20180100553A; CN108476025B; WO2017119220A1; US10659022B2; US20190013799A1; TW201733268A; EP3402078A4; CN108476025A; TWI710216B

Abstract

아날로그 디지털 변환 장치의 비교 장치를 간략화한다. 비교 장치에서, 복수의 신호 입력 트랜지스터는, 입력 신호가 제어 단자에 입력된다. 참조 입력 트랜지스터는, 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력된다. 신호 입력 트랜지스터 선택부는, 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 신호 입력 트랜지스터와 참조 입력 트랜지스터에 의해 구성되는 차동쌍에 입력 신호 및 참조 신호의 차분에 응한 전류를 발생시킨다. 부하부는, 복수의 신호 입력 트랜지스터 및 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 차분에 응하여 변화한 때에 이 전류의 변화를 전압의 변화로 변환하여 이 전압의 변화를 입력 신호와 참조 신호와의 비교의 결과로서 출력한다.

Description

비교 장치, 아날로그 디지털 변환 장치, 고체 촬상 소자 및 촬상 장치

본 기술은, 비교 장치, 아날로그 디지털 변환 장치, 고체 촬상 소자 및 촬상 장치에 관한 것이다. 상세하게는, 복수의 신호가 입력되는 비교 장치 및 이 비교 장치를 갖는 아날로그 디지털 변환 장치, 고체 촬상 소자 및 촬상 장치에 관한 것이다.

종래, 화소가 2차원 행형상으로 배치된 촬상 소자에 있어서, 1행마다 화소의 화상 신호를 출력시킴과 함께, 1행분의 화상 신호를 순차적으로 아날로그 디지털 변환하여, 디지털의 화상 신호로서 출력하는 촬상 장치가 사용되고 있다. 근래에 있어서의 화상 신호 출력의 고속화의 요구에 대응하기 위해, 각 화소에 아날로그 디지털 변환 장치를 배치하고, 모든 화소에서 동시에 아날로그 디지털 변환을 행함에 의해, 아날로그 디지털 변환을 고속화하는 시스템이 제안되어 있다. 예를 들면, 포토 다이오드에 의해 생성된 아날로그의 화상 신호와 참조 신호를 비교하는 비교부 및 그 비교 결과에 의거하여 생성된 디지털의 신호를 유지하는 래치를 갖는 아날로그 디지털 변환 장치를 화소에 배치한 시스템이 제안되어 있다. 여기서, 참조 신호란, 전압이 램프형상으로 변화하는 신호이고, 촬상 장치에 배치된 모든 화소의 아날로그 디지털 변환 장치에 공통으로 입력되는 신호이다. 상술한 시스템에서는, 비교부에서, 아날로그의 화상 신호와 참조 신호와의 비교가 행하여진다. 그리고, 참조 신호의 전압이 아날로그의 화상 신호의 전압보다 낮은 상태로부터 높은 상태, 또는, 높은 상태로부터 낮은 상태로 이행한 때에, 이 전압의 변화가 검출되어 비교 결과로서 출력된다. 또한, 래치에는 참조 신호의 전압에 대응하는 디지털의 신호인 코드 워드가 입력되고, 입력된 코드 워드가 비교부에서의 검출 결과에 의거하여 래치에 유지된다. 그 후, 래치에 유지된 코드 워드가 아날로그 디지털 변환의 결과로서 출력된다(예를 들면, 비특허 문헌 1 참조.).

비특허 문헌 1 : D. Yang, B. Fowler, and A. El Gamal, "A Nyquist Rate Pixel Level ADC for CMOS Image Sensors," Proc. of IEEE 1998 Custom Integrated Circuits Conf., Santa Clara, CA, May 1998, pp. 237-240(1998).

상술한 종래 기술에서는, 복수의 포토 다이오드를 갖는 화소에 적용하는 경우에, 포토 다이오드마다 아날로그 디지털 변환 장치를 배치할 필요가 있기 때문에, 화소의 구성이 복잡하게 된다는 문제가 있다.

본 기술은 이와 같은 상황을 감안하여 생겨진 것으로, 복수의 신호를 입력 가능한 비교부를 갖는 아날로그 디지털 변환 장치를 사용하여 복수의 포토 다이오드를 갖는 화소의 아날로그 디지털 변환 장치를 공통화하여, 화소의 구성을 간략화하는 것을 목적으로 한다.

본 기술은, 상술한 문제점을 해소하기 위해 이루어진 것으로, 그 제1의 측면은, 입력 신호가 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와, 상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부를 구비하는 비교 장치이다. 이에 의해, 복수의 신호 입력 트랜지스터의 어느 하나가 선택되고, 이 선택된 신호 입력 트랜지스터의 입력 신호와 참조 신호와의 비교가 행하여진다는 작용을 가져온다.

또한, 이 제1의 측면에서, 상기 신호 입력 트랜지스터 선택부는, 상기 복수의 신호 입력 트랜지스터 중 상기 선택의 대상이 아닌 신호 입력 트랜지스터의 상기 제어 단자에 당해 신호 입력 트랜지스터를 비도통 상태로 하는 전압을 인가함에 의해 상기 선택을 행하여도 좋다. 이에 의해, 선택의 대상이 아닌 신호 입력 트랜지스터가 비도통 상태가 된다는 작용을 가져온다.

또한, 이 제1의 측면에서, 상기 신호 입력 트랜지스터 선택부는, 상기 복수의 신호 입력 트랜지스터 중 상기 선택의 대상이 아닌 신호 입력 트랜지스터에 흐르는 전류를 차단함에 의해 상기 선택을 행하여도 좋다. 이에 의해, 선택의 대상이 아닌 신호 입력 트랜지스터에 흐르는 전류가 차단된다는 작용을 가져온다.

또한, 이 제1의 측면에서, 상기 부하부는, 상기 복수의 신호 입력 트랜지스터에 전류를 공급하는 전류원에 의해 구성되어도 좋다. 이에 의해, 전류원에 의해, 전류의 변화가 전압의 변화로 변환된다는 작용을 가져온다.

또한, 이 제1의 측면에서, 상기 부하부는, 상기 참조 입력 트랜지스터에 흐르는 전류와 거의 동등한 전류를 상기 복수의 신호 입력 트랜지스터에 대해 공급하는 커런트 미러 회로에 의해 구성되어도 좋다. 이에 의해, 커런트 미러 회로에 의해 부하부가 구성된다는 작용을 가져온다.

또한, 이 제1의 측면에서, 입력 신호가 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터의 각각과 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 복수의 참조 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 복수의 참조 입력 트랜지스터 중의 하나에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와, 상기 복수의 신호 입력 트랜지스터 및 상기 복수의 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부를 구비하여도 좋다. 이에 의해, 복수의 차동쌍의 어느 하나가 선택되고, 이 선택된 차동쌍에서 입력 신호와 참조 신호와의 비교가 행하여진다는 작용을 가져온다.

또한, 이 제1의 측면에서, 상기 신호 입력 트랜지스터 선택부는, 복수의 상기 차동쌍 중 상기 선택의 대상이 아닌 신호 입력 트랜지스터를 포함하는 상기 차동쌍에 흐르는 전류를 차단함에 의해 상기 선택을 행하여도 좋다. 이에 의해, 선택의 대상이 아닌 신호 입력 트랜지스터를 포함하는 차동쌍에 흐르는 전류가 차단된다는 작용을 가져온다.

또한, 이 제1의 측면에서, 상기 신호 입력 트랜지스터 선택부는, 상기 복수의 차동쌍의 각각에 접속되어 상기 차동쌍에 흐르는 전류를 제어하는 복수의 정전류 전원에 의해 구성되어 상기 선택의 대상이 아닌 신호 입력 트랜지스터를 포함하는 상기 차동쌍에 흐르는 전류를 상기 정전류 전원에 의해 차단하여도 좋다. 이에 의해, 정전류 전원에 의해 선택의 대상이 아닌 신호 입력 트랜지스터를 포함하는 차동쌍에 흐르는 전류가 차단된다는 작용을 가져온다.

또한, 본 기술의 제2의 측면은, 입력 신호가 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와, 상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부와, 상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 입력 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부를 구비하는 아날로그 디지털 변환 장치이다. 이에 의해, 복수의 신호 입력 트랜지스터의 어느 하나가 선택되고, 이 선택된 신호 입력 트랜지스터의 입력 신호와 참조 신호와의 비교가 행하여진다는 작용을 가져온다.

또한, 본 기술의 제3의 측면은, 입사한 광에 응한 신호를 생성하는 광전변환부와, 상기 생성된 신호가 각각 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와, 상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부와, 상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 생성된 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부를 구비하는 고체 촬상 소자이다. 이에 의해, 복수의 신호 입력 트랜지스터의 어느 하나가 선택되고, 이 선택된 신호 입력 트랜지스터의 입력 신호와 참조 신호와의 비교가 행하여진다는 작용을 가져온다.

또한, 본 기술의 제4의 측면은, 입사한 광에 응한 신호를 생성하는 복수의 광전변환부와, 상기 생성된 신호가 각각 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 생성된 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와, 상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 생성된 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부와, 상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 생성된 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부와, 상기 출력된 디지털의 신호를 처리하는 처리 회로를 구비하는 촬상 장치이다. 이에 의해, 복수의 신호 입력 트랜지스터의 어느 하나가 선택되고, 이 선택된 신호 입력 트랜지스터의 입력 신호와 참조 신호와의 비교가 행하여진다는 작용을 가져온다.

본 기술에 의하면, 비교부에서 복수의 아날로그의 신호를 선택하여 참조 신호와의 비교를 행함에 의해, 아날로그 디지털 변환 장치의 구성을 간략화한다. 라는 우수한 효과를 이룰 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.

도 1은 본 기술의 실시의 형태에서의 촬상 장치의 구성례를 도시하는 도면.
도 2는 본 기술의 실시의 형태에서의 수직 구동부(40)의 구성례를 도시하는 도면.
도 3은 본 기술의 실시의 형태에서의 수평 제어부(50)의 구성례를 도시하는 도면.
도 4는 본 기술의 제1의 실시의 형태에서의 화소(100)의 구성례를 도시하는 도면.
도 5는 본 기술의 제1의 실시의 형태에서의 광전변환부(110)의 구성례를 도시하는 도면.
도 6은 본 기술의 제1의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면.
도 7은 본 기술의 제1의 실시의 형태에서의 비교 출력 처리부(160)의 구성례를 도시하는 도면.
도 8은 본 기술의 실시의 형태에서의 변환 결과 유지부(170)의 구성례를 도시하는 도면.
도 9는 본 기술의 실시의 형태에서의 시각 코드 전송부(200)의 구성례를 도시하는 도면.
도 10은 본 기술의 제1의 실시의 형태에서의 아날로그 디지털 변환 처리의 한 예를 도시하는 도면.
도 11은 본 기술의 제1의 실시의 형태에서의 아날로그 디지털 변환 처리의 한 예를 도시하는 도면.
도 12는 본 기술의 제2의 실시의 형태에서의 광전변환부(110)의 구성례를 도시하는 도면.
도 13은 본 기술의 제3의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면.
도 14는 본 기술의 제2의 실시의 형태에서의 아날로그 디지털 변환 처리의 한 예를 도시하는 도면.
도 15는 본 기술의 제4의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면.
도 16은 본 기술의 제5의 실시의 형태에서의 화소(100)의 구성례를 도시하는 도면.
도 17은 본 기술의 제5의 실시의 형태에서의 광전변환부(110)의 구성례를 도시하는 도면.
도 18은 본 기술의 제5의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면.
도 19는 본 기술의 제6의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면.
도 20은 본 기술의 제7의 실시의 형태에서의 비교 출력 처리부(160)의 구성례를 도시하는 도면.
도 21은 본 기술의 제7의 실시의 형태에서의 펄스폭 변경부(164)의 구성례를 도시하는 도면.
도 22는 본 기술의 제7의 실시의 형태의 변형례에서의 비교 출력 처리부(160)의 구성례를 도시하는 도면.

이하, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 칭한다)에 관해 설명한다. 설명은 이하의 순서에 의해 행한다.

1. 제1의 실시의 형태(복수의 신호 입력 트랜지스터를 갖는 비교부를 사용하는 경우의 예)

2. 제2의 실시의 형태(복수의 포토 다이오드를 갖는 광전변환부를 사용하는 경우의 예)

3. 제3의 실시의 형태(복수의 신호 입력 트랜지스터와 복수의 참조 입력 트랜지스터를 갖는 비교부를 사용하는 경우의 예)

4. 제4의 실시의 형태(복수의 신호 입력 트랜지스터와 복수의 참조 입력 트랜지스터와 복수의 정전류 전원을 갖는 비교부를 사용하는 경우의 예)

5. 제5의 실시의 형태(비교부의 출력 펄스폭을 변경하는 경우의 예)

<1. 제1의 실시의 형태>

[촬상 장치의 구성]

도 1은, 본 기술의 실시의 형태에서의 촬상 장치(1)의 구성례를 도시하는 도면이다. 이 촬상 장치(1)는, 화소 어레이부(10)와, 시각 코드 생성부(20)와, 참조 신호 생성부(30)와, 수직 구동부(40), 수평 제어부(50)를 구비한다.

화소 어레이부(10)는, 복수의 화소(100)가 배치되어, 화상 신호를 생성하는 것이다. 이 화소 어레이부(10)는, 2차원 행형상으로 배치되어 화상 신호를 생성하는 화소(100)와 화소열의 사이에 배치된 복수의 시각 코드 전송부(200)에 의해 구성된다. 화소(100)는, 광전변환을 행하여 아날로그의 화상 신호를 생성하고, 이 아날로그의 화상 신호에 대해 아날로그 디지털 변환을 행하는 것이다. 그 후, 화소(100)는, 아날로그 디지털 변환의 결과로서 후술하는 시각 코드를 출력한다. 시각 코드 전송부(200)는, 이 시각 코드를 전송하는 것이다. 신호선(101)은, 화소(100)와 시각 코드 전송부(200)를 접속하는 신호선이다. 화소(100) 및 시각 코드 전송부(200)의 구성의 상세에 관해서는, 후술한다. 또한, 화소 어레이부(10)는, 청구의 범위에 기재된 고체 촬상 소자의 한 예이다.

시각 코드 생성부(20)는, 시각 코드를 생성하고, 시각 코드 전송부(200)에 대해 출력하는 것이다. 여기서, 시각 코드란, 화소(100)에서의 아날로그 디지털 변환의 시작부터의 경과 시간을 나타내는 부호이다. 이 시각 코드는, 변환 후의 디지털의 화상 신호의 비트수와 동등한 사이즈이고, 예를 들면, 그레이 코드를 사용할 수 있다. 시각 코드는, 신호선 21을 이용하여 시각 코드 전송부(200)에 대해 출력된다.

참조 신호 생성부(30)는, 참조 신호를 생성하여, 화소(100)에 대해 출력하는 것이다. 이 참조 신호는, 화소(100)에서의 아날로그 디지털 변환의 기준이 되는 신호이고, 예를 들면, 전압이 램프형상으로 저하되는 신호를 사용할 수 있다. 이 참조 신호는, 신호선(31)을 통하여 출력된다. 또한, 시각 코드 생성부(20)에 의한 시각 코드의 생성 및 출력은, 참조 신호 생성부(30)에 의한 참조 신호의 생성 및 출력과 동기하여 실행된다. 이에 의해, 시각 코드 생성부(20) 및 참조 신호 생성부(30)로부터 출력된 시각 코드 및 참조 신호는 1대1로 대응하고, 시각 코드로부터 참조 신호의 전압을 취득할 수 있다. 후술하는 시각 코드 복호부(52)는, 시각 코드로부터 참조 신호의 전압을 취득함에 의해 복호를 행한다.

수직 구동부(40)는, 화소(100)의 제어 신호 등을 생성하여 출력하는 것이다. 이 제어 신호는, 신호선(41)을 통하여 화소(100)에 출력된다. 수직 구동부(40)의 구성의 상세에 관해서는, 후술한다.

수평 제어부(50)는, 시각 코드 전송부(200)에 의해 전송된 시각 코드를 처리하는 것이다. 시각 코드는, 신호선(11)을 통하여 수평 제어부(50)에 입력된다. 수평 제어부(50)의 구성의 상세에 관해서는, 후술한다. 또한, 수평 제어부(50)는, 청구의 범위에 기재된 처리 회로의 한 예이다.

[수직 제어부의 구성]

도 2는, 본 기술의 실시의 형태에서의 수직 구동부(40)의 구성례를 도시하는 도면이다. 이 수직 구동부(40)는, 제어 신호 생성부(42)와, 전원부(43)를 구비한다.

제어 신호 생성부(42)는, 화소(100)의 제어 신호를 생성하여 출력하는 것이다. 전원부(43)는, 화소(100)의 동작에 필요해지는 전원을 공급하는 것이다. 이들의 제어 신호 및 전원은, 신호선(41)에 의해 전달된다. 동 도면에 도시한 바와 같이, 신호선(41)은, 복수의 신호선(OFG, OFD, TX, SEL1, SEL2, SEL3, SEL4, BIAS, INI, WORD) 및 복수의 전원선(Vdd1, Vdd2)에 의해 구성된다. 신호선(OFG, OFD, TX, SEL1, SEL2, SEL3, SEL4, BIAS, INI, WORD)은, 제어 신호 생성부(42)에 접속되고, 화소(100)의 제어 신호를 전달한다. 한편, 전원선(Vdd1, Vdd2)은, 전원부(43)에 접속되어 전원의 공급용으로 제공된다. 이들의 신호선의 상세에 관해서는 후술한다.

[수평 제어부의 구성]

도 3은, 본 기술의 실시의 형태에서의 수평 제어부(50)의 구성례를 도시하는 도면이다. 이 수평 제어부(50)는, 시각 코드 복호부(52)와, 칼럼 신호 처리부(53)와, 클록 신호 생성부(54)를 구비한다.

시각 코드 복호부(52)는, 시각 코드를 복호하는 것이다. 이 복호에 의해, 아날로그 디지털 변환의 결과인 디지털의 화상 신호가 생성된다. 이 시각 코드 복호부(52)는, 수평 제어부(50)에 복수 배치되어 있고, 화소 어레이부(10)에 배치된 시각 코드 전송부(200)와 1대1로 대응하고 있다. 이들의 시각 코드 복호부(52)에는, 대응하는 시각 코드 전송부(200)로부터 동시에 시각 코드가 입력된다. 이 입력된 시각 코드의 복호는, 이들의 시각 코드 복호부(52)에 의해, 동시 병행하여 행하여진다. 그 후, 복호된 복수의 디지털의 화상 신호는, 칼럼 신호 처리부(53)에 입력된다.

칼럼 신호 처리부(53)는, 시각 코드 복호부(52)에 의해 출력된 디지털의 화상 신호를 처리하는 것이다. 이 처리로서, 후술하는 상관 이중 샘플링(Correlated Double Sampling : CDS)을 행할 수가 있다. 또한, 칼럼 신호 처리부(53)는, 처리된 디지털의 화상 신호에 대해 수평 전송을 행한다. 이것은, 복수의 시각 코드 복호부(52)에 의해 동시에 입력된 복수의 디지털의 화상 신호에 대응하는 처리 완료의 화상 신호를 차례로 전송하여 출력하는 것이다. 칼럼 신호 처리부(53)로부터 출력된 화상 신호는, 촬상 장치(1)의 출력 화상 신호에 해당한다.

[화소의 구성]

도 4는, 본 기술의 제1의 실시의 형태에서의 화소(100)의 구성례를 도시하는 도면이다. 이 화소(100)는, 광전변환부(110)와, 광전변환부(120)와, 광전변환부(130)와, 광전변환부(140)와, 아날로그 디지털 변환부(AD 변환부(190))를 구비한다.

광전변환부(110 내지 140)는, 광전변환을 행하여 입사광에 응한 아날로그의 화상 신호를 생성하고, 유지하는 것이다. 또한, 광전변환부(110 내지 140)는, 수직 구동부(40)에 의해 제어되어, 유지한 아날로그의 화상 신호를 아날로그 디지털 변환부(190)의 비교부(150)에 대해 출력한다. 이들의 아날로그의 화상 신호는 신호선(102 내지 105)을 통하여 비교부(150)에 대해 출력된다. 광전변환부(110) 등의 구성의 상세에 관해서는, 후술한다.

아날로그 디지털 변환부(190)는, 광전변환부(110) 등에 의해 생성된 아날로그의 화상 신호를 아날로그 디지털 변환하는 것이다. 이 아날로그 디지털 변환부(190)는, 비교부(150)와, 비교 출력 처리부(160)와, 변환 결과 유지부(170)를 구비한다. 또한, 아날로그 디지털 변환부(190)는, 청구의 범위에 기재된 아날로그 디지털 변환 장치의 한 예이다.

비교부(150)는, 참조 신호 생성부(30)에 의해 생성된 참조 신호와 광전변환부(110) 등에 의해 출력된 아날로그의 화상 신호를 비교하는 것이다. 비교 결과는, 신호선(106)을 통하여 비교 출력 처리부(160)에 대해 출력된다. 이 비교부(150)는, 광전변환부(110) 등으로부터 출력된 복수의 아날로그의 화상 신호 중의 하나와 참조 신호와의 비교를 행한다. 즉, 신호선(102 내지 105) 중의 하나의 신호선에 의해 전달된 아날로그의 화상 신호의 전압과 참조 신호의 전압과의 비교가 행하여진다. 비교 결과는 전기 신호로서 출력된다. 예를 들면, 아날로그의 화상 신호의 전압이 참조 신호의 전압보다 작은 시치(時値)「1」, 아날로그의 화상 신호의 전압이 참조 신호의 전압보다 큰 시치「0」의 신호를 출력할 수 있다. 비교부(150)의 구성의 상세에 관해서는, 후술한다. 또한, 비교부(150)는, 청구의 범위에 기재된 비교 장치의 한 예이다.

비교 출력 처리부(160)는, 비교부(150)에 의해 출력된 비교 결과를 처리하여, 처리 완료의 비교 결과를 변환 결과 유지부(170)에 대해 출력하는 것이다. 처리 완료의 비교 결과는, 신호선(107)을 통하여 변환 결과 유지부(170)에 대해 출력된다. 이 처리로서, 예를 들면, 레벨 변환이나 파형의 정형(整形)을 행할 수가 있다.

변환 결과 유지부(170)는, 비교 출력 처리부(160)에 의해 출력된 처리 완료의 비교 결과에 의거하여 시각 코드 전송부(200)로부터 출력된 시각 코드를 아날로그 디지털 변환의 결과로서 유지하는 것이다. 이 변환 결과 유지부(170)는, 비교 결과가, 예를 들면, 값(値)「1」부터 「0」으로 변화한 때에, 시각 코드 전송부(200)로부터 출력된 시각 코드를 유지한다. 이때의 시각 코드는, 시각 코드 생성부(20)에 의해 생성되고 시각 코드 전송부(200)에 의해 화소(100)에 전송된 시각 코드이다. 그 후, 변환 결과 유지부(170)는, 수직 구동부(40)의 제어에 의해, 유지한 시각 코드를 시각 코드 전송부(200)에 대해 출력한다. 시각 코드 전송부(200)는, 이 출력된 시각 코드를 수평 제어부(50)의 시각 코드 복호부(52)에 전송한다.

전술한 바와 같이, 참조 신호로서 높은 전압부터 낮은 전압까지 램프형상으로 변화하는 신호를 사용하여, 이 참조 신호의 전압이 아날로그의 화상 신호의 전압보다 높은 상태로부터 낮은 상태로 이행한 때의 시각 코드를 변환 결과 유지부(170)에 유지할 수 있다. 즉, 아날로그의 화상 신호와 참조 신호가 개략 동 등하게 된 때의 시각 코드가 변환 결과 유지부(170)에 유지된다. 유지된 시각 코드는, 시각 코드 복호부(52)에서 대응하는 시각에서의 참조 신호의 전압을 나타내는 디지털의 신호로 변환된다. 이에 의해, 광전변환부(110)에 의해 생성된 아날로그의 화상 신호의 아날로그 디지털 변환을 행할 수가 있다. 또한, 변환 결과 유지부(170)는, 청구의 범위에 기재된 유지부의 한 예이다.

[광전변환부의 구성]

도 5는, 본 기술의 제1의 실시의 형태에서의 광전변환부(110)의 구성례를 도시하는 도면이다. 이 광전변환부(110)는, 전하 생성부(111)와, 생성 전하 유지부(113)를 구비한다. 또한, 전하 생성부(111)는, MOS 트랜지스터(502 및 503)와, 포토 다이오드(501)를 구비한다. 여기서, MOS 트랜지스터(502 및 503)로는, N채널 MOS 트랜지스터를 사용할 수 있다. 또한, 광전변환부(110)에는, 복수의 신호선(OFD, OFG, TX)이 접속된다. 오버플로 드레인 신호선(OFD(Overflow Drain))은, 포토 다이오드(501)의 리셋 전압을 공급하는 신호선이다. 오버플로 게이트 신호선(OFG(Overflow Gate))은, MOS 트랜지스터(502)에 제어 신호를 전달하는 신호선이다. 전송 신호선(TX(Transfer))은, MOS 트랜지스터(503)에 제어 신호를 전달하는 신호선이다. 동 도면에 도시한 바와 같이, 오버플로 게이트 신호선(OFG) 및 전송 신호선(TX)은, 어느 것이나 MOS 트랜지스터의 게이트에 접속된다. 게이트 및 소스 사이의 임계치 전압 이상의 전압(이하, 온 신호라고 칭한다.)이 이들의 신호선을 통하여 입력되면, 해당하는 MOS 트랜지스터가 도통 상태가 된다.

MOS 트랜지스터(502)의 드레인 및 게이트는, 각각 오버플로 드레인 신호선(OFD) 및 오버플로 게이트 신호선(OFG)에 접속된다. MOS 트랜지스터(502)의 소스는, 포토 다이오드(501)의 캐소드 및 MOS 트랜지스터(503)의 소스에 접속된다. 포토 다이오드(501)의 애노드는 접지된다. MOS 트랜지스터(503)의 게이트는 전송 신호선(TX)에 접속되고, 드레인은 신호선(102) 및 생성 전하 유지부(113)의 일단에 접속된다. 생성 전하 유지부(113)의 타단은, 접지된다.

포토 다이오드(501)는, 조사된 광량에 응한 전하를 생성하고, 생성한 전하를 유지하는 것이다.

MOS 트랜지스터(502)는, 포토 다이오드(501)에서 과잉하게 생성된 전하를 배출하는 것이다. 또한, 이 MOS 트랜지스터(502)는, 포토 다이오드(501)와 오버플로 드레인 신호선(OFD)과의 사이를 도통시킴에 의해 포토 다이오드(501)에 축적된 전하의 배출을 또한 행한다. 즉, 포토 다이오드(501)의 리셋을 또한 행한다.

MOS 트랜지스터(503)는, 포토 다이오드(501)에 의해 생성된 전하를 생성 전하 유지부(113)에 전송하는 것이다. 이 MOS 트랜지스터(503)는, 포토 다이오드(501)와 생성 전하 유지부(113)의 사이를 도통시킴에 의해 전하의 전송을 행한다.

생성 전하 유지부(113)는, MOS 트랜지스터(503)에 의해 전송된 전하를 유지하는 것이다. 이 생성 전하 유지부(113)로서, 반도체 기판의 확산층에 형성된 플로팅 디퓨전 영역을 사용할 수 있다. 이 생성 전하 유지부(113)에 유지된 전하에 응한 신호는, 광전변환부(110)에 의해 생성된 아날로그의 화상 신호에 해당하고, 신호선(102)을 통하여 비교부(150)에 대해 출력된다.

광전변환부(120 내지 140)의 구성은 광전변환부(110)의 구성과 마찬가지이기 때문에, 설명을 생략한다. 광전변환부(120 내지 140)에 의해 생성된 아날로그의 화상 신호는, 각각 신호선(103 내지 105)을 통하여 비교부(150)에 대해 출력된다.

[비교부의 구성]

도 6은, 본 기술의 제1의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면이다. 이 비교부(150)는, 신호 입력 트랜지스터(153, 154, 155 및 156)와, 참조 입력 트랜지스터(157)와, MOS 트랜지스터(151, 152, 158, 401, 402, 403 및 404)를 구비한다. 여기서, MOS 트랜지스터(151 및 152)로는 P채널 MOS 트랜지스터를 사용할 수 있다. MOS 트랜지스터(158, 401, 402, 403 및 404)로는 N채널 MOS 트랜지스터를 사용할 수 있다. 마찬가지로, 신호 입력 트랜지스터(153, 154, 155 및 156) 내지 참조 입력 트랜지스터(157)에도 N채널 MOS 트랜지스터를 사용할 수 있다. 또한, MOS 트랜지스터(151)는, 청구의 범위에 기재된 부하부의 한 예이다. MOS 트랜지스터(401, 402, 403 및 404)는, 청구의 범위에 기재된 신호 입력 트랜지스터 선택부의 한 예이다.

또한, 비교부(150)에는, 전술한 신호선(102) 등 외에, 복수의 신호선(SEL1 내지 4, BIAS, REF)과 전원선(Vdd1)이 접속된다. 선택 신호선(SEL(Select)1 내지 4)은, 각각 MOS 트랜지스터(401, 402, 403 및 404)에 제어 신호를 전달하는 신호선이다. 바이어스 신호선(BIAS(Bias))은, MOS 트랜지스터(158)에 바이어스 전압을 공급하는 신호선이다. 참조 신호선(REF(Reference))은, 참조 입력 트랜지스터(157)에 참조 신호를 전달하는 신호선이다. 전원선(Vdd1)은, 비교부(150)의 전원을 공급하는 전원선이다.

MOS 트랜지스터(151 및 152)의 소스는, 전원선(Vdd1)에 공통으로 접속된다. MOS 트랜지스터(151)의 게이트는, MOS 트랜지스터(152)의 게이트 및 드레인 및 참조 입력 트랜지스터(157)의 드레인에 접속된다. MOS 트랜지스터(151)의 드레인은, 신호 입력 트랜지스터(153 내지 156)의 드레인, MOS 트랜지스터(401 내지 404)의 드레인 및 신호선(106)에 접속된다. 신호 입력 트랜지스터(153 내지 156)의 소스 및 참조 입력 트랜지스터(157)의 소스는, MOS 트랜지스터(158)의 드레인에 공통으로 접속된다. MOS 트랜지스터(158)의 게이트는 바이어스 신호선(BIAS)에 접속되고, 소스는 접지된다. MOS 트랜지스터(153 내지 156)의 게이트는, 각각 신호선(102 내지 105)에 접속된다. MOS 트랜지스터(401)의 게이트 및 소스는, 각각 선택 신호선(SEL1) 및 신호선(102)에 접속된다. MOS 트랜지스터(402)의 게이트 및 소스는, 각각 선택 신호선(SEL2) 및 신호선(103)에 접속된다. MOS 트랜지스터(403)의 게이트 및 소스는, 각각 선택 신호선(SEL3) 및 신호선(104)에 접속된다. MOS 트랜지스터(404)의 게이트 및 소스는, 각각 선택 신호선(SEL4) 및 신호선(105)에 접속된다. 참조 입력 트랜지스터(157)의 게이트는, 참조 신호선(REF)에 접속된다.

신호 입력 트랜지스터(153 내지 156)는, 입력 신호가 제어 단자인 게이트에 입력되는 MOS 트랜지스터이다. 동 도면의 신호 입력 트랜지스터(153 내지 156)에는, 입력 신호로서 아날로그의 화상 신호가 입력된다. 이들의 신호 입력 트랜지스터(153 내지 156)는, 각각 드레인 및 소스가 공통으로 접속되어 있다. 즉, 이들 신호 입력 트랜지스터는, 병렬로 접속되어 있다.

참조 입력 트랜지스터(157)는, 참조 신호가 제어 단자인 게이트에 입력되는 MOS 트랜지스터이다. 이 참조 입력 트랜지스터(157)는, 상술한 병렬로 접속된 신호 입력 트랜지스터(153 내지 156)의 각각과 차동쌍을 구성한다. 이 차동쌍에 의해 입력 신호 및 참조 신호의 비교가 행하여진다. 구체적으로는, 입력 신호가 참조 신호보다 작은 경우에는, 신호 입력 트랜지스터(153 내지 156)에 흐르는 전류보다 참조 입력 트랜지스터(157)에 흐르는 전류의 쪽이 커진다. 역으로, 입력 신호가 참조 신호보다 큰 경우에는, 신호 입력 트랜지스터(153 내지 156)에 흐르는 전류보다 참조 입력 트랜지스터(157)에 흐르는 전류의 쪽이 작아진다. 이와 같이, 입력 신호 및 참조 신호의 차분에 응한 전류가 차동쌍을 구성하는 신호 입력 트랜지스터(153 내지 156) 및 참조 입력 트랜지스터(157)에 흐르는 것이 된다.

MOS 트랜지스터(401 내지 404)는, 신호 입력 트랜지스터(153 내지 156)의 어느 하나를 선택하는 것이다. 이 MOS 트랜지스터(401 내지 404)에 의해 선택된 신호 입력 트랜지스터(153 내지 156)만이 상술한 비교용으로 제공된다. 이에 의해, 선택된 아날로그의 화상 신호와 참조 신호와의 비교가 행하여진다. MOS 트랜지스터(401 내지 404)에 의한 선택의 상세에 관해서는, 후술한다.

MOS 트랜지스터(151)는, 신호 입력 트랜지스터(153 내지 156) 및 참조 입력 트랜지스터(157)의 어느 하나에 흐르는 전류가 입력 신호 및 참조 신호의 차분에 응하여 변화한 때에, 이 전류의 변화를 전압의 변화로 변환하는 것이다. 또한, MOS 트랜지스터(152)는, 참조 입력 트랜지스터(157)에 흐르는 전류의 변화를 전압의 변화로 변환하는 것이다. 이들 MOS 트랜지스터(151 및 152)는, 커런트 미러 회로를 구성한다. 이 커런트 미러 회로는, 참조 입력 트랜지스터(157)에 흐르는 전류와 동등한 전류가 신호 입력 트랜지스터(153 내지 156)에 흐르도록 작용한다. 이에 의해, 입력 신호 및 참조 신호의 비교를 고속으로 행할 수 있다.

MOS 트랜지스터(158)는, 차동쌍을 구성하는 신호 입력 트랜지스터(153 내지 156) 및 참조 입력 트랜지스터(157)에 흐르는 전류를 제어하는 것이다. 이 MOS 트랜지스터(158)의 게이트에는, 바이어스 신호선(BIAS)에 의해 소정의 바이어스 전압이 공급된다. 이에 의해 MOS 트랜지스터(158)는, 정전류 전원으로서 동작한다.

이와 같이, 동 도면의 비교부(150)는, 복수의 신호 입력 트랜지스터(153 내지 156)를 가지며, 이 중의 하나를 선택하여 비교 동작을 행하게 할 수 있다. 또한, 참조 입력 트랜지스터(157)와 MOS 트랜지스터(151 및 152)로 이루어지는 커런트 미러 회로를 복수의 신호 입력 트랜지스터에 의해 공유하는 구성으로 하고 있다. 이 때문에, 복수의 비교부를 사용하여, 광전변환부(110 내지 140)의 각 출력과 참조 신호와의 비교를 행하는 경우에 비하여, 간편한 구성으로 할 수 있다.

[선택 방법]

MOS 트랜지스터(401 내지 404)에 의한 신호 입력 트랜지스터(153 내지 156)의 선택 방법에 관해, 신호 입력 트랜지스터(153)를 선택하는 경우를 예로 들어 설명한다. 우선, 참조 신호선(REF)의 전압을 0V로 한다. 이에 의해, 참조 입력 트랜지스터(157)는 비도통 상태가 된다. 그러면, 신호 입력 트랜지스터(153 내지 156), 참조 입력 트랜지스터(157) 및 MOS 트랜지스터(158)에 의해 구성되는 차동 증폭 회로의 작용에 의해, 신호 입력 트랜지스터(153 내지 156)의 드레인은, 0V 부근의 전압이 된다. 다음에, 선택 신호선(SEL1 내지 4)에 온 신호를 입력하여 MOS 트랜지스터(401 내지 404)를 도통 상태로 한다. 이에 의해, 귀환 회로가 형성되고, 신호 입력 트랜지스터(153 내지 156)의 드레인은, 약 0V의 전압이 된다. 그러면, 신호선(102 내지 105)에 접속된 광전변환부(110 내지 140)의 생성 전하 유지부(113)가 방전되어, 신호선(102 내지 105)의 전압이 0V가 된다.

이에 의해, 신호 입력 트랜지스터(153 내지 156)를 비선택 상태로 할 수 있다. 그 후, 선택 신호선(SEL1 내지 4)에의 온 신호의 입력을 정지함과 함께 참조 신호선(REF)의 전압을 신호 입력 트랜지스터(153)가 도통 상태가 되는 바이어스 전압으로 설정하고, 선택 신호선(SEL1)에 온 신호를 입력하여 MOS 트랜지스터(401)를 도통 상태로 한다. 이에 의해, 신호 입력 트랜지스터(153)를 선택할 수 있다. 이와 같이, MOS 트랜지스터(401 내지 404)에 의한 선택이 행하여진다.

동 도면의 비교부(150)에서는, MOS 트랜지스터(151 및 152)로 이루어지는 커런트 미러 회로를 구비하고 있고, 신호 입력 트랜지스터(153)의 드레인을 0V로 하는 작용을 더욱 높일 수 있다. 즉, 참조 신호선(REF)의 전압을 0V로 한 때, MOS 트랜지스터(152)에 흐르는 전류가 약 0A가 된다. MOS 트랜지스터(151)는 MOS 트랜지스터(152)와 커런트 미러 회로를 구성하기 때문에, MOS 트랜지스터(151)를 흐르는 전류도 약 0A가 된다. 이 때문에, 신호 입력 트랜지스터(153)의 드레인의 전압을 보다 정확하게 0V로 할 수 있다.

또한, 이들 MOS 트랜지스터(401 내지 404)는 광전변환부(110 내지 140)의 전하 생성부(113)를 리셋하는 기능을 또한 구비하고 있다. 이 리셋은, 다음과 같이 행할 수 있다. 우선, 참조 신호선(REF)에 생성 전하 유지부(113)의 리셋 전압에 상당하는 전압을 인가한다. 이에 의해, 참조 입력 트랜지스터(157)가 도통 상태가 된다. 상술한 차동 증폭 회로 및 커런트 미러 회로의 작용에 의해, MOS 트랜지스터(401 내지 404)의 드레인의 전압도 리셋 전압에 개략 동등한 값이 된다. 다음에, 선택 신호선(SEL1 내지 4)에 온 신호를 입력하여 MOS 트랜지스터(401 내지 404)를 도통 상태로 한다. 이에 의해, 광전변환부(110 내지 140)의 생성 전하 유지부(113)에 리셋 전압이 인가되고, 리셋을 행할 수가 있다.

이와 같이, 본 기술의 제1의 실시의 형태에서는, MOS 트랜지스터(401 내지 404)에 의해, 신호 입력 트랜지스터(153 내지 156)의 선택과 생성 전하 유지부(113)의 리셋이 행하여진다. 이에 의해, 아날로그 디지털 변환부(190)의 구성을 간략화할 수 있다. 또한, 커런트 미러 회로를 사용함에 의해, 차동 증폭 회로에서의 이득을 향상시킬 수 있고, 이들 신호 입력 트랜지스터(153 내지 156)의 선택과 생성 전하 유지부(113)의 리셋을 보다 정확하게 행할 수 있다.

또한, 비교부(150)의 구성은, 이 예로 한정되지 않는다. 예를 들면, 커런트 미러 회로를 구성하는 MOS 트랜지스터(151 및 152) 대신에 저항 부하 또는 정전류 전원을 사용할 수도 있다. 이때, 저항 부하 등은, 차동쌍 중의 신호 입력 트랜지스터(153 내지 156) 및 참조 입력 트랜지스터(157)의 어느 하나 또는 양방에 접속할 수 있다.

[비교 출력 처리부의 구성]

도 7은, 본 기술의 제1의 실시의 형태에서의 비교 출력 처리부(160)의 구성례를 도시하는 도면이다. 이 비교 출력 처리부(160)는, MOS 트랜지스터(511 내지 517)를 구비한다. 여기서, MOS 트랜지스터(511, 513 및 515)는, P채널 MOS 트랜지스터에 의해 구성할 수 있다. 또한, MOS 트랜지스터(512, 514, 516 및 517)는, N채널 MOS 트랜지스터에 의해 구성할 수 있다. 또한, MOS 트랜지스터(511)는 전치(前置) 증폭부(161)를 구성한다. MOS 트랜지스터(512)는, 레벨 변환부(162)를 구성한다. MOS 트랜지스터(513 내지 517)는, 파형 정형부(163)를 구성한다. 또한, 비교 출력 처리부(160)에는, 전술한 신호선(106 및 107) 외에, 초기화 신호선(INI(Initialize)) 및 전원선(Vdd1 및 Vdd2)이 접속된다. 초기화 신호선(INI)은, MOS 트랜지스터(513 및 516)에 제어 신호를 전달하는 신호선이다. 전원선(Vdd1 및 Vdd2)은, 비교 출력 처리부(160)에 전원을 공급하는 전원선이다.

MOS 트랜지스터(511)의 소스 및 게이트는, 각각 전원선(Vdd1) 및 신호선(106)에 접속된다. MOS 트랜지스터(511)의 드레인은, MOS 트랜지스터(512)의 드레인에 접속된다. MOS 트랜지스터(512)의 게이트는 전원선(Vdd2)에 접속되고, 소스는 MOS 트랜지스터(514 및 516)의 드레인 및 MOS 트랜지스터(515 및 517)의 게이트에 접속된다. MOS 트랜지스터(513 및 516)의 게이트는, 초기화 신호선(INI)에 공통으로 접속된다. MOS 트랜지스터(513)의 소스 및 드레인은, 각각 전원선(Vdd2) 및 MOS 트랜지스터(514)의 소스에 접속된다. MOS 트랜지스터(516)의 소스는, 접지된다. MOS 트랜지스터(514)의 게이트는, MOS 트랜지스터(515 및 517)의 드레인 및 신호선(107)에 접속된다. MOS 트랜지스터(515)의 소스는 전원선(Vdd2)에 접속되고, MOS 트랜지스터(517)의 소스는 접지된다.

전치 증폭부(161)는, 비교부(150)에 의해 출력된 비교 결과에 대응하는 신호를 증폭하는 것이다. 이 전치 증폭부(161)는, 증폭한 신호를 레벨 변환부(162)에 대해 출력한다. 이 증폭은, MOS 트랜지스터(511)에 의해 행하여진다.

레벨 변환부(162)는, 전치 증폭부(161)에 의해 출력된 신호의 레벨 변환을 행하는 것이다. 도 6에서 설명한 비교부(150) 및 전치 증폭부(161)에는, 전원선(Vdd1)이 접속되어 있다. 비교부(150) 및 전치 증폭부(161)에서 높은 이득을 얻기 위해, 이 전원선(Vdd1)에 의해 공급되는 전원은 비교적 높은 전압으로 할 필요가 있다. 한편, 후단의 변환 결과 유지부(170) 등은, 디지털 신호를 취급하기 때문에, 비교적 낮은 전압의 전원을 공급할 수 있다. 이 비교적 낮은 전원은, 전원선(Vdd2)에 의해 공급된다. 이에 의해, 변환 결과 유지부(170) 등에서의 소비 전력을 저감함과 함께 변환 결과 유지부(170) 등에 저내압의 트랜지스터를 사용하는 것이 가능해진다. 이와 같이, 다른 전압의 전원이 공급되는 회로 사이에서 신호의 전달을 행하기 위해 레벨 변환부(162)를 배치한다. 이에 의해, 레벨의 변환이 행하여진 신호가 파형 정형부(163)에 대해 출력된다. 동 도면의 레벨 변환부(162)는, 전원선(Vdd2)에 의해 공급되는 전원 전압으로부터 MOS 트랜지스터(512)의 임계치 전압을 감(減)한 전압으로 신호 레벨을 제한할 수 있다.

파형 정형부(163)는, 레벨 변환부(162)에 의해 출력된 신호를 변화가 가파른 신호로 정형하는 것이다. 이 파형 정형부(163)의 동작에 관해 설명한다. 초기 상태에서, 레벨 변환부(162)의 출력은 값「0」이다. 이 상태에서, 초기화 신호선(INI)으로부터 값「1」의 신호가 입력되어, MOS 트랜지스터(516)가 도통 상태가 된다. 이에 의해, MOS 트랜지스터(517)가 비도통 상태가 됨과 함께, MOS 트랜지스터(515)가 도통 상태가 되고, 신호선(107)에는 값「1」이 출력된다. 이때, MOS 트랜지스터(513 및 514)는, 비도통 상태가로 된다. 그 후, 초기화 신호선(INI)에는, 값「0」의 신호가 입력된다. 이에 의해, MOS 트랜지스터(513)는 도통 상태가 되고, MOS 트랜지스터(516)는 비도통 상태가 된다. MOS 트랜지스터(514)는, 비도통 상태이고, 레벨 변환부(162)의 출력 신호가 값「0」이기 때문에, MOS 트랜지스터(515 및 517)의 상태는, 변화하지 않는다.

다음에, 레벨 변환부(162)의 출력 신호가 값「0」부터 「1」로 변화하면, MOS 트랜지스터(517)가 도통 상태로 천이하고, MOS 트랜지스터(515)가 비도통 상태로 천이한다. 이에 의해, 신호선(107)의 전압은 저하된다. 이 때문에, MOS 트랜지스터(514)가 도통 상태로 천이하고, MOS 트랜지스터(515 및 517)의 게이트의 전압이 더욱 상승한다. 이와 같은 정귀환(正歸還) 작용에 의해 신호선(107)의 전압은 급격하게 저하된다. 이에 의해, 파형의 정형을 행할 수가 있다.

[변환 결과 유지부의 구성]

도 8은, 본 기술의 실시의 형태에서의 변환 결과 유지부(170)의 구성례를 도시하는 도면이다. 이 변환 결과 유지부(170)는, 기억 제어부(171)와, 기억부(172 내지 179)를 구비한다. 여기서, 편의상, 아날로그 디지털 변환 후의 디지털의 화상 신호로서 8비트 사이즈의 데이터를 상정한다. 이 때문에, 시각 코드의 사이즈도 8비트가 된다. 또한, 변환 후의 디지털의 화상 신호 및 시각 코드의 사이즈는, 시스템에의 요구에 맞추어서 변경할 수 있다. 예를 들면, 15비트의 사이즈로 할 수도 있다.

또한, 변환 결과 유지부(170)에는, 신호선(107) 외에, 복수의 신호선(WORD, CODE1 내지 8)이 접속된다. 워드 신호선(WORD(Word))은, 기억부(172 내지 179)의 제어 신호를 전달하는 신호선이다. 코드 신호선(CODE(Code)1 내지 8)은, 시각 코드를 쌍방향으로 전달하는 신호선이다. 이 복수의 코드 신호선(CODE1 내지 8)은, 신호선(101)를 구성한다.

기억부(172 내지 179)는, 시각 코드 전송부(200)로부터 입력된 시각 코드를 기억하는 것이다. 이 기억부(172 내지 179)는, 각각 1비트의 시각 코드를 기억한다. 이 기억부(172 내지 179)의 구성에 관해, 기억부(172)를 예로 들어 설명한다. 이 기억부(172)는, 비트 기억부(522)와, 쌍방향 스위치(523)를 구비한다.

쌍방향 스위치(523)는, 신호선(526)과 코드 신호선(CODE1)과의 사이에 접속되고, 데이터를 쌍방향으로 전달하는 것이다. 또한, 이 쌍방향 스위치(523)는, 제어 입력단자를 구비한다. 이 제어 입력단자에는, 신호선(524)이 접속된다. 신호선(524)을 통하여 제어 입력단자에 값「1」이 입력되면, 쌍방향 스위치(523)는 도통 상태가 되고, 신호선(526)과 코드 신호선(CODE1)과의 사이에서 쌍방향으로 데이터의 전달을 행할 수가 있다. 한편, 제어 입력단자에 값「0」이 입력되면, 쌍방향 스위치(523)는, 비도통 상태가 된다.

비트 기억부(522)는, 1비트의 데이터를 기억하는 기억 장치이다. 이 비트 기억부(522)는 입출력단자 및 제어 입력단자를 구비하고, 각각 신호선(526 및 107)이 접속된다. 신호선(107)을 통하여 값「1」의 신호가 제어 입력단자에 입력되면, 비트 기억부(522)는, 신호선(526)을 통하여 쌍방향 스위치(523)로부터 전달된 신호인 1비트의 시각 코드를 기억한다. 그때, 1비트의 시각 코드가 변화한 경우에는, 비트 기억부(522)에 기억되어 있는 데이터가 재기록(書換え)된다. 그 후, 제어 입력단자에 입력된 신호가 값「1」부터 「0」으로 천이하면, 비트 기억부(522)에 기억되어 있던 데이터가 그대로 유지된다. 즉, 다음에 제어 입력단자에 입력된 신호가 값「1」이 될 때까지, 상술한 데이터의 재기록은 행하여지지 않는다. 또한, 비트 기억부(522)는, 제어 입력단자에 입력된 신호가 값「0」일 때에는, 유지한 데이터를 신호선(526)에 대해 출력한다.

기억 제어부(171)는, 신호선(524)을 통하여 제어 신호를 출력하고, 기억부(172 내지 179)를 제어하는 것이다. 이 기억 제어부(171)는, 쌍방향 스위치(523)의 제어 신호로서, 예를 들면, 워드 신호선(WORD) 및 신호선(107)에 의해 입력된 2개의 신호의 논리합에 의해 얻어진 신호를 생성하여, 출력할 수 있다. 이것은, OR 게이트(521)에 의해 행할 수 있다.

[시각(時刻) 코드 전송부의 구성]

도 9는, 본 기술의 실시의 형태에서의 시각 코드 전송부(200)의 구성례를 도시하는 도면이다. 이 시각 코드 전송부(200)는, 코드 유지부(210 및 230)와, 클록 버퍼(220 및 240)를 구비한다. 이 시각 코드 전송부(200)는, 도 1에서 설명한 화소 어레이부(10)에 배치된 화소(100)의 행수와 동수의 코드 유지부 및 클록 버퍼를 갖는다. 편의상, 코드 유지부(210 및 230) 내지 클록 버퍼(220 및 240)를 예로 들어 설명한다.

코드 유지부(210)는, 시각 코드를 유지하는 것이다. 이 코드 유지부(210)는, 플립플롭(211 내지 218)에 의해 구성된다. 이 플립플롭(211) 등은 클록 버퍼(220)로부터 출력된 클록 신호에 의거하여 시각 코드 중의 1비트를 유지한다. 구체적으로는, 클록 신호가 값「0」일 때, 시각 코드 생성부(20)로부터 출력되어 동 도면의 D입력단자에 입력된 시각 코드를 내부 노드에 유지함과 함께 Q출력단자를 하이 임피던스 상태로 한다. 다음에, 클록 신호가 값「1」이 되면, 내부 노드에 유지한 시각 코드를 Q출력단자로부터 출력한다. 이 출력된 시각 코드는, 신호선(101)을 통하여 코드 유지부(230)에 입력된다. 이와 같이, 시각 코드 전송부(200)는, 복수의 시각 코드 유지부를 시프트 레지스터로서 동작시켜서, 시각 코드의 전송을 행한다.

클록 버퍼(220)는, 도 3에서 설명한 클록 신호 생성부(54)에 의해 생성된 클록 신호를 코드 유지부(210)에 대해 출력함과 함께, 다음단(次段)의 클록 버퍼에 대해 출력하는 것이다. 이 클록 버퍼(220)는, 복수의 반전 게이트(221 내지 224)에 의해 구성되고, 열화된 클록 신호를 정형(整形)하는 리피터로서 동작한다. 또한, 이 클록 버퍼(220)는, 시각 코드 전송부(200)에서, 시각 코드와는 반대의 방향으로 순차적으로 전송된다. 즉, 클록 버퍼(240)는, 코드 유지부(230)에 대해 클록 신호를 출력함과 함께, 클록 버퍼(220)에 대해 클록 신호를 출력한다. 이에 의해, 코드 유지부(210)에 입력되는 클록 신호는, 코드 유지부(230)에 입력된 클록 신호와 비교하여, 반전 게이트 2개분의 전파(傳播) 지연 시간과 반전 게이트(224)까지의 배선에 의한 지연에 상당하는 시간의 지연을 갖는 것으로 된다. 이와 같이, 클록 버퍼(220)는, 클록 신호를 지연시키는 기능을 또한 구비한다.

상술한 바와 같이, 플립플롭(211) 등은, 클록 신호가 값「0」일 때, 입력된 시각 코드를 내부 노드에 유지한다. 이 유지할 때, 소정의 시간, 이른바 셋업 타임을 확보할 필요가 있다. 클록 버퍼(220)에 의해 생긴 클록 신호의 지연에 의해, 코드 유지부(230)에서 클록 신호가 값「0」으로 천이한 때, 코드 유지부(210)에 입력되는 클록 신호는 값「1」인 채이다. 즉, 내부 노드에 유지된 시각 코드가 출력된 상태로 머물러 있다. 이에 의해 코드 유지부(230)에서 셋업 타임을 확보할 수 있고, 시각 코드의 전달을 행할 수가 있다.

코드 유지부(210)의 출력과 코드 유지부(230)의 입력에는 코드 신호선(CODE1 내지 8)이 각각 접속된다. 이에 의해, 시각 코드 생성부(20)에 의해 생성되어, 코드 유지부(210)에서 유지된 시각 코드가 이들의 코드 신호선(CODE1 내지 8)을 통하여 변환 결과 유지부(170)에 대해 출력된다. 또한, 아날로그 디지털 변환 후에 변환 결과 유지부(170)에 유지된 시각 코드가 이들의 코드 신호선(CODE1 내지 8)을 통하여 코드 유지부(230)에 대해 출력된다. 이와 같이, 시각 코드 전송부(200)는, 시각 코드의 전송을 행한다.

[아날로그 디지털 변환 처리]

도 10은, 본 기술의 제1의 실시의 형태에서의 아날로그 디지털 변환 처리의 한 예를 도시하는 도면이다. 동 도면은, 도 4에서 설명한 광전변환부(110)에서의 아날로그 디지털 변환 처리를 도시한 것이다. 동 도면에서 , OFG, TX, SEL1, INI, WORD는, 각각 오버플로 게이트 신호선(OFG), 전송 신호선(TX), 선택 신호선(SEL1), 초기화 신호선(INI) 및 워드 신호선(WORD)에 입력된 신호의 상태를 나타낸다. 이들에서, 2치화된 파형의 값「1」의 기간이 온 신호의 입력에 해당한다. 광전변환부(110) 출력, REF, 비교부(150) 출력 및 비교 출력 처리부(160) 출력은, 각각 광전변환부(110)의 출력 신호, 참조 신호선(REF)의 참조 신호, 비교부(150)의 출력 신호 및 비교 출력 처리부(160)의 출력 신호의 상태를 나타낸다. CODE, 기억부 코드 및 수평 제어부(50) 입력은, 각각 코드 신호선(CODE)에 의해 전달되는 시각 코드, 기억부(172 내지 179)에 기억되는 시각 코드 및 수평 제어부(50)에 입력되는 시각 코드(8비트)를 나타낸다.

T0 내지 T1에서, 오버플로 게이트 신호선(OFG)에 온 신호가 입력되어 광전변환부(110)의 포토 다이오드(501)가 리셋된다. 이에 의해, 광전변환부(110)의 노광이 시작된다.

T2 내지 T3에서, 참조 신호선(REF)에 생성 전하 유지부(113)의 리셋 전압에 상당하는 전압이 인가된다. 이에 의해, 비교부(150)의 출력도 리셋 전압에 개략 동등한 값이 된다. 동시에, 선택 신호선(SEL1)에 온 신호가 입력된다. 이에 의해, 생성 전하 유지부(113)가 리셋된다. 또한, 초기화 신호선(INI)에 온 신호가 입력되어, 비교 출력 처리부(160)의 출력이 값「1」이 된다.

T4 내지 T7에서 참조 신호선(REF)에 참조 신호가 입력된다. 동 도면에 도시한 바와 같이, 이 참조 신호는, 전압이 램프형상으로 저하되는 신호이다. 이 참조 신호의 입력과 동기하여 시각 코드가 생성되어, 시각 코드 전송부(200)에 의해 전송된다. 전송된 시각 코드는, 기억부(172 내지 179)에 기억되다. 또한, 비교 출력 처리부(160)의 출력 신호가 값「1」인 동안은, 기억부(172 내지 179)에서의 기억 코드의 재기록이 행하여진다(T5 내지 T6).

참조 신호의 전압이 광전변환부(110)의 출력 신호의 전압보다 저하된 때, 비교부(150)의 출력 신호가 저하된다(T6). 이 비교부(150)의 출력 신호는 비교 출력 처리부(160)에 의해 정형되어, 값「0」의 신호가 변환 결과 유지부(170)에 대해 출력된다. 그러면, 기억부(172 내지 179)에 기억된 시각 코드의 재기록이 정지하고, 시각 코드가 유지된다. 여기서, 이 유지된 시각 코드를 「A」에 의해 나타낸다. 이 「A」는, 광전변환부(110)의 리셋시의 화상 신호에 대응하는 신호이다. 소정의 시간 경과 후, 참조 신호선(REF)의 참조 신호가 값「0」이 되어, 시각 코드의 전송도 정지된다(T7).

T8 내지 T11에서, 워드 신호선(WORD)에 온 신호가 입력되어(T8 내지 T9), 기억부(172 내지 179)에 유지되어 있던 시각 코드「A」가 시각 코드 전송부(200)에 출력된다. 그 후, 시각 코드「A」가 시각 코드 전송부(200)에 의해 전송되어, 수평 제어부(50)에 대해 입력된다(T9 내지 T11). 입력된 시각 코드「A」는, 시각 코드 복호부(52)에 의해 복호되어 리셋시의 화상 신호로서 칼럼 신호 처리부(53)에 유지된다.

T12 내지 T18에서, 초기화 신호선(INI)에 온 신호가 입력되어(T12 내지 T13), 비교 출력 처리부(160)의 출력이 값「1」이 된다. 계속해서, 전송 신호선(TX)에 온 신호가 입력되어(T13 내지 T14), 포토 다이오드(501)에 유지된 전하가 생성 전하 유지부(113)에 전송되어 유지된다. 이 생성 전하 유지부(113)에 유지된 전하에 응한 신호(아날로그의 화상 신호)가 광전변환부(110)로부터 비교부(150)에 대해 출력된다. 그 후, 참조 신호선(REF)에 참조 신호가 입력되어, 시각 코드가 전송된다(T14 내지 T18). 참조 신호의 전압이 광전변환부(110)의 출력 신호의 전압보다 저하되면(T17), 상술한 T6과 마찬가지로, 값「0」의 신호가 변환 결과 유지부(170)에 대해 출력되어, 기억부(172 내지 179)에 시각 코드가 유지된다. 여기서, 이 유지된 시각 코드를 「B」에 의해 나타낸다. 이「B」는, 광전변환부(110)의 노광 후의 화상 신호에 대응하는 신호이다. 소정의 시간 경과 후, 참조 신호의 입력이 정지되어, 약 0V의 값이 된다(T18).

전술한 T0 내지 T1에서의 오버플로 게이트 신호선(OFG)에의 온 신호의 입력부터 T13 내지 T14에서의 전송 신호선(TX)에의 온 신호의 입력까지의 기간이 노광 기간에 해당한다.

T19 내지 T20에서, 선택 신호선(SEL1)에 온 신호가 입력된다. 전술한 바와 같이, 참조 신호는 약 0V이기 때문에, 광전변환부(110)의 출력이 약 0V가 된다. 이에 의해, 생성 전하 유지부(113)는 약 0V로 방전되고, 비교부(150)의 신호 입력 트랜지스터(153)가 비선택 상태가 된다.

T21 내지 T24에서, 워드 신호선(WORD)에 온 신호가 입력되어(T21 내지 T22), 시각 코드「B」가 시각 코드 전송부(200)에 대해 출력된다. 그 후, T22 내지 T24에서, 시각 코드「B」가 시각 코드 전송부(200)에 의해 전송되어, 수평 제어부(50)에 대해 입력된다. 입력된 시각 코드「B」는, 복호되어 노광 후의 화상 신호가 되고, 칼럼 신호 처리부(53)에 입력된다. 그 후, 칼럼 신호 처리부(53)는, 입력된 노광 후의 화상 신호로부터 리셋시의 화상 신호를 감산한다. 이에 의해, CDS가 실행된다. CDS가 행하여진 화상 신호는, 수평 제어부(50)로부터 출력되어, 촬상 장치(1)의 출력 화상 신호가 된다.

이와 같이, 광전변환부(110)에서의 화상 신호의 아날로그 디지털 변환을 행할 수가 있다. 광전변환부(120 내지 140)에서도, 마찬가지로 화상 신호의 아날로그 디지털 변환이 행하여진다. 이 양상을 도 11에 의해 설명한다.

도 11은, 본 기술의 제1의 실시의 형태에서의 아날로그 디지털 변환 처리의 한 예를 도시하는 도면이다. 동 도면은, 광전변환부(110 내지 140)의 출력 신호와 참조 신호와의 관계를 도시한 것이다. 동 도면으로부터 분명한 바와 같이, 광전변환부(110)에서의 화상 신호의 아날로그 디지털 변환의 종료 후, 광전변환부(120 내지 140)에서의 화상 신호의 아날로그 디지털 변환이 순차적으로 실행된다. 이때, 참조 신호로서 같은 신호가 비교부(150)에 대해 입력된다. 또한, 아날로그 디지털 변환이 행하여지고 있을 때, 아날로그 디지털 변환의 대상이 아닌 광전변환부의 출력 신호는, 거의 0V가 된다. 이것은, 신호 입력 트랜지스터 선택부인 MOS 트랜지스터(401 내지 404)에 의해, 해당하는 신호 입력 트랜지스터(153 내지 156)를 비선택 상태로 한 때, 생성 전하 유지부(113)를 약 0V로 방전하였기 때문이다.

이와 같이, 본 기술의 제1의 실시의 형태에서는, 아날로그 디지털 변환부(190)에서, 복수의 신호 입력 트랜지스터(153) 등을 가짐과 함께 이들 중의 하나를 선택하는 비교부(150)를 구비한다. 이에 의해, 복수의 광전변환부의 출력 신호를 선택하여 참조 신호와의 비교를 할 수가 있고, 화소(100)의 구성을 간략화할 수 있다.

<2. 제2의 실시의 형태>

상술한 제1의 실시의 형태에서는, 하나의 전하 생성부(111)를 갖는 광전변환부(110) 등을 사용하고 있다. 이에 대해 본 기술의 제2의 실시의 형태에서는, 복수의 전하 생성부를 갖는 광전변환부(110) 등을 사용한다. 이에 의해, 화소(100)의 구성을 간략화할 수 있다.

[광전변환부의 구성]

도 12는, 본 기술의 제2의 실시의 형태에서의 광전변환부(110)의 구성례를 도시하는 도면이다. 동 도면의 광전변환부(110)는, 전하 생성부(114 내지 116)를 또한 구비하는 점에서, 도 5에서 설명한 광전변환부(110)와 다르다. 이들 전하 생성부(114 내지 116)는, 전하 생성부(111)와 마찬가지로 오버플로 드레인 신호선(OFD) 및 신호선(102)에 접속된다. 또한, 오버플로 게이트 신호선(OFG1 내지 4) 및 전송 신호선(TX1 내지 4)이 전하 생성부(111) 및 전하 생성부(114 내지 116)에 대해 각각 배선된다.

이와 같이, 동 도면의 광전변환부(110)는, 4개의 전하 생성부의 출력이 하나의 생성 전하 유지부(113)에 공통으로 접속된다. 이 때문에, 복수의 전하 생성부마다 생성 전하 유지부를 갖는 구성의 화소와 비교하여, 화소(100)의 구성을 간략화할 수 있다. 이들 전하 생성부(111) 등으로부터의 생성 전하 유지부(113)에의 전하의 전송은, 전송 신호선(TX1 내지 4)에 순차적으로 온 신호를 입력함에 의해 행할 수 있다.

이 이외의 촬상 장치(1)의 구성은 본 기술의 제1의 실시의 형태에서의 촬상 장치(1)의 구성과 마찬가지이기 때문에, 설명을 생략한다.

이와 같이, 본 기술의 제2의 실시의 형태에서는, 광전변환부(110)에서 생성 전하 유지부(113)를 복수의 전하 생성부(전하 생성부(111) 및 전하 생성부(114 내지 116))에 의해 공유한다. 이에 의해, 화소(100)의 구성을 간략화할 수 있다.

<3. 제3의 실시의 형태>

상술한 제1의 실시의 형태에서는, 하나의 참조 입력 트랜지스터(157)를 사용하고 있다. 이에 대해 본 기술의 제3의 실시의 형태에서는, 복수의 참조 입력 트랜지스터를 사용한다. 이에 의해, 비교부(150)의 성능을 향상시킬 수 있다.

[비교부의 구성]

도 13은, 본 기술의 제3의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면이다. 동 도면의 비교부(150)는, 참조 입력 트랜지스터(159, 181 및 182)를 또한 구비하는 점에서, 도 6에서 설명한 비교부(150)와 다르다. 이들의 참조 입력 트랜지스터에는, N채널 MOS 트랜지스터를 사용할 수 있다. 참조 입력 트랜지스터(159, 181 및 182)의 드레인은, 참조 입력 트랜지스터(157)의 드레인에 공통으로 접속된다. 참조 입력 트랜지스터(159, 181 및 182)의 소스는, 참조 입력 트랜지스터(157)의 소스에 공통으로 접속된다. 또한, 참조 입력 트랜지스터(157, 159, 181 및 182)의 게이트에는, 참조 신호선(REF1 내지 4)이 각각 접속된다.

이와 같이, 참조 입력 트랜지스터(157, 159, 181 및 182)는, 신호 입력 트랜지스터(153 내지 156)와 차동쌍을 각각 구성한다. 이 때문에, 이들의 차동쌍을 반도체 칩에 있어서 근접하여 배치할 수 있다. 차동쌍을 구성하는 트랜지스터의 특성을 갖출 수 있기 때문에, 온도 드리프트 등을 감소시킬 수 있고, 성능을 향상시킬 수 있다.

[아날로그 디지털 변환 처리]

도 14는, 본 기술의 제2의 실시의 형태에서의 아날로그 디지털 변환 처리의 한 예를 도시하는 도면이다. 동 도면은, 도 11과 마찬가지로 광전변환부(110 내지 140)의 출력 신호와 참조 신호와의 관계를 도시한 것이다. 본 기술의 제2의 실시의 형태에서는, 광전변환부(110 내지 140)에서의 아날로그 디지털 변환시, 참조 신호선(REF1 내지 4)에 대해 순차적으로 참조 신호를 입력한다. 또한, 아날로그 디지털 변환의 대상이 아닌 광전변환부에 입력되는 참조 신호는, 거의 0V로 할 필요가 있다. 해당하는 참조 입력 트랜지스터(157) 등을 비도통 상태로 하기 위해서다.

이와 같이, 본 기술의 제3의 실시의 형태에서는, 복수의 신호 입력 트랜지스터마다 참조 입력 트랜지스터를 마련하여 차동쌍을 각각 구성한다. 이에 의해, 차동쌍을 구성하는 트랜지스터를 근접하여 배치할 수 있고, 비교부(150)의 성능을 향상시킬 수 있다.

<4. 제4의 실시의 형태>

상술한 제3의 실시의 형태에서는, 복수의 차동쌍에 흐르는 전류를 하나의 정전류 전원에 의해 제어하고 있다. 이에 대해 본 기술의 제4의 실시의 형태에서는, 복수의 차동쌍마다 정전류 전원을 배치하고 제어한다. 이에 의해, 비교부(150)의 성능을 향상시킬 수 있다.

[비교부의 구성]

도 15는, 본 기술의 제4의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면이다. 동 도면의 비교부(150)는, MOS 트랜지스터(183 내지 185)를 또한 구비하는 점에서, 도 13에서 설명한 비교부(150)와 다르다. 이들의 MOS 트랜지스터로는, N채널 MOS 트랜지스터를 사용할 수 있다. 신호 입력 트랜지스터(153)의 소스와 참조 입력 트랜지스터(157)의 소스는, MOS 트랜지스터(158)의 드레인에 공통으로 접속된다. 신호 입력 트랜지스터(154)의 소스와 참조 입력 트랜지스터(159)의 소스는, MOS 트랜지스터(183)의 드레인에 공통으로 접속된다. 신호 입력 트랜지스터(155)의 소스와 참조 입력 트랜지스터(181)의 소스는, MOS 트랜지스터(184)의 드레인에 공통으로 접속된다. 신호 입력 트랜지스터(156)의 소스와 참조 입력 트랜지스터(182)의 소스는, MOS 트랜지스터(185)의 드레인에 공통으로 접속된다. MOS 트랜지스터(158, 183, 184 및 185)의 게이트는, 바이어스 신호선(BIAS)에 공통으로 접속된다. MOS 트랜지스터(158, 183, 184 및 185)의 소스는, 접지된다.

MOS 트랜지스터(158, 183, 184 및 185)는, 정전류원으로서 동작한다. 이들의 MOS 트랜지스터(158 및 183)는, 차동쌍을 구성하는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(157) 내지 신호 입력 트랜지스터(154) 및 참조 입력 트랜지스터(159)의 각각에 접속된다. 마찬가지로, MOS 트랜지스터(184 및 185)는, 차동쌍을 구성하는 신호 입력 트랜지스터(155) 및 참조 입력 트랜지스터(181) 내지 신호 입력 트랜지스터(156) 및 참조 입력 트랜지스터(182)의 각각에 접속된다.

이 이외의 촬상 장치(1)의 구성은 본 기술의 제3의 실시의 형태에서의 촬상 장치(1)의 구성과 마찬가지이기 때문에, 설명을 생략한다.

이와 같이, 본 기술의 제4의 실시의 형태에 의하면, 차동쌍을 구성하는 신호 입력 트랜지스터 및 참조 입력 트랜지스터와 정전류 전원을 구성하는 MOS 트랜지스터를 반도체 칩에서 근접하여 배치할 수 있다. 이에 의해, 비교부(150)의 성능을 향상시킬 수 있다.

<5. 제5의 실시의 형태>

상술한 제4의 실시의 형태에서는, 복수의 차동쌍마다 정전류 전원을 배치하고 있다. 이에 대해, 본 기술의 제5의 실시의 형태에서는, 복수의 정전류 전원을 개별적으로 제어함에 의해, 이들을 신호 입력 트랜지스터 선택부로서 사용한다. 이에 의해, 비교부(150)의 구성을 간략화할 수 있다.

[화소의 구성]

도 16은, 본 기술의 제5의 실시의 형태에서의 화소(100)의 구성례를 도시하는 도면이다. 동 도면의 화소(100)는, 비교부(150)의 출력 신호를 전달하는 신호선(106)이 광전변환부(110 내지 140)에 대해 또한 접속되어 있는 점에서, 도 4에서 설명한 화소(100)와 다르다.

[광전변환부의 구성]

도 17은, 본 기술의 제5의 실시의 형태에서의 광전변환부(110)의 구성례를 도시하는 도면이다. 동 도면의 광전변환부(110)는, MOS 트랜지스터(112)를 또한 구비하는 점에서, 도 5에서 설명한 광전변환부(110)와 다르다. 이 MOS 트랜지스터(112)로는, N채널 MOS 트랜지스터를 사용할 수 있다. MOS 트랜지스터(112)의 드레인 및 소스는, 각각 신호선(106) 및 신호선(102)에 접속된다. MOS 트랜지스터(112)의 게이트는, 리셋 신호선(RST(reset))에 접속된다.

동 도면의 광전변환부(110)는, MOS 트랜지스터(112)에 의해, 생성 전하 유지부(113)의 리셋이 행하여진다. 즉, 리셋 신호선(RST)에 온 신호가 입력되면 MOS 트랜지스터(112)가 도통 상태가 되고, 신호선(106)을 통하여 리셋 전압이 생성 전하 유지부(113)에 인가되어, 리셋이 행하여진다.

[비교부의 구성]

도 18은, 본 기술의 제5의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면이다. 동 도면의 비교부(150)는, MOS 트랜지스터(401 내지 404)를 구비할 필요는 없다. 또한, MOS 트랜지스터(158, 183, 184 및 185)의 게이트에 바이어스 신호선(BIAS1 내지 4)이 각각 접속되어 있는 점에서, 도 15에서 설명한 비교부(150)와 다르다. 또한, MOS 트랜지스터(158, 183, 184 및 185)는, 청구의 범위에 기재된 신호 입력 트랜지스터 선택부의 한 예이다.

MOS 트랜지스터(158, 183, 184 및 185)는, 각각이 접속된 차동쌍에 흐르는 전류를 제어하는 정전류 전원이다. 또한, MOS 트랜지스터(158, 183, 184 및 185)는, 신호 입력 트랜지스터(153 내지 156)의 어느 하나를 선택하는 신호 입력 트랜지스터 선택부로서 동작한다. 신호 입력 트랜지스터(153)를 선택하는 경우를 예로 들어, 선택 방법을 설명한다. 신호 입력 트랜지스터(153)에 접속된 MOS 트랜지스터(158)의 게이트에 접속된 바이어스 신호선(BIAS1)에 소정의 전압을 인가한다. 그리고 바이어스 신호선(BIAS2 내지 4)의 전압을 약 0V로 한다. 이에 의해, 바이어스 신호선(BIAS2 내지 4)에 접속된 MOS 트랜지스터(183 내지 185)는, 비도통 상태가 되고, 신호 입력 트랜지스터(154 내지 156)에 흐르는 전류가 차단된다. 이에 의해, 신호 입력 트랜지스터(153)를 선택할 수 있다.

이와 같이, 동 도면의 비교부(150)는, 정전류 전원인 MOS 트랜지스터(158, 183, 184 및 185)에 신호 입력 트랜지스터를 선택하는 기능을 갖게 함에 의해 비교부(150)의 구성을 간략화할 수 있다. 또한, 차동쌍을 구성하는 신호 입력 트랜지스터 및 참조 입력 트랜지스터와 정전류 전원을 구성하는 MOS 트랜지스터를 근접하여 배치하는 것도 가능하다.

이 이외의 촬상 장치(1)의 구성은 본 기술의 제4의 실시의 형태에서의 촬상 장치(1)의 구성과 마찬가지이기 때문에, 설명을 생략한다.

이와 같이, 본 기술의 제5의 실시의 형태에 의하면, 정전류 전원인 MOS 트랜지스터(158, 183, 184 및 185)에 신호 입력 트랜지스터를 선택하는 기능을 갖게 할 수 있고, 비교부(150)의 구성을 간략화할 수 있다.

<6. 제6의 실시의 형태>

상술한 제1의 실시의 형태에서는, 신호 입력 트랜지스터(153 내지 156)를 선택할 때, 참조 신호선(REF)의 전압을 0V로 하고 있다. 그 후, MOS 트랜지스터(401 내지 404)를 도통 상태로 하고 있다. 이에 대해, 본 기술의 제6의 실시의 형태에서는, 선택 대상이 아닌 신호 입력 트랜지스터(153 내지 156)에 흐르는 전류를 차단한다. 이에 의해, 비교부(150)에서의 처리를 간략화할 수 있다.

[비교부의 구성]

도 19는, 본 기술의 제6의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면이다. 동 도면의 비교부(150)는, MOS 트랜지스터(401 내지 404)를 구비할 필요는 없다. 또한, MOS 트랜지스터(196 내지 199)를 또한 구비하는 점에서, 도 6에서 설명한 비교부(150)와 다르다. 또한, MOS 트랜지스터(196 내지 199)는, 청구의 범위에 기재된 신호 입력 트랜지스터 선택부의 한 예이다.

신호 입력 트랜지스터(153)의 소스는, MOS 트랜지스터(196)의 드레인에 접속된다. 신호 입력 트랜지스터(154)의 소스는, MOS 트랜지스터(197)의 드레인에 접속된다. 신호 입력 트랜지스터(155)의 소스는, MOS 트랜지스터(198)의 드레인에 접속된다. 신호 입력 트랜지스터(156)의 소스는, MOS 트랜지스터(199)의 드레인에 접속된다. MOS 트랜지스터(196 내지 199)의 게이트는, 각각 선택 신호선(SEL1 내지 4)에 접속된다. MOS 트랜지스터(196 내지 199)의 소스는, 참조 입력 트랜지스터(157)의 소스 및 MOS 트랜지스터(158)의 드레인에 공통으로 접속된다.

이와 같이, MOS 트랜지스터(196 내지 199)는, 각각 신호 입력 트랜지스터(153 내지 156)에 직렬로 접속된다. 신호 입력 트랜지스터를 선택할 때에는, 선택 대상의 신호 입력 트랜지스터에 접속된 MOS 트랜지스터(196 내지 199)를 도통 상태로 하고, 이 이외의 MOS 트랜지스터(196 내지 199)를 비도통 상태로 함에 의해 선택을 행할 수가 있다. 예를 들면, 신호 입력 트랜지스터(153)를 선택하는 경우에는, 선택 신호선(SEL1)에 온 신호를 입력함에 의해 행할 수 있다. 이와 같이, 동 도면의 비교부(150)는, 도 6에서 설명한 비교부(150)와는 달리, 선택을 행할 때, 참조 신호선(REF)을 0V로 할 필요가 없고, 선택의 처리를 간략화할 수 있다.

이와 같이, 본 기술의 제6의 실시의 형태에 의하면, 신호 입력 트랜지스터(153 내지 156)에 직렬로 접속된 MOS 트랜지스터(196 내지 199)를 신호 입력 트랜지스터 선택부로서 사용함에 의해, 선택의 처리를 간략화할 수 있다.

<7. 제7의 실시의 형태>

상술한 제1의 실시의 형태에서는, 광전변환부(110) 등의 출력 신호의 전압이 참조 신호의 전압보다 낮은 동안, 변환 결과 유지부(170)의 기억부(172 내지 179)에서, 시각 코드의 재기록이 연속해서 행하여지고 있다. 이에 대해, 본 기술의 제7의 실시의 형태에서는, 시각 코드의 재기록을 제한한다. 이에 의해, 아날로그 디지털 변환부(190)를 저소비 전력화할 수 있다.

[비교 출력 처리부의 구성]

도 20은, 본 기술의 제7의 실시의 형태에서의 비교 출력 처리부(160)의 구성례를 도시하는 도면이다. 이 비교 출력 처리부(160)는, 펄스폭 변경부(164)를 또한 구비하는 점에서, 도 7에서 설명한 비교 출력 처리부(160)와 다르다.

펄스폭 변경부(164)는, 신호선(169)을 통하여 파형 정형부(163)로부터 출력된 신호의 펄스폭을 변경하는 것이다. 이 펄스폭의 변경은, 파형 정형부(163)의 출력 신호가 값「1」의 상태에 있는 기간을 단축함에 의해 행하여진다. 구체적으로는, 펄스폭 변경부(164)는, 파형 정형부(163)의 출력 신호가 값「1」부터 「0」으로 천이한 때의 소정의 기간에만 값「1」이 되는 신호를 생성하여, 출력한다. 이 소정의 기간으로서, 도 8에서 설명한 기억부(172 내지 179)에서 입력된 시각 코드를 유지하기 위해 필요한 시간과 동등한 기간을 채용할 수 있다. 이에 의해, 도 8 및 10에서 설명한 기억부(172 내지 179)에서의 시각 코드가 재기록 회수를 삭감할 수 있다.

동 도면의 펄스폭 변경부(164)는, 비반전 게이트(531)와, 반전 게이트(532)와, NOR 게이트(533)를 구비한다. 여기서 반전 게이트(532)는, 비반전 게이트(531)보다 신호 전파 지연이 커지도록 구성된다. 이들 비반전 게이트(531) 및 반전 게이트(532)의 출력을 NOR 게이트(533)에 입력하여, 부정 논리합 연산을 행함에 의해, 비반전 게이트(531) 및 반전 게이트(532)의 전파 지연 시간의 차분에 상당하는 펄스폭의 신호를 생성할 수 있다.

[펄스폭 변경부의 구성]

도 21은, 본 기술의 제7의 실시의 형태에서의 펄스폭 변경부(164)의 구성례를 도시하는 도면이다. 동 도면에서 a의 펄스폭 변경부(164)는, 도 20에서 설명한 반전 게이트(532) 대신에 비반전 게이트(534), 반전 게이트(535) 및 커패시터(536)에 의해 구성되는 회로를 사용한 것이다. 커패시터(536)의 작용에 의해 전파 지연 시간을 설정할 수 있다. 동 도면에서 b는, 반전 게이트(532) 대신에 직렬로 접속된 반전 게이트(537, 538 및 535)에 의해 구성되는 회로를 사용한 것이다. 3개의 반전 게이트에 의해 전파 지연 시간이 설정된다.

이와 같이, 본 기술의 제7의 실시의 형태에 의하면, 파형 정형부(163)로부터 출력된 신호의 펄스폭을 변경함에 의해, 기억부(172 내지 179)에서의 시각 코드의 재기록 회수를 삭감할 수 있다. 이에 의해, 아날로그 디지털 변환부(190)를 저소비 전력화할 수 있다.

[변형례]

상술한 본 기술의 제7의 실시의 형태에서는, 비반전 게이트(531)를 사용하고 있지만, 파형 정형부(163)를 사용할 수도 있다. 이에 의해, 펄스폭 변경부(164)의 구성을 간략화할 수 있다.

[비교 출력 처리부의 구성]

도 22는, 본 기술의 제7의 실시의 형태의 변형례에서의 비교 출력 처리부(160)의 구성례를 도시하는 도면이다. 동 도면의 비교 출력 처리부(160)는, 도 20에서 설명한 펄스폭 변경부(164)의 비반전 게이트(531)를 구비할 필요는 없다. 또한, 반전 게이트(532) 대신에 비반전 게이트(539)를 구비한다. 이 비반전 게이트(539)는, 반전 게이트(532)와 마찬가지로 전파 지연 시간이 큰 게이트이다. 이 비반전 게이트(539)에는, 레벨 변환부(162)의 출력 신호가 입력된다. NOR 게이트(533)에는, 파형 정형부(163) 및 비반전 게이트(539)의 출력 신호가 입력된다.

또한 펄스폭 변경부(164)의 구성은 이 예로 한정되지 않는다. 예를 들면, 비반전 게이트(539)를 생략하고, 레벨 변환부(162)의 출력 신호를 NOR 게이트(533)에 직접 입력할 수도 있다.

또한, 상술한 실시의 형태는 본 기술을 구현화하기 위한 한 예를 나타낸 것이고, 실시의 형태에서의 사항과, 청구의 범위에서의 발명 특정 사항은 각각 대응 관계를 갖는다. 마찬가지로, 청구의 범위에서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시의 형태에서의 사항과는 각각 대응 관계를 갖는다. 단, 본 기술은 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 실시의 형태에 여러가지의 변형을 행함에 의해 구현화할 수 있다.

또한, 상술한 실시의 형태에서 설명한 처리 순서는, 이들 일련의 순서를 갖는 방법으로서 파악하여도 좋고. 또한, 이들 일련의 순서를 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 파악하여도 좋다. 이 기록 매체로서, 예를 들면, CD(Compact Disc), MD(MiniDisc), DVD(Digital Versatile Disc), 메모리 카드, 블루레이 디스크(Blu-ray(등록상표) Disc) 등을 이용할 수 있다.

또한, 본 명세서에 기재된 효과는 어디까지나 예시이고, 한정되는 것이 아니고, 또한, 다른 효과가 있어도 좋다.

또한, 본 기술은 이하와 같은 구성도 취할 수 있다.

(1) 입력 신호가 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와,

상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와,

상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와,

상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부를 구비하는 비교 장치.

(2) 상기 신호 입력 트랜지스터 선택부는, 상기 복수의 신호 입력 트랜지스터 중 상기 선택의 대상이 아닌 신호 입력 트랜지스터의 상기 제어 단자에 당해 신호 입력 트랜지스터를 비도통 상태로 하는 전압을 인가함에 의해 상기 선택을 행하는 상기 (1)에 기재된 비교 장치.

(3) 상기 신호 입력 트랜지스터 선택부는, 상기 복수의 신호 입력 트랜지스터 중 상기 선택의 대상이 아닌 신호 입력 트랜지스터에 흐르는 전류를 차단함에 의해 상기 선택을 행하는 상기 (1)에 기재된 비교 장치.

(4) 상기 부하부는, 상기 복수의 신호 입력 트랜지스터에 전류를 공급하는 전류원에 의해 구성되는 상기 (1)부터 (3)의 어느 하나에 기재된 비교 장치.

(5) 상기 부하부는, 상기 참조 입력 트랜지스터에 흐르는 전류와 거의 동등한 전류를 상기 복수의 신호 입력 트랜지스터에 대해 공급하는 커런트 미러 회로에 의해 구성되는 상기 (4)에 기재된 비교 장치.

(6) 입력 신호가 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와,

상기 복수의 신호 입력 트랜지스터의 각각과 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 복수의 참조 입력 트랜지스터와,

상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 복수의 참조 입력 트랜지스터 중의 하나에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와,

상기 복수의 신호 입력 트랜지스터 및 상기 복수의 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부를 구비하는 비교 장치.

(7) 상기 신호 입력 트랜지스터 선택부는, 복수의 상기 차동쌍 중 상기 선택의 대상이 아닌 신호 입력 트랜지스터를 포함하는 상기 차동쌍에 흐르는 전류를 차단함에 의해 상기 선택을 행하는 상기 (6)에 기재된 비교 장치.

(8) 상기 신호 입력 트랜지스터 선택부는, 상기 복수의 차동쌍의 각각에 접속되어 상기 차동쌍에 흐르는 전류를 제어하는 복수의 정전류 전원에 의해 구성되어 상기 선택의 대상이 아닌 신호 입력 트랜지스터를 포함하는 상기 차동쌍에 흐르는 전류를 상기 정전류 전원에 의해 차단하는 상기 (7)에 기재된 비교 장치.

(9) 입력 신호가 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와,

상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부와,

상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 입력 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부를 구비하는 아날로그 디지털 변환 장치.

(10) 입사한 광에 응한 신호를 생성하는 광전변환부와,

상기 생성된 신호가 각각 제어 단자에 입력되는 복수의 신호 입력 트랜지스터와,

상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 생성된 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부를 구비하는 고체 촬상 소자.

(11) 입사한 광에 응한 신호를 생성하는 광전변환부와,

상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 생성된 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와,

상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 생성된 신호와 상기 참조 신호와의 비교의 결과로서 출력하는 부하부와,

상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 생성된 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부와,

상기 출력된 디지털의 신호를 처리하는 처리 회로를 구비하는 촬상 장치.

10 : 화소 어레이부
20 : 시각 코드 생성부
30 : 참조 신호 생성부
40 : 수직 구동부
42 : 제어 신호 생성부
43 : 전원부
50 : 수평 제어부
52 : 시각 코드 복호부
53 : 칼럼 신호 처리부
54 : 클록 신호 생성부
100 : 화소
110, 120, 130, 140 : 광전변환부
111 : 전하 생성부
113 : 생성 전하 유지부
150 : 비교부
112, 151, 152, 158, 183∼185, 196∼199, 401∼404, 502, 503, 511∼517 : MOS 트랜지스터
153∼156 : 신호 입력 트랜지스터
157, 159, 181, 182 : 참조 입력 트랜지스터
160 : 비교 출력 처리부
161 : 전치 증폭부
162 : 레벨 변환부
163 : 파형 정형부
164 : 펄스폭 변경부
170 : 변환 결과 유지부
171 : 기억 제어부
172 : 기억부
190 : 아날로그 디지털 변환부
200 : 시각 코드 전송부
210, 230 : 코드 유지부
211 : 플립플롭
220, 240 : 클록 버퍼
221∼224, 532, 535, 537, 538 : 반전 게이트
501 : 포토 다이오드
521 : OR 게이트
522 : 비트 기억부
523 : 쌍방향 스위치
531, 534, 539 : 비반전 게이트
533 : NOR 게이트
536 : 커패시터

Claims

입력 신호가 게이트에 입력되는 복수의 신호 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 게이트 에 입력되는 참조 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와,
상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 소정의 신호선을 통해 출력하는 부하부를 구비하고,
상기 신호 입력 트랜지스터 선택부는, 제1 및 제2의 모스 트랜지스터를 구비하고,
상기 복수의 신호 입력 트랜지스터는, 제1 및 제2의 신호 입력 트랜지스터를 포함하고,
상기 제1 및 제2의 신호 입력 트랜지스터의 각각의 드레인은, 상기 신호선에 공통으로 접속되고,
상기 제1의 모스 트랜지스터는, 상기 제1의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하고,
상기 제2의 모스 트랜지스터는, 상기 제2의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하는 것을 특징으로 하는 비교 장치.
제1항에 있어서,
상기 신호 입력 트랜지스터 선택부는, 상기 복수의 신호 입력 트랜지스터 중 상기 선택의 대상이 아닌 신호 입력 트랜지스터의 상기 게이트에 당해 신호 입력 트랜지스터를 비도통 상태로 하는 전압을 인가함에 의해 상기 선택을 행하는 것을 특징으로 하는 비교 장치.
제1항에 있어서,
상기 부하부는, 상기 복수의 신호 입력 트랜지스터에 전류를 공급하는 전류원에 의해 구성되는 것을 특징으로 하는 비교 장치.
제3항에 있어서,
상기 부하부는, 상기 참조 입력 트랜지스터에 흐르는 전류와 동등한 전류를 상기 복수의 신호 입력 트랜지스터에 대해 공급하는 커런트 미러 회로에 의해 구성되는 것을 특징으로 하는 비교 장치.
입력 신호가 게이트에 입력되는 복수의 신호 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터의 각각과 차동쌍을 구성하여 참조 신호가 게이트에 입력되는 복수의 참조 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 복수의 참조 입력 트랜지스터 중의 하나에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와,
상기 복수의 신호 입력 트랜지스터 및 상기 복수의 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 소정의 신호선을 통하여 출력하는 부하부를 구비하고,
상기 신호 입력 트랜지스터 선택부는, 제1 및 제2의 모스 트랜지스터를 구비하고,
상기 복수의 신호 입력 트랜지스터는, 제1 및 제2의 신호 입력 트랜지스터를 포함하고,
상기 제1 및 제2의 신호 입력 트랜지스터의 각각의 드레인은, 상기 신호선에 공통으로 접속되고,
상기 제1의 모스 트랜지스터는, 상기 제1의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하고,
상기 제2의 모스 트랜지스터는, 상기 제2의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하는 것을 특징으로 하는 비교 장치.
입력 신호가 게이트에 입력되는 복수의 신호 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 게이트 에 입력되는 참조 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 입력 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와,
상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 소정의 신호선을 통해 출력하는 부하부와,
상기 참조 신호의 전압에 대응하는 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 입력 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부를 구비하고,
상기 신호 입력 트랜지스터 선택부는, 제1 및 제2의 모스 트랜지스터를 구비하고,
상기 복수의 신호 입력 트랜지스터는, 제1 및 제2의 신호 입력 트랜지스터를 포함하고,
상기 제1 및 제2의 신호 입력 트랜지스터의 각각의 드레인은, 상기 신호선에 공통으로 접속되고,
상기 제1의 모스 트랜지스터는, 상기 제1의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하고,
상기 제2의 모스 트랜지스터는, 상기 제2의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
입사한 광에 응한 신호를 생성하는 복수의 광전변환부와,
상기 생성된 신호가 각각 게이트에 입력되는 복수의 신호 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 게이트에 입력되는 참조 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 생성된 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와,
상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 생성된 신호와 상기 참조 신호와의 비교의 결과로서 소정의 신호선을 통해 출력하는 부하부와,
상기 참조 신호의 전압에 대응하는 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 생성된 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부를 구비하고,
상기 신호 입력 트랜지스터 선택부는, 제1 및 제2의 모스 트랜지스터를 구비하고,
상기 복수의 신호 입력 트랜지스터는, 제1 및 제2의 신호 입력 트랜지스터를 포함하고,
상기 제1 및 제2의 신호 입력 트랜지스터의 각각의 드레인은, 상기 신호선에 공통으로 접속되고,
상기 제1의 모스 트랜지스터는, 상기 제1의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하고,
상기 제2의 모스 트랜지스터는, 상기 제2의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하는 것을 특징으로 하는 고체 촬상 소자.
입사한 광에 응한 신호를 생성하는 복수의 광전변환부와,
상기 생성된 신호가 각각 게이트에 입력되는 복수의 신호 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 게이트에 입력되는 참조 입력 트랜지스터와,
상기 복수의 신호 입력 트랜지스터 중의 어느 하나를 선택하여 당해 선택된 상기 신호 입력 트랜지스터와 상기 참조 입력 트랜지스터에 의해 구성되는 상기 차동쌍에 상기 생성된 신호 및 상기 참조 신호의 차분에 응한 전류를 발생시키는 신호 입력 트랜지스터 선택부와,
상기 복수의 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 차분에 응하여 변화한 때에 당해 전류의 변화를 전압의 변화로 변환하여 당해 전압의 변화를 상기 생성된 신호와 상기 참조 신호와의 비교의 결과로서 소정의 신호선을 통해 출력하는 부하부와,
상기 참조 신호의 전압에 대응하는 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 생성된 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 유지부와,
상기 출력된 디지털의 신호를 처리하는 처리 회로를 구비하고,
상기 신호 입력 트랜지스터 선택부는, 제1 및 제2의 모스 트랜지스터를 구비하고,
상기 복수의 신호 입력 트랜지스터는, 제1 및 제2의 신호 입력 트랜지스터를 포함하고,
상기 제1 및 제2의 신호 입력 트랜지스터의 각각의 드레인은, 상기 신호선에 공통으로 접속되고,
상기 제1의 모스 트랜지스터는, 상기 제1의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하고,
상기 제2의 모스 트랜지스터는, 상기 제2의 신호 입력 트랜지스터의 상기 게이트와 상기 드레인과의 사이의 경로를 개폐하는 것을 특징으로 하는 촬상 장치.
삭제
삭제
삭제