KR102638025B1 - 알에프 필터 - Google Patents
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Abstract
본 발명은 PCB 기판 및 상기 PCB 기판 상에 적층된 세라믹 필터를 포함하되, 상기 PCB 기판은 제1 면 및 상기 제1 면의 반대 측의 제2 면을 포함하는 베이스층, 상기 제1 면 상의 제1 접지 전극, 상기 제2 면 상의 제2 접지 전극 및 상기 베이스층을 관통하는 제1 관통 비아 및 제2 관통 비아를 포함하고,
상기 제1 및 제2 관통 비아들 각각은 상기 제1 면과 상기 제2 면을 통해 노출되며, 상기 세라믹 필터는 상기 제2 접지 전극 상에 제공되고, 상기 세라믹 필터는, 상기 제1 관통 비아와 수직적으로 중첩되는 제1 포트 및 상기 제2 관통 비아와 수직적으로 중첩되는 제2 포트를 포함하는 알에프 필터를 제공한다.
상기 제1 및 제2 관통 비아들 각각은 상기 제1 면과 상기 제2 면을 통해 노출되며, 상기 세라믹 필터는 상기 제2 접지 전극 상에 제공되고, 상기 세라믹 필터는, 상기 제1 관통 비아와 수직적으로 중첩되는 제1 포트 및 상기 제2 관통 비아와 수직적으로 중첩되는 제2 포트를 포함하는 알에프 필터를 제공한다.
Description
본 발명은 세라믹 필터에 관한 것으로, 보다 상세하게는 PCB 기판이 부착되어 제공되는 알에프 필터에 관한 것이다.
무선 통신을 기반으로 하는 다양한 서비스가 존재하고, 동일한 무선 통신 기반의 서비스 내에서도 다수의 사업자가 주파수를 나누어 사용하므로, 무선 통신 기반의 서비스에서 주파수 간섭을 최소화하는 장치가 요구된다. 서로 다른 주파수 간의 영향을 최소화하는 장치의 예로서, RF(Radio Frequency) 부품인 알에프(RF) 필터가 있다.
RF 필터에서는 포트를 통하여 신호를 입/출력하게 되는데, 포트는 PCB 기판과 전기적으로 연결되어 전기 신호를 송수신 한다.
본 발명에 따르면, 세라믹 필터에 관통 비아(thru via)가 포함된 기판을 부착함으로써 세라믹 필터 제조시 수작업으로 진행되는 포트에 알에프 핀(RF pin)을 삽입하는 과정을 생략하게 된다. 이에 따라, 세라믹 필터의 생산성이 향상될 수 있다.
또한, 세라믹 필터를 기판과 전기적으로 연결시키는 과정에서 세라믹 필터에 도금된 부분을 포트컷(port cut)하는 영역을 줄일 수 있게 되어, 포트컷 과정에서 임피던스가 깨지는 위험을 줄일 수 있고, 상기 포트컷 영역에서 신호가 방사되는 것을 방지하며, 생성되는 제품의 편차를 줄일 수 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 알에프 필터의 일 실시예에는 PCB 기판 및 상기 PCB 기판 상에 적층된 세라믹 필터를 포함하되, 상기 PCB 기판은 제1 면 및 상기 제1 면의 반대 측의 제2 면을 포함하는 베이스층, 상기 제1 면 상의 제1 접지 전극, 상기 제2 면 상의 제2 접지 전극, 및 상기 베이스층을 관통하는 제1 관통 비아 및 제2 관통 비아를 포함하고,
상기 제1 및 제2 관통 비아들 각각은 상기 제1 면과 상기 제2 면을 통해 노출되며, 상기 세라믹 필터는 상기 제2 전극 상에 제공되고, 상기 세라믹 필터는, 상기 제1 관통 비아와 수직적으로 중첩되는 제1 포트 및 상기 제2 관통 비아와 수직적으로 중첩되는 제2 포트를 포함하는 알에프 필터일 수 있다.
본 발명의 개념에 따른 알에프 필터의 일 실시예에는 상기 PCB 기판에서 상기 베이스층을 관통하여 제1 접지 전극과 제2 접지 전극을 전기적으로 연결하는 도전 비아를 더 포함하는 알에프 필터일 수 있다.
본 발명의 개념에 따른 알에프 필터의 일 실시예에는 상기 제1 관통 비아는 상기 기판의 1면에 노출된 제1 패드부, 상기 제2 기판의 제2면에 노출된 제2 패드부, 상기 제1 및 제2 패드부를 전기적으로 연결하는 도전 기둥을 포함하며, 상기 제1 패드부는 상기 제1 접지 전극과 이격되게 배치되며, 상기 제2 패드부는 상기 제2 접지 전극과 이격되게 배치되는 알에프 필터일 수 있다.
본 발명의 개념에 따른 세라믹 필터에 기판이 부착된 알에프 필터는 기판에 관통 비아가 포함되어, 별도의 RF pin을 제작 및 세라믹 필터로의 삽입 과정이 생략 될 수 있다. 이에 따라, 알에프 필터의 생산성이 향상된다.
본 발명에 따르면, 세라믹 필터의 포트와 기판의 관통 비아가 중첩하여 연결되므로 세라믹 필터의 기판으로의 접합 과정에서 포트가 그라운드와 직접 접지되지 않도록 포트 주위, 세라믹 필터 양 옆면의 도금을 벗겨내는 패터닝 과정, 즉, 포트컷(port-cut)을 하지 않을 수 있다. 이에 따라, 상기 포트컷한 영역에서 일어나는 신호 방사 문제를 해결하며, 포트컷 과정에서 임피던스 매칭이 깨지는 문제를 방지할 수 있다.
또한, 세라믹 필터에 부착되는 기판의 크기를 세라믹 필터 정도로 줄일 수 있게 되어, 본 발명이 부착되는 전자제품의 기판에 더 넓은 공간의 확보가 가능해질 수 있다.
도 1은 본 발명의 실시예들에 따른 PCB 기판이 부착된 알에프 필터의 사시도다.
도 2a는 본 발명의 실시예들에 따른 PCB 기판의 상면에 부착된 제2 접지 전극을 나타낸 평면도다.
도 2b는 본 발명의 실시예들에 따른 PCB 기판의 하면에 부착된 제1 접지 전극을 나타낸 평면도다.
도 3a는 도 1에서 세라믹 필터의 1-1’ 선에 따른 단면도다.
도 3b는 도 1에서 PCB 기판의 2-2’ 선에 따른 단면도다.
도 4는 본 발명의 일 비교예에서 기판과 알에프 핀들을 나타낸 평면도다.
도 5a는 본 발명의 일 비교예에서 PCB 기판에 부착된 세라믹 필터의 사시도다.
도 5b는 도 5a의 PCB 기판 상에 부착된 세라믹 필터의 바닥면을 나타낸 평면도다.
도 5c는 도 5a의 세라믹 필터와 맞닿는 PCB 기판 상면을 나타낸 평면도다.
도 6은 도 1에서 세라믹 필터의 일 실시예이다.
도 7은 도 6의 세라믹 필터의 3-3’선에 따른 단면도다.
도 8은 도 6의 세라믹 필터의 4-4’선에 따른 단면도다.
도 9는 도 6의 세라믹 필터의 바닥면의 평면도다.
도 10은 도 6 내지 도 9의 세라믹 필터(FP)의 간략 회로도이다.
도 11은 도 1에서 세라믹 필터의 일 실시예이다.
도 2a는 본 발명의 실시예들에 따른 PCB 기판의 상면에 부착된 제2 접지 전극을 나타낸 평면도다.
도 2b는 본 발명의 실시예들에 따른 PCB 기판의 하면에 부착된 제1 접지 전극을 나타낸 평면도다.
도 3a는 도 1에서 세라믹 필터의 1-1’ 선에 따른 단면도다.
도 3b는 도 1에서 PCB 기판의 2-2’ 선에 따른 단면도다.
도 4는 본 발명의 일 비교예에서 기판과 알에프 핀들을 나타낸 평면도다.
도 5a는 본 발명의 일 비교예에서 PCB 기판에 부착된 세라믹 필터의 사시도다.
도 5b는 도 5a의 PCB 기판 상에 부착된 세라믹 필터의 바닥면을 나타낸 평면도다.
도 5c는 도 5a의 세라믹 필터와 맞닿는 PCB 기판 상면을 나타낸 평면도다.
도 6은 도 1에서 세라믹 필터의 일 실시예이다.
도 7은 도 6의 세라믹 필터의 3-3’선에 따른 단면도다.
도 8은 도 6의 세라믹 필터의 4-4’선에 따른 단면도다.
도 9는 도 6의 세라믹 필터의 바닥면의 평면도다.
도 10은 도 6 내지 도 9의 세라믹 필터(FP)의 간략 회로도이다.
도 11은 도 1에서 세라믹 필터의 일 실시예이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 수정 및 변경을 가할 수 있다. 단지, 본 실시예의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 층 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한 본 명세서에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 층 등을 기술하기 위해서 사용되었지만, 이들 영역, 층이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 층을 다른 영역 또는 층과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예는 그것의 상보적인 실시예도 포함한다.
이하, 도 1 내지 도 11을 참조하여 본 발명에 따른 알에프 필터의 실시예들에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 기판이 부착된 알에프 필터(RF filter)의 사시도다. 도 2a는 본 발명의 실시예들에 따른 PCB 기판의 상면에 부착된 제2 접지 전극을 나타낸 평면도다. 도 2b는 본 발명의 실시예들에 따른 기판의 하면에 부착된 금속판을 나타낸 평면도다. 도 3a는 도 1에서 세라믹 필터의 1-1’ 선에 따른 단면도다. 도 3b는 도 1에서 PCB 기판의 2-2’ 선에 따른 단면도다.
도 1, 2a, 2b, 3a 및 3b 를 참조하면, 본 발명의 따른 일 실시예에는 세라믹 필터(FP)와 PCB 기판(PCB)이 제공될 수 있다. 상기 세라믹 필터(FP)는 PCB 기판(PCB)의 상면에 부착될 수 있다. 세라믹 필터(FP)는 PCB 기판(PCB)에 제3 방향(D3)으로 적층될 수 있다.
도1 및 도 3a를 참조하면, 세라믹 필터(FP)는 유전체 바디(DIB) 및 유전체 바디(DIB) 표면을 덮는 금속막(MCL)을 포함할 수 있다. 금속막(MCL)은 유전체 바디(DIB)의 표면에 코팅된 도금막일 수 있다. 금속막(MCL)은 유전체 바디(DIB)의 상면 및 측면들 상에 제공될 수 있다. 예를 들어, 금속 막(MCL)은 유전체 바디(DIB)의 상면 및 측면들을 완전히 덮을 수 있다. 유전체 바디(DIB)는 상면 및 측면들에서 외부로 노출되지 않을 수 있다. 유전체 바디(DIB)의 하면 상에 후술되는 제1 포트(POR1) 및 제2 포트(POR2)가 제공될 수 있다. 유전체 바디(DIB)는 티탄산바륨(BaTiO3) 또는 티탄산스트론튬(SrTiO3)과 같은 세라믹 기판을 포함할 수 있다. 금속막(MCL)은 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
세라믹 필터(FP)는 제1 포트(POR1) 및 제2 포트(POR2)를 포함할 수 있다. 제1 포트(POR1)는 제1 포트 패드부(PORP1) 및 제1 포트 비아(PVI1) 포함할 수 있다. 제1 포트 비아(PVI1)는 유전체 바디(DIB) 내부에서 제1 포트 패드부(PORP1)로부터 제3 방향(D3)으로 연장될 수 있다. 제1 포트 비아(PVI1)는 유전체 바디(DIB)를 일부만 관통할 수 있다. 즉, 금속막(MCL)과 제1 포트 비아(PVI1)는 연결되지 않을 수 있다. 마찬가지로, 제2 포트(POR2)는 제2 포트 패드부(PORP2) 및 제2 포트 비아(PVI2) 포함할 수 있다. 제2 포트 비아(PVI2)는 유전체 바디(DIB) 내부에서 제2 포트 패드부(PORP2)로부터 제3 방향(D3)으로 연장될 수 있다. 제2 포트 비아(PVI2)는 유전체 바디(DIB)를 일부만 관통할 수 있다. 즉, 금속막(MCL)과 제2 포트 비아(PVI2)는 연결되지 않을 수 있다. 제1 포트(POR1) 및 제2 포트(POR2) 각각은 신호를 수신하거나 출력할 수 있다.
제1 및 제2 포트 패드부들(PORP1, PORP2) 각각은 바닥면에서 보았을 때 원형일 수 있다. 제1 및 제2 포트 패드부들(PORP1, PORP2) 각각은 금속막(MCL)과 거리를 두고 떨어져있을 수 있다. 즉, 제1 및 제2 포트 패드부들(PORP1, PORP2)과 금속막(MCL) 사이에서 유전체 바디(DIB)가 외부로 노출될 수 있다.
도 1, 도 2A, 도 2B 및 도 3b를 참조하면, PCB 기판(PCB)은 제1 접지 전극(GR1), 제2 접지 전극(GR2), 및 베이스층(BS)을 포함할 수 있다. 상기 베이스층(BS)은 제1 및(FA1) 및 제2 면(FA2)을 포함할 수 있다. 제1 면(FA1)은 베이스층(BS)의 바닥면일 수 있다. 제1 면(FA1) 및 제2 면(FA2)은 제3 방향(D3)으로 서로 대향할 수 있다. 제2 면(FA2)은 베이스층(BS)의 상면일 수 있다. 상기 제1 접지 전극(GR1)은 베이스층(BS)의 제1 면(FA1)에 제공될 수 있다. 상기 제2 접지 전극(GR2)은 베이스층(BS)의 제2 면(FA2)에 제공될 수 있다. 다시 말하면, 베이스층(BS)은 제1 및 제2 접지 전극들(GR1, GR2) 사이에 개재될 수 있다.
PCB 기판(PCB)은 베이스층(BS)을 관통하는 적어도 하나의 도전 비아(TT)를 포함할 수 있다. 도전 비아(TT)는 베이스층(BS)의 제1 면(FA1)에서 제2 면(FA2)까지 연장될 수 있다. 도전 비아(TT)는 제1 접지 전극(GR1)으로부터 제2 접지 전극(GR2)으로 수직적으로 연장될 수 있다. 도전 비아(TT)를 통해 제1 접지 전극(GR1)과 제2 접지 전극(GR2)이 서로 전기적으로 연결될 수 있다.
제1 접지 전극(GR1), 제2 접지 전극(GR2) 및 도전 비아(TT)는 도전 물질을 포함할 수 있다. 제1 접지 전극(GR1), 제2 접지 전극(GR2) 및 도전 비아(TT)는 서로 동일한 금속을 포함할 수 있으며, 상기 금속은 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 또는 알루미늄(Al)일 수 있으나, 이에 제한되지 않는다.
PCB 기판(PCB)은 제1 관통 비아(TVI1) 및 제2 관통 비아(TVI2)를 포함할 수 있다. 제1 관통 비아(TVI1)는 제1 관통 비아 패드부(TVIP1), 제1 관통부(VI1) 및 제2 관통 비아 패드부(TVIP2)를 포함할 수 있다. 제1 관통 비아 패드부(TVIP1)는 베이스층(BS)의 제1 면(FA1)에 제공될 수 있다. 제2 관통 비아 패드부(TVIP2)는 베이스층(BS)의 제2 면(FA2)에 제공될 수 있다. 제1 관통부(VI1)는 베이스층(BS) 내부에서 제1 관통 비아 패드부(TVIP1)로부터 제2 관통 비아 패드부(TVIP2)까지 제3 방향(D3)으로 연장될 수 있다. 제3 방향(D3)은 제1 면(FA1) 또는 제2 면(FA2)에 수직한 방향일 수 있다. 제1 관통부(VI1)는 베이스층(BS)을 관통할 수 있다. 제1 관통 비아(TVI1)는 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
세라믹 필터(FP)가 PCB 기판(PCB)상에 부착될 때, 제1 관통 비아(TVI1)는 제1 포트(POR1)와 수직적으로 중첩되도록 배치될 수 있다. 제1 관통 비아(TVI1)와 제1 포트(POR1)는 서로 연결되어, 신호가 전달되는 통로로 기능할 수 있다. 구체적으로, 신호는 제1 관통 비아(TVI1)와 제1 포트(POR1)를 통해 세라믹 필터(FP)로 입력되거나 세라믹 필터(FP)로부터 출력될 수 있다.
제1 관통 비아 패드부(TVIP1)는 제1 접지 전극(GR1)과 거리를 두고 배치될 수 있다. 즉, 제1 관통 비아 패드부(TVIP1)와 제1 접지 전극(GR1) 사이에서 베이스층(BS)의 제1 면(FA1)이 노출될 수 있다. 평면적 관점에서, 제1 관통 비아 패드부(TVIP1) 및 제1 관통부(VI1)는 원형일 수 있으나, 이에 제한되지 않는다. 도면에 도시하지 않았으나, 평면적 관점에서, 제1 관통 비아 패드부(TVIP1)는 직선형일 수 있다. 제1 및 제2 관통 비아 패드부들(TVIP1, TVIP2)의 직경은 각각 제1 관통부(VI1)의 직경과 실질적으로 동일하거나 더 클 수 있다.
제2 관통 비아(TVI2)는 제3 관통 비아 패드부(TVIP3), 제2 관통부(VI2) 및 제4 관통 비아 패드부(TVIP4)를 포함할 수 있다. 제2 관통 비아 패드부(TVIP2)는 베이스층(BS)의 제1 면(FA1)에 제공될 수 있다. 제4 관통 비아 패드부(TVIP4)는 베이스층(BS)의 제2 면(FA2)에 제공될 수 있다. 제2 관통부(VI2)는 베이스층(BS) 내부에서 제2 관통 비아 패드부(TVIP2)로부터 제4 관통 비아 패드부(TVIP4)까지 제3 방향(D3)으로 연장될 수 있다.
제2 관통부(VI2)는 베이스층(BS)을 관통할 수 있다. 제2 관통 비아(TVI2)는 도체로 구성될 수 있다. 세라믹 필터(FP)가 PCB 기판(PCB)에 부착되는 경우, 제2 관통 비아(TVI2)는 제2 포트(POR2)와 수직적으로 중첩되도록 배치된다. 제2 관통 비아(TVI2)와 제2 포트(POR2)는 전기적으로 연결될 수 있다. 이에 따라, 신호는 제2 관통 비아(TVI2)와 제2 포트(POR2)를 통해 세라믹 필터(FP)로 입력되거나 세라믹 필터(FP)로부터 출력될 수 있다.
제3 관통 비아 패드부(TVIP3)는 제1 접지 전극(GR1)과 거리를 두고 배치될 수 있다. 즉, 제3 관통 비아 패드부(TVIP3)와 제1 접지 전극(GR1) 사이에서 베이스층(BS)의 제1 면(FA1)이 노출될 수 있다. 평면적 관점에서, 제3 관통 비아 패드부(TVIP3), 제4 관통 비아 패드부(TVIP4) 및 제2 관통부(VI2)는 원형일 수 있다. 제3 및 제4 관통 비아 패드부들(TVIP3, TVIP4) 각각의 직경은 제2 관통부(VI2)의 직경과 실질적으로 동일하거나 더 클 수 있다. 도면에 도시하지 않았으나, 평면적 관점에서, 제3 관통 비아 패드부(TVIP3)는 직선형일 수 있다. 즉, 제3 관통 비아 패드부(TVIP3)의 평면적 관점에서의 형태는 원형으로 제한되지 않는다.
도 1, 도 2A 및 도 2B를 참조하면, 평면적 관점에서, 베이스층(BS)은 직사각형 모양을 가질 수 있다. 제1 접지 전극은 직사각형에서 일부분이 비어있는 제1 리세스 영역(RR1) 및 제2 리세스 영역(RR2)을 포함하는 모양을 가질 수 있다. 제1 공핍영역은 제1 관통 비아(TVI1)와 중첩되는곳에 위치하며, 제2 공핍영역은 제2 관통 비아(TV2)와 중첩되는 곳에 위치한다. 제1 및 제2 리세스 영역들(RR1, RR2) 각각은 부채꼴 모양일 수 있으나, 이에 제한되지 않는다. 상기 제1 및 제2 리세스 영역들(RR1, RR2)은 직사각형 모양의 접지 전극을 패터닝하여 제조할 수 있다.
상기 제1 리세스 영역(RR1)으로 인해 제1 관통 비아 패드부(TVIP1)와 제1 접지 전극(GR1)은 이격될 수 있으며, 상기 제2 리세스 영역(RR2)으로 인해 제3 관통 비아 패드부(TVIP3)와 제1 접지 전극(GR1)은 이격될 수 있다. 제1 및 제2 리세스 영역들(RR1, RR2) 각각의 넓이를 달리하여 제1 및 제3 관통 비아 패드부들(TVIP1, TVIP3)과의 이격거리를 조절할 수 있다.
마찬가지로, 제2 접지 전극은 직사각형에서 일부분이 비어있는 제3 리세스 영역(RR3) 및 제4 리세스 영역(RR4)을 포함하는 모양을 가질 수 있다. 제3 리세스 영역(RR3)은 제1 관통 비아(TVI1)와 중첩되는 곳에 위치하며, 제4 리세스 영역(RR4)은 제2 관통 비아(TV2)와 중첩되는 곳에 위치한다. 제3 및 제4 리세스 영역들(RR3, RR4) 각각은 부채꼴 모양일 수 있으나, 이에 제한되지 않는다. 상기 제3 및 제4 리세스 영역들(RR3, RR4)의 생성은 직사각형 모양의 접지 전극을 패터닝하여 이뤄질 수 있다.
상기 제3 리세스 영역(RR3)으로 인해 제2 관통 비아 패드부(TVIP2)와 제2 접지 전극(GR2)은 이격될 수 있으며, 상기 제4 리세스 영역(RR4)으로 인해 제4 관통 비아 패드부(TVIP4)와 제2 접지 전극(GR2)은 이격될 수 있다. 제3 및 제4 리세스 영역들(RR3, RR4) 각각의 넓이를 달리하여 제2 및 제4 관통 비아 패드부들(TVIP2, TVIP4)과의 이격거리를 조절할 수 있다.
도 1을 참조하면, PCB 기판(PCB)에서 제1 방향(D1)과 평행한 측면의 길이(L1)는 세라믹 필터(FP)에서 제1 방향(D1)과 평행한 측면의 길이(L2)와 같을 수 있다. PCB 기판(PCB)에서 제2 방향(D2)과 평행한 측면의 길이(L3)는 세라믹 필터(FP)에서 제2 방향(D2)과 평행한 측면의 길이(L4)와 같을 수 있다. 이에 따라, 본 발명에 따른 알에프 필터가 시스템 보드에 부착되는 경우 세라믹 필터(FP)의 크기만큼의 공간만을 차지할 수 있다.
도 4는 본 발명의 일 비교예에서 PCB 기판(PCB)과 복수개의 알에프 핀들(RFP)을 나타낸 평면도다. 도 4를 참조하면, 본 발명의 일 비교예에는 세라믹 필터(FP)에 직접 삽입되는 알에프 핀(RFP)이 기판과 별도로 제공될 수 있다. 일 비교에에서 PCB 기판(PCB)은 알에프 핀(RFP)이 삽입되는 부분은 파여져 있을 수 있다.
본 발명의 일 비교예에서 알에프 필터를 제조하는 방법에는 세라믹 필터(FP)에 알에프 핀(RFP)을 삽입하는 단계, 세라믹 필터(FP)에 PCB 기판(PCB)을 접합하는 단계가 포함될 수 있다. 알에프 핀(RFP)을 세라믹 필터(FP)에 삽입하는 과정은 수작업으로 이루어질 수 있다. 알에프 필터의 제조과정에 수작업이 포함될 수 있다. 일 비교예에서 알에프 필터 1개를 제조하는 과정마다 수작업이 포함될 수 있다. 이에 따라, 일 비교예의 알에프 필터의 경우 본 발명에 따른 알에프 필터보다 생산성이 현저히 떨어질 수 있다.
도 5a는 본 발명의 일 비교예에서 PCB 기판(PCB)에 부착된 세라믹 필터(FP)의 사시도다. 도 5b는 도 5a의 PCB 기판(PCB) 상에 부착된 세라믹 필터(FP)의 바닥면을 나타낸 평면도다. 도 5c는 도 5a의 세라믹 필터(FP)와 맞닿는 PCB 기판(PCB) 상면을 나타낸 평면도다.
도 5a, 도 5b 및 도 5c를 참조하면, 본 발명의 일 비교예에는 PCB 기판(PCB)에 부착된 세라믹 필터(FP)가 포함될 수 있다. 상기 PCB 기판(PCB)에는 접지 전극(GR) 및 PCB 기판(PCB)의 표면을 따라 신호를 전달하는 신호전달부(SV)가 포함될 수 있다. PCB 기판(PCB) 상면에서 세라믹 필터(FP)의 복수개의 포트들과 접하는 부분에 포트부(PORR)가 정의될 수 있다. 신호전달부(SV)는 신호전달부(SV)는 PCB 기판(PCB)의 바닥면으로부터 PCB 기판(PCB)의 표면을 따라 PCB 기판(PCB)의 상면까지 제3 방향(D3)으로 연장될 수 있고, PCB 기판(PCB)의 상면에서 제2 방향(D2)으로 포트부(PORR)까지 연장될 수 있다.
상기 일 비교예에서 세라믹 필터(FP)는 제1 포트(POR1) 및 제2 포트(POR2)를 포함할 수 있다. 상기 세라믹 필터(FP)는 표면에 금속막(MCL)이 패터닝(patterning)된 포트컷부(PC)를 포함할 수 있다. 이에 따라, 세라믹 필터(FP)의 표면 중 PCB 기판(PCB) 상면의 신호전달부(SV)와 맞닿은 부분 주위에는 금속막(MCL)이 존재하지 않을 수 있다.
포트컷부(PC)를 형성하는 과정에서 세라믹 필터(FP)의 임피던스가 변화할 수 있다. 즉, 기존에 매칭되었던 세라믹 필터(FP)의 임피던스가 깨질 수 있다. 이에 따라, 제조되는 알에프 필터의 제품마다 임피던스의 편차가 생성되는 문제가 있을 수 있다. 또한, 상기 포트컷부(PC)에서는 신호(signal) 방사가 일어날 수 있다. 포트컷부(PC)에서 신호방사로 인해 입출력하는 신호에 잡음이 형성될 수 있다.
일 비교예에서, 평면적 관점에서 PCB 기판(PCB)의 제2 방향(D2)으로의 길이(L6)는 세라믹 필터(FP)의 제2 방향(D2)으로의 길이(L5)보다 더 길수 있다. 다시 말해, 일 비교예에 따른 알에프 필터는 시스템 보드에 부착되는 경우 본 세라믹 필터(FP)보다 더 큰 공간을 차지할 수 있다. 즉, 상기 비교예에 따른 알에프 필터를 시스템 보드에 부착하는 경우 시스템 보드에 공간효율이 감소된다.
도 6은 도 1에서 세라믹 필터(FP)의 일 실시를 나타낸 사시도이다. 도 7은 도 6의 3-3’선에 따른 세라믹 필터(FP)의 단면도다. 도 8은 도 6의 4-4’선에 따른 세라믹 필터(FP)의 단면도다. 도 9은 도 6c의 5-5'선에 따른 세라믹 필터(FP)의 단면도다. 도 9은 도 6의 세라믹 필터(FP) 바닥면의 평면도이다.
도 6, 도 7, 도 8 및 도 9을 참조하면, 본 발명의 일 실시예에 따른 세라믹 필터(FP)는 도파관 필터들이 이차원적으로 배열된 도파관 필터 어레이를 포함할 수 있다.
세라믹 필터(FP)는 유전체 바디(DIB) 및 유전체 바디(DIB) 표면을 덮는 금속막(MCL)을 포함할 수 있다. 금속막(MCL)은 유전체 바디(DIB)의 표면에 코팅된 도금막일 수 있다. 예를 들어, 유전체 바디(DIB)는 티탄산바륨(BaTiO3) 또는 티탄산스트론튬(SrTiO3)과 같은 세라믹 기판을 포함할 수 있다. 금속막(MCL)은 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
유전체 바디(DIB)는 제1 폴(PO1), 제2 폴(PO2), 제3 폴(PO3) 및 제4 폴(PO4)을 포함할 수 있다. 평면적 관점에서, 제1 내지 제4 폴들(PO1-PO4)은 이차원적인 바둑판 배열로 배열될 수 있다. 제1 내지 제4 폴들(PO1-PO4)은 시계 방향으로 순차적으로 배열될 수 있다. 예를 들어, 제2 폴(PO2)은 제1 폴(PO1)에 제1 방향(D1)으로 인접할 수 있다. 제3 폴(PO3)은 제2 폴(PO2)에 제2 방향(D2)으로 인접할 수 있다. 제3 폴(PO3)은 제4 폴(PO4)에 제1 방향(D1)으로 인접할 수 있다. 제4 폴(PO4)은 제1 폴(PO1)에 제2 방향(D2)으로 인접할 수 있다.
제1 내지 제4 폴들(PO1-PO4) 각각은 신호를 전달하는 유전체 블록일 수 있다. 제1 내지 제4 폴들(PO1-PO4) 각각의 크기 및 형상은, 통과 대역 주파수의 파장을 기반으로 결정될 수 있다. 제1 내지 제4 폴들(PO1-PO4) 각각은 대역 통과 필터의 기능을 갖는 공진 구조체일 수 있다. 예를 들어, 제1 내지 제4 폴들(PO1-PO4) 각각은 세라믹 재질의 유전체 블록일 수 있다.
제1 폴(PO1)과 제2 폴(PO2) 사이의 경계에 제1 커플링(CPB1)이 정의될 수 있다. 제2 폴(PO2)과 제3 폴(PO3) 사이의 경계에 제2 커플링(CPB2)이 정의될 수 있다. 제3 폴(PO3)과 제4 폴(PO4) 사이의 경계에 제3 커플링(CPB3)이 정의될 수 있다.
제1 내지 제3 커플링들(CPB1, CPB2, CPB3) 각각은 서로 인접하는 폴들을 연결하는 유전체일 수 있다. 제1 내지 제3 커플링들(CPB1, CPB2, CPB3) 각각은, 폴과 재질이 동일하지만 물리적인 구조가 상이한 유전체일 수 있다. 상이한 물리적 구조를 기반으로, 커플링을 통해 전달되는 무선 주파수 신호의 전기장 또는 자기장이 변할 수 있다. 예를 들어, 제1 내지 제3 커플링들(CPB1, CPB2, CPB3) 각각은 세라믹 재질의 유전체 또는 서로 인접하는 폴들을 연결하는 영역(또는 경계)일 수 있다.
세라믹 필터(FP)는, 유전체 바디(DIB)를 관통하는 슬릿(SLT)을 포함할 수 있다. 슬릿(SLT)은 제2 방향(D2)으로 연장되는 제1 슬릿(SLT1) 및 제1 방향(D1)으로 연장되는 제2 슬릿(SLT2)을 가질 수 있다. 슬릿(SLT)의 내부는 빈 공간으로서, 공기로 채워질 수 있다.
제1 슬릿(SLT1)은, 제1 폴(PO1)과 제2 폴(PO2) 사이의 경계, 및 제3 폴(PO3)과 제4 폴(PO4) 사이의 경계 상에 제공될 수 있다. 다시 말하면 제1 슬릿(SLT1)은, 제1 커플링(CPB1) 및 제3 커플링(CPB3)과 정렬될 수 있다. 제1 슬릿(SLT1)은 제1 커플링(CPB1) 및 제3 커플링(CPB3) 각각의 성분을 결정할 수 있다.
제2 슬릿(SLT2)은 제1 폴(PO1)과 제4 폴(PO4) 사이의 경계 상에 제공될 수 있다. 제2 슬릿(SLT2)은 제1 폴(PO1)과 제4 폴(PO4) 사이를 거의 완전히 관통할 수 있다. 이로써, 제1 폴(PO1)과 제4 폴(PO4) 사이에는 신호가 전달될 수 있는 커플링이 존재하지 않을 수 있다.
제1 슬릿(SLT1)과 제2 슬릿(SLT2)은 서로 연결되어, 하나의 T자 형태의 슬릿(SLT)을 구성할 수 있다. 그러나, 본 발명의 실시예들은 이에 제한되지 않는다. 도시된 것과 달리, 제1 슬릿(SLT1)과 제2 슬릿(SLT2)은 서로 이격되어 형성될 수 있다.
세라믹 필터(FP)는, 유전체 바디(DIB)의 상부가 리세스되어 형성된 딤플(DIP)을 포함할 수 있다. 딤플(DIP)은 슬릿(SLT)과 달리 유전체 바디(DIB)를 완전히 관통하지 않을 수 있다. 딤플(DIP)은 유전체 바디(DIB)의 상부에 형성된 함몰된 영역일 수 있다. 예를 들어, 딤플(DIP)의 바닥(BO)은 유전체 바디(DIB)의 상면과 바닥면 사이에 위치할 수 있다 (도 8 참조). 금속막(MCL)이 딤플(DIP)의 표면을 덮을 수 있다. 딤플(DIP)의 내부는 빈 공간으로서, 공기로 채워질 수 있다.
딤플(DIP)은 제2 폴(PO2)과 제3 폴(PO3) 사이의 경계 상에 제공될 수 있다. 다시 말하면, 딤플(DIP)은 제2 커플링(CPB2)의 중앙에 위치할 수 있다. 딤플(DIP)은 제2 커플링(CPB2)의 성분을 결정할 수 있다.
세라믹 필터(FP)는 제1 포트(POR1) 및 제2 포트(POR2)를 포함할 수 있다. 구체적으로, 제1 폴(PO1)은 제1 포트(POR1)를 포함할 수 있고, 제4 폴(PO4)은 제2 포트(POR2)를 포함할 수 있다. 제1 포트(POR1) 및 제2 포트(POR2) 각각은 신호를 수신하거나 출력할 수 있다.
제1 포트(POR1)는 제1 폴(PO1) 하면에 위치할 수 있다. 제2 포트(POR2)는 제4 폴(PO4)의 하면에 위치할 수 있다. 제2 포트(POR2)는, 제2 포트패드부(PORP2) 및 제2 패드 상의 유전체 바디(DIB)를 관통하는 제2 포트비아(PVI2)를 포함할 수 있다. 평면적 관점에서, 제2 포트비아(PVI2) 및 제2 포트패드부(PORP2) 각각은 원형일 수 있다. 제2 포트패드부(PORP2)의 직경은 제2 포트비아(PVI2)의 직경보다 더 클 수 있다. 제2 포트비아(PVI2)는 유전체 바디(DIB) 아래의 제2 포트패드부(PORP2)로부터 제3 방향(D3)으로 연장될 수 있다.
도 10은, 도 6 내지 도 9을 참조하여 설명한 세라믹 필터(FP)의 간략 회로도이다. 도 6 내지 도 10을 참조하면, 본 발명의 실시예들에 따른 세라믹 필터(FP)는 비대칭 커플링을 가질 수 있다. 제1 커플링(CPB1) 및 제3 커플링(CPB3)은, 제1 슬릿(SLT1)에 의한 물리적 구조를 기반으로 인덕터와 같이 동작할 수 있다. 구체적으로, 제1 폴(PO1)과 제2 폴(PO2) 사이의 제1 커플링(CPB1)은, 제1 슬릿(SLT1)에 의해 유도성(inductive) 성분이 우세할 수 있다. 다시 말하면, 제1 커플링(CPB1)은 전기장보다 자기장이 우세하게 작용하면서, 인덕터와 같은 유도성을 가질 수 있다. 제3 폴(PO3)과 제4 폴(PO4) 사이의 제3 커플링(CPB3) 역시 제1 커플링(CPB1)과 동일하게 유도성을 가질 수 있다.
제2 커플링(CPB2)은, 딤플(DIP)에 의한 물리적 구조를 기반으로 커패시터와 같이 동작할 수 있다. 구체적으로, 제2 폴(PO2)과 제3 폴(PO3) 사이의 제2 커플링(CPB2)은, 딤플(DIP)에 의해 용량성(capacitive) 성분이 우세할 수 있다. 다시 말하면, 제2 커플링(CPB2)은 자기장보다 전기장이 우세하게 작용하면서, 커패시터와 같은 용량성을 가질 수 있다.
제1 내지 제4 폴들(PO1-PO4) 각각은, 유도성 성분 및 용량성 성분을 가질 수 있다. 예를 들어, 제1 내지 제4 폴들(PO1-PO4) 각각은 LC 공진 회로처럼 동작할 수 있다.
상술된 바와 같이, 본 발명의 실시예들에 따른 세라믹 필터(FP)는, 폴들간의 유도성 커플링 및 폴들간의 용량성 커플링에 기초하여, 대역 통과 필터의 기능을 가질 수 있다. 다시 말하면, 본 발명의 세라믹 필터(FP)는 자기장이 우세한 유도성 커플링 및 전기장이 우세한 용량성 커플링을 혼용한 비대칭 커플링을 가질 수 있다.
도 3 및 도 5를 다시 참조하면, 예시된 세라믹 필터(FP)는, 수신된 신호(SIP)에서 통과 대역의 성분에 대응하는 신호를 출력할 수 있다. 즉, 세라믹 필터(FP)는 무선 주파수(RF; radio frequency) 신호(SIP)를 수신하고, 수신된 신호 중에서 특정 대역의 무선 주파수 신호를 통과시키는 대역 통과 필터(BPF; Band Pass Filter)일 수 있다. 세라믹 필터(FP)는 세라믹 웨이브가이드 필터(ceramic waveguide filter)일 수 있다.
신호(SIP)는 제1 포트(POR1) 또는 제2 포트(POR2)를 통해 세라믹 필터(FP)에 입력될 수 있다. 제1 포트(POR1) 또는 제2 포트(POR2)를 통해 세라믹 필터(FP)에 입력된 신호(SIP)는, 제1 내지 제4 폴들(PO1-PO4)을 통하여 특정 대역으로 통과될 수 있다.
본 발명의 실시예에 따라 예시된 세라믹 필터(FP)는, 4개의 제1 내지 제4 폴들(PO1-PO4) 및 3개의 제1 내지 제3 커플링들(CPB1, CPB2, CPB3)을 포함하는 것으로 도시되나, 본 발명의 범위는 이에 제한되지 않는다. 폴들의 수 및 커플링들의 수는 다양하게 변경될 수 있다.
도 11은 도 1에서 세라믹 필터의 일 실시예이다. 도 6 및 도 11을 참조하여 설명하면, 세라믹 필터(FP)는 하나의 유전체 바디(DIB)를 포함할 수 있다. 일 예로, 유전체 바디(DIB)는 2X2 영역들로 구획될 수 있다 (도 6). 구획된 각각의 구역이 제1 내지 제4 폴들로 정의될 수 있다. 다른 예로, 유전체 바디 3X2 영역들로 구획될 수 있다 (도 11). 구획된 구역은 제1 내지 제 6 폴로 정의될 수 있다. 다만, 유전체 바디는 2X2, 3X2 영역으로 제한되지 않고 4X2, 5X2 영역 등을 포함할 수 있다. 다시 말하면, 짝수개의 폴들을 포함할 수 있다.
상술한 바와 같이, 본 발명에서의 세라믹 필터(FP)의 실시예들은, 다양한 구조 및 형태를 포함할 수 있다. 다시 말하면, 본 발명에서의 세라믹 필터(FP)는, 비대칭 커플링으로 복수개의 폴들을 연결한 세라믹 도파관 필터 어레이일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
FP: 세라믹 필터
PCB: PCB 기판
PCB: PCB 기판
Claims (12)
- PCB 기판 및 상기 PCB 기판 상에 적층된 세라믹 필터를 포함하되,
상기 PCB 기판은:
제1 면 및 상기 제1 면의 반대 측의 제2 면을 포함하는 베이스층;
상기 제1 면 상의 제1 접지 전극;
상기 제2 면 상의 제2 접지 전극; 및
상기 베이스층을 관통하는 제1 관통 비아 및 제2 관통 비아를 포함하고,
상기 제1 및 제2 관통 비아들 각각은 상기 제1 면과 상기 제2 면을 통해 노출되며,
상기 세라믹 필터는 상기 제2 접지 전극 상에 제공되고,
상기 세라믹 필터는, 상기 제1 관통 비아와 수직적으로 중첩되는 제1 포트 및 상기 제2 관통 비아와 수직적으로 중첩되는 제2 포트를 포함하고,
상기 세라믹 필터는 유전체 바디 및 상기 유전체 바디의 상면 및 측면들을 완전히 덮는 금속막을 포함하는 알에프 필터.
- 제 1항에 있어서,
상기 PCB 기판은 상기 베이스층을 관통하여 상기 제1 접지 전극과 상기 제2 접지 전극을 전기적으로 연결하는 도전 비아를 더 포함하는 알에프 필터.
- 제 1항에 있어서,
상기 제1 관통 비아는 상기 PCB기판의 상기 제1 면에 노출된 제1 관통 비아 패드부, 상기 PCB 기판의 상기 제2면에 노출된 제2 관통 비아 패드부, 및 상기 제1 및 제2 관통 비아 패드부들을 전기적으로 연결하는 제1 관통부를 포함하며,
상기 제1 관통 비아 패드부는 상기 제1 접지 전극과 이격되게 배치되며,
상기 제2 관통 비아 패드부는 상기 제2 접지 전극과 이격되게 배치되는 알에프 필터.
- 제 3항에 있어서,
상기 제2 관통 비아는 상기 PCB기판의 상기 제1 면에 노출된 제3 관통 비아 패드부, 상기 PCB기판의 상기 제2면에 노출된 제4 관통 비아 패드부, 상기 제3 및 제4 관통 비아 패드부들을 전기적으로 연결하는 제2 관통부를 포함하며,
상기 제3 관통 비아 패드부는 상기 제1 접지 전극과 이격되게 배치되며,
상기 제4 관통 비아 패드부는 상기 제2 접지 전극과 이격되게 배치되는 알에프 필터.
- 제 4항에 있어서,
상기 제1 접지 전극은 제1 및 제2 리세스 영역들을 포함하고,
상기 제1 리세스 영역에는 상기 제1 관통 비아 패드부가 위치하고,
상기 제2 리세스 영역에는 상기 제3 관통 비아 패드부가 위치하는 알에프 필터.
- 제 1항에 있어서,
상기 세라믹 필터는 도파관 필터들이 이차원적으로 배열된 도파관 필터 어레이를 더 포함하는 알에프 필터.
- 제 6항에 있어서,
상기 도파관 필터들 각각은
복수개의 폴들을 포함하는 유전체 바디;
상기 유전체 바디를 관통하는 슬릿; 및
상기 유전체 바디의 상부가 리세스된 딤플을 포함하는 알에프 필터.
- 제 7항에 있어서,
상기 폴들은, 시계 방향으로 이차원적으로 배열된 제1 내지 제4 폴들을 포함하고,
상기 제1 및 제2 폴들 사이에서 상기 슬릿에 의해 제1 커플링이 정의되고,
상기 제2 및 제3 폴들 사이에서 상기 딤플에 의해 제2 커플링이 정의되며,
상기 제3 및 제4 폴들 사이에서 상기 슬릿에 의해 제3 커플링이 정의되는 알에프 필터.
- 제 8항에 있어서,
상기 제1 폴은 상기 제1 포트를 포함하며, 상기 제4 폴은 상기 제2 포트를 포함하는 알에프 필터.
- 제 6항에 있어서,
상기 도파관 필터 어레이는
세라믹 기판을 포함하는 유전체 바디; 및
상기 유전체 바디의 표면을 덮는 금속막을 포함하는 알에프 필터.
- 제 1항에 있어서,
상기 PCB 기판에서 제1 방향과 평행한 측면의 길이는 L1이고,
상기 세라믹 필터에서 상기 제1 방향과 평행한 측면의 길이는 L2이며,
상기 L1이 상기 L2보다 크거나 같은 알에프 필터.
- 제 11항에 있어서,
상기 PCB 기판에서 제2 방향과 평행한 측면의 길이는 L3이고,
상기 세라믹 필터에서 상기 제2 방향과 평행한 측면의 길이는 L4이며,
상기 L3이 상기 L4보다 크거나 같은 알에프 필터.
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