KR102622605B1 - 서셉터 및 반도체 제조장치 - Google Patents

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Abstract

서셉터는 림 형상을 갖는 상부 면을 포함하는 바디와, 상부 면보다 낮으며 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스와, 웨이퍼를 지지하기 위해 상부 면과 바닥 면 사이로 연장되는 렛지를 포함한다.
렛지는 바닥 면의 중심을 향해 경사진 형상을 가지며, 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다.

Description

서셉터 및 반도체 제조장치
실시예는 서셉터 및 반도체 제조장치에 관한 것이다.
에피택셜 웨이퍼는 기판으로 사용되는 폴리쉬드 웨이퍼(Polished wafer)에 1100도 이상의 고온으로 가열된 반응기(reactor)의 화학 기상 증착법(CVD)에 의해 얇은 단결정 층을 형성한 웨이퍼이다. 즉, 에피택셜 웨이퍼는 붕소(B) 등의 불순물이 도핑되어 낮은 비저항을 가지는 실리콘 웨이퍼 상에 상대적으로 불순물이 적게 도핑되어 높은 비저항을 가지는 실리콘 에피택셜층을 기상 성장시켜 제조된다.
에피택셜 웨이퍼는 높은 게더링 능력과 낮은 레치업(latch-up)특성, 그리고 고온에서 슬립(slip)에 강한 특징을 가지고 있어, 최근 MOS 소자뿐 아니라 LSI 소자 제조용 웨이퍼로 널리 이용되고 있다.
이러한 에피택셜 웨이퍼에 대해 요구되는 품질 항목으로는, 기재 기판과 에피택셜층을 포함한 에피택셜 웨이퍼의 표면에 대한 항목으로서 평탄도, 입자 오염 정도 등이 있고, 에피택셜 자체에 대한 항목으로서 에피택셜층의 두께 균일도, 비저항 및 그 균일도, 금속 오염, 적층 결함, 슬립 전위 등이 있다.
이중에서 평탄도는 에피택셜 웨이퍼 상에 반도체 소자를 제조하는 과정에서 사진 식각 공정과 CMP(chemical mechanical polishing) 공정, 그리고 SOI(Silicon On Insulator) 웨이퍼를 위한 접합 공정 등에 많은 영향을 미친다. 특히 웨이퍼의 가장자리가 밀려 올라가거나 내려가는 ERO(Edge Roll-off)는 사진 식각 공정에서의 디포커스(defocus), CMP 공정에서의 연마 균일도, SOI 접합 공정에서의 접합 불량 등에 큰 영향을 미치고 있으며, 웨이퍼의 직경이 300mm 이상으로 커짐에 따라 웨이퍼 가장자리의 평탄도는 에피택셜 웨이퍼의 품질 항목에서 중요도가 점점 커지고 있기에, 에피택셜 웨이퍼의 가장자리의 평탄도가 왜곡되는 현상의 원인을 규명할 필요가 있다.
특히, 웨이퍼 상에 에피택셜층을 형성하기 위해 가스가 사용되는 경우, 이러한 가스가 웨이퍼의 상면뿐만 아니라 웨이퍼의 하면에도 증착되게 되고, 웨이퍼의 하면에 증착된 박막에 의해 에피택셜 웨이퍼의 BS ZDD(BackSide Height Double Derivative)의 편차를 더욱 더 심해지는 문제점이 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 새로운 구조를 갖는 서셉터 및 반도체 제조장치를 제공한다.
실시예의 다른 목적은 에피택셜 웨이퍼의 BS ZDD의 편차를 최소화할 수 있는 서셉터 및 반도체 제조장치를 제공한다.
실시예의 다른 목적은 불량 없이 장시간 동안 반도체 웨이퍼의 제조가 가능한 서셉터 및 반도체 제조장치를 제공한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 서셉터는, 림 형상을 갖는 상부 면을 포함하는 바디; 상기 상부 면보다 낮으며 상기 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스; 및 웨이퍼를 지지하기 위해 상기 상부 면과 상기 바닥 면 사이로 연장되는 렛지를 포함한다. 상기 렛지는 상기 바닥 면의 중심을 향해 경사진 형상을 가질 수 있다. 상기 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다.
실시예의 다른 측면에 따르면, 웨이퍼 상에 박막을 성장시키기 위한 반도체 제조장치는, 내부 공간을 갖는 챔버; 상기 챔버 내에 위치되어 회전 가능한 지지부; 및 상기 지지부 상에 배치되는 서셉터를 포함한다. 상기 서셉터는, 림 형상을 갖는 상부 면을 포함하는 바디; 상기 상부 면보다 낮으며 상기 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스; 및 웨이퍼를 지지하기 위해 상기 상부 면과 상기 바닥 면 사이로 연장되는 렛지를 포함할 수 있다. 상기 렛지는 상기 바닥 면의 중심을 향해 경사진 형상을 가질 수 있다. 상기 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다.
실시예에 따른 서셉터 및 반도체 제조장치의 효과에 대해 설명하면 다음과 같다.
실시예들 중 적어도 하나에 의하면, 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖도록 서셉터의 형상을 가공함으로써, 에피택셜 웨이퍼의 BS ZDD의 편차를 최소화할 수 있다는 장점이 있다.
실시예들 중 적어도 하나에 의하면, 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖도록 서셉터의 형상을 가공함으로써, 에피택셜 웨이퍼의 BS ZDD의 편차가 불량 발생 범위 이내로 유지되므로, 불량 없이 장시간 동안에 대량의 에피택셜 웨이퍼의 제조가 가능할 수 있다는 장점이 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 웨이퍼의 결정 방위를 나타낸다.
도 2는 웨이퍼의 결정 방위에 따른 에피택셜 웨이퍼의 BS ZDD의 변화를 보여준다.
도 3은 실시예에 따른 반도체 제조장치를 도시한 단면도이다.
도 4는 실시예에 따른 반도체 제조장치의 서셉터를 도시한 평면도이다.
도 5는 실시예에 따른 반도체 제조장치의 서셉터를 도시한 배면도이다.
도 6은 실시예에 따른 반도체 제조장치의 서셉터를 도시한 단면도이다.
도 7은 비교예 및 실시예에서 에피택셜 웨이퍼의 BS ZDD의 편차를 보여준다.
도 8은 비교예 및 실시예에서 웨이퍼의 결정 방위에 따른 에피택셜 웨이퍼의 BS ZDD의 변화를 보여준다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “B 및(와) C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. 또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 웨이퍼의 결정 방위를 나타내고, 도 2는 웨이퍼의 결정 방위에 따른 에피택셜 웨이퍼의 BS ZDD의 변화를 보여준다. 도 2에서 에피택셜 웨이퍼는 도 1에 도시된 웨이퍼 상에 에피택셜층과 같은 박막이 형성된 웨이퍼일 수 있다. 도 1에 도시된 웨이퍼는 직경이 300mm(150mm의 반지름)일 수 있다. 도 2에서 BS ZDD의 값이 (-)인 것은 에피택셜 웨이퍼가 아래를 향해 볼록하게 휘어짐을 의미할 수 있다. 도시되지 않았지만, BS ZDD의 값이 (+)인 것은 에피택셜 웨이퍼가 위로 볼록하게 휘어짐을 의미할 수 있다. BS ZDD의 값이 0인 것은 에피택셜 웨이퍼가 수평 면에 대해 편차 없이 정확히 일치됨을 의미할 수 있다.
도 1에서 웨이퍼의 결정 방위에서 노치(notch)가 위치된 결정 방위가 270°이고, 이 노치를 기준으로 반시계 반향으로 90° 이격된 결정 방위가 0°이며, 시계 방향으로 90° 이격된 결정 방위가 180°일 수 있다. 또한, 0°의 결정 방위에서 시계 방향으로 90° 이격된 결정 방위나 반 시계 방향으로 90° 이격된 결정 방위가 90°일 수 있다. 따라서, 0°의 결정 방위에서 반시계 방향으로 1회전됨에 따라 0°부터 360°의 결정 방위를 경유하게 된다.
도 1에 도시된 웨이퍼 상에 에피택셜층이 형성된 에피택셜 웨이퍼를 대상으로 각도에 따른 BS ZDD의 변화가 도 2에 도시된다. 도 2에는 145.2mm, 147.2mm, 147.6mm 및 148mm에서의 BS ZDD의 변화가 보여진다. 145.2mm, 147.2mm, 147.6mm 및 148mm 각각은 웨이퍼의 중심에서부터 외측으로 이격된 거리를 의미할 수 있다. 예컨대, 148mm는 웨이퍼의 중심에서 148mm 이격된 지점을 의미하는 것으로서, 148mm 지점에서 0° 내지 360°에서의 BS ZDD의 변화가 보여질 수 있다.
예컨대, 145.2mm에서는 0° 내지 360°에서 BS ZDD가 거의 변화되지 않는데 반해, 148mm에서는 0° 내지 360°에서 BS ZDD는 매우 크게 변화될 수 있다.
예컨대, 148mm에서 140°의 결정 방위에서는 BS ZDD가 -60mm인데 반해, 250°의 결정 방위에서는 BS ZDD가 -22mm로서, 동일한 148mm에서 140°의 결정 방위와 250°의 결정 방위 간의 BS ZDD의 편차가 38mm(-22mm-(-60mm))일 수 있다.
이로부터, 에피택셜 웨이퍼의 외측 끝단에 가까울수록 0°의 결정방위로부터 360°의 결정방위를 따라 BS ZDD의 편차가 심해짐을 알 수 있다.
아울러, 도 2에 도시한 바와 같이, 동일한 결정 방위, 예컨대 140°의 결정 방위에서도 웨이퍼의 중심에서 145.2mm 이격된 지점에서는 BS ZDD가 거의 0에 근접하지만, 145.2mm로부터 에피택셜 웨이퍼의 외측으로 갈수록 BS ZDD의 값이 급격히 커질 수 있다.
본 발명자는 에피택셜 웨이퍼의 외측으로 갈수록 BS ZDD의 편차가 심해지고 또한 0°의 결정방위로부터 360°의 결정방위를 따라 BS ZDD의 편차가 심해지는 현상을 해소하기 위한 연구를 진행하였다. 이러한 연구를 통해, 본 발명자는 에피택셜 웨이퍼를 제조하기 위한 반도체 제조장치의 서셉터의 형상에 BS ZDD의 편차에 매우 민감하게 영향을 받는다는 사실을 확인하였다. 이에 딸, 본 발명자는 BS ZDD의 편차를 최소화하기 위해 반도체 제조장치의 서셉터의 형상을 집중 연구하여, 하기와 같은 발명 성과를 얻었다.
이하에서, BS ZDD의 편차를 최소화하기 위해 서셉터 및 반도체 제조장치를 상세히 설명한다.
도 3은 실시예에 따른 반도체 제조장치를 도시한 단면도이다.
도 3을 참조하면, 실시예에 따른 반도체 제조장치(10)는 내부 공간을 갖는 챔버(20)와, 챔버(20) 내에 위치되어 회전 가능한 지지부(22)와, 지지부(22) 상에 배치되는 서셉터(100)를 포함할 수 있다.
서셉터(100) 상에 반도체 공정, 즉 에피택셜층을 형성하기 위해 웨이퍼(W)가 안착될 수 있다. 웨이퍼(W)는 예컨대, 실리콘 웨이퍼를 포함할 수 있다. 웨이퍼(W)는 예컨대, 300mm의 직경과 775㎛의 두께를 가지며, 5~10mΩ㎝(mili-ohm-㎝)의 저항률을 가질 수 있다. 웨이퍼(W)는 표면 평면 배향(surface planar orientation)될 수 있다. 웨이퍼(W)는 상면과 하면이 경면 다듬질된 P형 실리콘 단결정 웨이퍼일 수 있다.
서셉터(100)는 실리콘 카바이드(SiC)나 그래파이트(graphite)와 같은 탄소계 재료가 표면에 부착되어 구성될 수 있다. 또는 서셉터(100) 자체가 실리콘 카바이드(SiC)나 그래파이트(graphite)와 같은 탄소계 재료로 형성될 수도 있다.
실시예에 따른 반도체 제조장치(10)는 상부 돔(50), 하부 돔(55)을 포함할 수 있다. 상부 돔(50)과 하부 돔(55)은 웨이퍼(W)의 복사 가열을 위해 광을 통과시킬 수 있는 고순도 석영과 같은 투과성 물질을 포함할 수 있다. 석영은 높은 구조적 강도를 갖는 것으로서, 반도체 제조장치(10)의 프로세스 환경에 대해 화학적으로 비활성이다.
실시예에 따른 반도체 제조장치(10)는 가열 장치(11)를 포함할 수 있다. 가열 장치(11)는 서셉터(100)와 서셉터(100) 상에 안착되는 웨이퍼(W)를 복사 가열시킬 수 있다.
실시예에 따른 반도체 제조장치(10)는 가스 공급 개구(60)와 가스 배출 개구(65)를 포함할 수 있다. 예컨대, 가스 공급 개구(60)와 가스 배출 개구(65)는 서셉터(100)의 양측에 설치될 수 있다. 예컨대, 가스 공급 개구(60)는 서셉터(100)의 외쪽에 설치되고, 가스 배출 개구(65)는 서셉터(100)의 오른쪽에 설치될 수 있다. 가스 공급 개구(60)와 가스 배출 개구(65)는 서셉터(100)를 사이에 두고 서로 마주보며 설치될 수 있다. 가스 공급 개구(60)로부터 분사된 수소 가스 및 에피택셜 성장을 위한 운반 가스 등이 서셉터(100)를 경유한 다음 가스 배출 개구(65)를 통해 배출될 수 있다.
실시예에 따른 반도체 제조장치(10)는 회전축(70)을 포함할 수 있다. 회전축(70)은 지지부(22)를 통해 서셉터(100)와 연결될 수 있다. 회전축(70)의 회전에 의해 서셉터(100)도 회전될 수 있다.
도 4는 실시예에 따른 반도체 제조장치의 서셉터를 도시한 평면도이고, 도 5는 실시예에 따른 반도체 제조장치의 서셉터를 도시한 배면도이며, 도 6은 실시예에 따른 반도체 제조장치의 서셉터를 도시한 단면도이다.
도 4 내지 도 6을 참조하면, 서셉터(100)는 바디(body, 102), 리세스(recess, 108) 및 바디(102)와 리세스(108) 사이에 위치된 렛지(ledge, 106)를 포함할 수 있다.
서셉터(100)의 하측에 서로 이격된 홀들(118)이 배치될 수 있다. 지지부(22)의 상부 영역의 일부가 홀(118)에 체결되어, 서셉터(100)가 지지부(22)에 고정되어, 공정 중에 회전축이 회전되더라도 서셉터(100)가 지지부(22) 상에서 미끄러지지(slip on) 않을 수 있다.
리세스(108)는 서셉터(100)의 중심 영역에 위치될 수 있다. 렛지(106)와 바디(102)는 리세스(108)를 둘러쌀 수 있다. 바디(102)는 렛지(106)를 둘러쌀 수 있다.
바디(102)는 림(rim) 영역(104)을 포함할 수 있다. 림 영역(104)은 림 형상을 가질 수 있다. 림 형상은 예컨대, 원 형상일 수 있지만, 이에 대해서는 한정하지 않는다.
바디(102)는 상부 면(110)을 가질 수 있다. 상면 면(110)은 림 영역(104)의 상부 면일 수 있다.
리세스(108)는 바디(102)의 상부 면(110)보다 낮게 위치될 수 있다. 리세스(108)는 바닥 면(126)을 가질 수 있다. 바닥 면(126)은 아래로 오목한 라운드 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 리세스(108)의 바닥 면(126)은 바디(102)의 상부 면(110)에 의해 둘러싸일 수 있다. 리세스(108)는 웨이퍼의 형상에 대응되는 형상을 가질 수 있다. 예컨대, 리세스(108)는 원 형상을 가질 수 있다.
리세스(108)와 바디(102) 사이에 렛지(106)가 위치될 수 있다. 렛지(106)는 리세스(108)로부터 바디(102)로 연장되는 영역일 수 있다. 렛지(106)의 표면(116)은 바디(102)의 상부 면(110)보다 낮게 위치될 수 있다. 렛지(106)는 웨이퍼의 에지에 대응되는 형상을 가질 수 있다. 예컨대, 렛지(106)는 원형 림 형상을 가질 수 있다. 웨이퍼의 에지가 렛지(106)에 접할 수 있다.
렛지(106)의 표면(116)은 바디(102)의 상부 면(110)보다 낮게 위치되므로, 렛지(106)의 표면(116)과 바디(102)의 상부 면(110) 사이에 제1 측벽(124)이 위치될 수 있다. 리세스(108)의 바닥 면(126)은 렛지(106)의 표면(116)보다 낮게 위치되므로, 리세스(108)의 바닥 면(126)과 렛지(106)의 표면(116) 사이에 제2 측벽(125)이 위치될 수 있다. 제2 측벽(125)의 높이는 제1 측벽(124)의 높이보다 작을 수 있다.
예컨대, 제1 측벽(124)의 높이는 웨이퍼의 두께보다 클 수 있다. 웨이퍼가 렛지(106)의 표면(116) 상에 안착되는 경우, 웨이퍼의 상면은 바디(102)의 상부 면(110)보다 낮게 되어, 수소 가스나 운반 가스가 보다 더 용이하게 웨이퍼 상면에 증착될 수 있다.
렛지(106)는 바닥 면(126)의 중심을 향해 경사진 형상을 가질 수 있다. 렛지(106)는 바닥 면(126)의 중심을 향해 경사진 표면(116)을 가질 수 있다. 따라서, 웨이퍼의 에지는 렛지(106)의 표면(116)에 점(point)으로 접할 수 있다.
실시예에서, 렛지(106)의 표면(116)의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다. 렛지(106)의 표면(116)의 평탄도가 10㎛와 50㎛ 사이의 편차를 가질 때, 에피택셜 웨이퍼의 BS ZDD의 편차가 최소화될 수 있다.
도 7에 도시된 바와 같이, 렛지(106)의 표면(116)의 평탄도가 75㎛의 경우(비교예), 에피택셜 웨이퍼의 BS ZDD의 편차는 8mm일 수 있다. 이에 반해, 실시예에서와 같이 렛지(106)의 표면(116)의 평탄도가 40㎛인 경우, 에피택셜 웨이퍼의 BS ZDD의 편차는 2mm로서, 비교예에 비해 적어도 4배 이상 편차가 줄어듦을 알 수 있다.
도 8에 도시한 바와 같이, 에피택셜 웨이퍼의 중심에서 148mm 이격된 지점에서 0°의 결정 방위부터 360°의 결정 방위를 따른 비교예 및 실시예에서의 BS ZDD의 변화가 측정되었다.
비교예에서는 0°의 결정 방위부터 360°의 결정 방위를 따라 BS ZDD값이 최소 -22mm로부터 최대 -60mm으로서, -38mm의 편차를 보였다. 특히, 비교예에서는 BS ZDD값이 적어도 -22mm 이상을 가지므로, 에피택셜 웨이퍼의 휨이 매우 컸다.
실시예에서는 0°의 결정 방위부터 360°의 결정 방위를 따라 BS ZDD값이 최소 -8mm부터 최대 -32mm로서, -24mm의 편차를 보였다. 따라서, 실시예에서는 비교예에 비해 0°의 결정 방위부터 360°의 결정 방위를 따라 BS ZDD의 편차도 적을 뿐만 아니라 휨도 훤씬 적어 불량 발생이 현저히 줄어들었다.
통상 BS ZDD의 값이 -50mm 이상이 되는 경우, 해당 에피택셜 웨이퍼는 불량 처리된다. 따라서, 비교예에서는 웨이퍼의 일부 결정 방위에서 BS ZDD의 값이 -50mm를 초과하므로 웨이퍼가 불량 처리되지만, 실시예에서는 웨이퍼의 모든 결정 방위에서 BS ZDD의 값이 -32mm 이내이므로 우수한 품질의 에피택셜 웨이퍼가 얻어질 수 있다.
실시예에서, 웨이퍼의 원주 방향을 따라 웨이퍼와 접하는 접하는 렛지(106)의 주변 영역이 접촉 영역(114)으로 정의될 수 있다. 이러한 경우, 접촉 영역(114)의 표면(116)의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다. 바람직하게는 접촉 영역(114)의 표면(116)의 평탄도는 10㎛와 45㎛ 사이의 편차를 가질 수 있다.
한편, 렛지(106)의 표면(116)의 평탄도의 편차는 기준 점(122)에 대해 (+) 편차와 (-) 편차에 의해 결정될 수 있다. 예컨대, 렛지(106)의 표면(116)의 평탄도의 편차는 기준 점(122)에 대해 (+) 편차와 (-) 편차의 합일 수 있다. 예컨대, 기준 점(122)은 렛지(106)의 표면(116)의 평탄도의 편차의 1/2일 수 있다. 예컨대, 기준 점(122)은 리세스(108)의 바닥 면(126)의 최저점으로부터 제1 높이(H1)를 갖는 점일 수 있다. 예컨대, 기준 점(122)은 서셉터(100)의 하부 면(112)의 최저점으로부터 제2 높이(H2)기 설정된 높이를 갖는 점일 수 있다.
예컨대, 상기 (+) 편차는 5㎛와 25㎛ 사이로 기준 점(122)보다 높을 수 있다. 예컨대, 상기 (-) 편차는 5㎛와 25㎛ 사이로 기준 점(122)보다 낮을 수 있다.
실시예에 따르면, 렛지(106)의 표면(116)의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖도록 서셉터(100)의 형상을 가공함으로써, 에피택셜 웨이퍼의 BS ZDD의 편차를 최소화할 수 있다.
실시예에 따르면, 렛지(106)의 표면(116)의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖도록 서셉터(100)의 형상을 가공함으로써, 에피택셜 웨이퍼의 BS ZDD의 편차가 불량 발생 범위 이내로 유지되므로, 불량 없이 장시간 동안에 대량의 에피택셜 웨이퍼의 제조가 가능할 수 있다.
실시예는 반도체 제조 분야에 적용될 수 있다.

Claims (21)

  1. 림 형상을 갖는 상부 면을 포함하는 바디;
    상기 상부 면보다 낮으며 상기 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스; 및
    웨이퍼를 지지하기 위해 상기 상부 면과 상기 바닥 면 사이로 연장되는 렛지를 포함하고,
    상기 렛지는 상기 바닥 면의 중심을 향해 경사진 형상을 가지며,
    상기 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가지며,
    상기 편차는 기준 점에 대해 (+) 편차와 (-)편차의 합인 서셉터.
  2. 제1항에 있어서,
    상기 렛지는 상기 림 형상에 대응되는 형상을 가지며,
    상기 렛지는 원주 방향을 따라 상기 웨이퍼와 접하는 접촉 영역을 포함하는 서셉터.
  3. 제2항에 있어서,
    상기 접촉 영역의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖는 서셉터.
  4. 제1항에 있어서,
    상기 렛지의 표면의 평탄도는 10㎛와 45㎛ 사이의 편차를 갖는 서셉터.
  5. 제1항에 있어서,
    상기 기준 점은 상기 편차의 1/2인 서셉터.
  6. 제1항에 있어서,
    상기 기준 점은 상기 리세스의 상기 바닥 면의 최저점으로부터 제1 높이를 갖는 점인 서셉터.
  7. 제1항에 있어서,
    상기 기준 점은 상기 서셉터의 하부 면의 최저점으로부터 제2 높이를 갖는 점인 서셉터.
  8. 제1항에 있어서,
    상기 (+) 편차는 5㎛와 25㎛ 사이로 기준 점보다 높은 서셉터.
  9. 제1항에 있어서,
    상기 (-) 편차는 5㎛와 25㎛ 사이로 상기 기준 점보다 낮은 서셉터.
  10. 제1항에 있어서,
    상기 바디의 상기 상부 면 및 상기 렛지의 표면 사이의 제1 측벽; 및
    상기 렛지의 상기 표면 및 상기 리세스의 상기 바닥 면 사이의 제2 측벽을 포함하고,
    상기 제1 측벽의 높이는 상기 웨이퍼의 두께보다 큰 서셉터.
  11. 제1항에 있어서,
    상기 리세스의 상기 바닥 면은 아래로 오목한 라운드형을 갖는 서셉터.
  12. 제1항에 있어서,
    상기 웨이퍼의 에지는 상기 렛지의 상기 표면에 점으로 접하는 서셉터.
  13. 웨이퍼 상에 박막을 성장시키기 위한 반도체 제조장치에 있어서,
    내부 공간을 갖는 챔버;
    상기 챔버 내에 위치되어 회전 가능한 지지부; 및
    상기 지지부 상에 배치되는 서셉터를 포함하고,
    상기 서셉터는,
    림 형상을 갖는 상부 면을 포함하는 바디;
    상기 상부 면보다 낮으며 상기 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스; 및
    웨이퍼를 지지하기 위해 상기 상부 면과 상기 바닥 면 사이로 연장되는 렛지를 포함하고,
    상기 렛지는 상기 바닥 면의 중심을 향해 경사진 형상을 가지며,
    상기 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가지고,
    상기 편차는 기준 점에 대해 (+) 편차와 (-)편차의 합인 반도체 제조장치.
  14. 제13항에 있어서,
    상기 렛지는 상기 림 형상에 대응되는 형상을 가지며,
    상기 렛지는 상기 웨이퍼의 원주 방향을 따라 상기 웨이퍼와 접하는 접촉 영역을 포함하며,
    상기 접촉 영역의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖는 반도체 제조장치.
  15. 제13항에 있어서,
    상기 기준 점은 상기 편차의 1/2인 반도체 제조장치.
  16. 제13항에 있어서,
    상기 기준 점은 상기 리세스의 상기 바닥 면의 최저점으로부터 제1 높이를 갖는 점인 반도체 제조장치.
  17. 제13항에 있어서,
    상기 기준 점은 상기 서셉터의 하부 면의 최저점으로부터 제2 높이를 갖는 점인 반도체 제조장치.
  18. 제13항에 있어서,
    상기 (+) 편차는 5㎛와 25㎛ 사이로 기준 점보다 높은 반도체 제조장치.
  19. 제13항에 있어서,
    상기 (-) 편차는 5㎛와 25㎛ 사이로 상기 기준 점보다 낮은 반도체 제조장치.
  20. 제13항에 있어서,
    상기 바디의 상기 상부 면 및 상기 렛지의 표면 사이의 제1 측벽; 및
    상기 렛지의 상기 표면 및 상기 리세스의 상기 바닥 면 사이의 제2 측벽을 포함하고,
    상기 제1 측벽의 높이는 상기 웨이퍼의 두께보다 큰 반도체 제조장치.
  21. 제13항에 있어서,
    상기 리세스의 상기 바닥 면은 아래로 오목한 라운드형을 갖는 반도체 제조장치.
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