KR102620865B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102620865B1
KR102620865B1 KR1020180153938A KR20180153938A KR102620865B1 KR 102620865 B1 KR102620865 B1 KR 102620865B1 KR 1020180153938 A KR1020180153938 A KR 1020180153938A KR 20180153938 A KR20180153938 A KR 20180153938A KR 102620865 B1 KR102620865 B1 KR 102620865B1
Authority
KR
South Korea
Prior art keywords
pad bonding
connection
via landing
trace
abandoned
Prior art date
Application number
KR1020180153938A
Other languages
English (en)
Other versions
KR20200067051A (ko
Inventor
이재훈
공선규
윤지영
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180153938A priority Critical patent/KR102620865B1/ko
Priority to TW108128579A priority patent/TWI819060B/zh
Priority to US16/539,602 priority patent/US10998281B2/en
Priority to DE102019129642.0A priority patent/DE102019129642A1/de
Priority to CN201911099388.4A priority patent/CN111261605B/zh
Publication of KR20200067051A publication Critical patent/KR20200067051A/ko
Application granted granted Critical
Publication of KR102620865B1 publication Critical patent/KR102620865B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

반도체 패키지의 패키지 기판은 기판 바디 상에 제1패드 본딩부를 사이에 두고 배치된 제2 및 제3패드 본딩부들을 포함한다. 제1, 제2 및 제3패드 본딩부들에 이격되며 제1, 제2 및 제3비아 랜딩부들이 배치된다. 제1연결 트레이스부에 나란하게 제2연결 트레이스부가 연장되고, 제1연결 트레이스부에 나란하게 제1가드 트레이스부가 연장된다. 제1연결 플레인부가 제2연결 트레이스부와 제1가드 트레이스부를 연결시키고, 제2연결 트레이스부를 제2비아 랜딩부에 연결시킨다. 제2연결 플레인부는 제3패드 본딩부를 제3비아 랜딩부에 연결시키고, 측면이 제1 및 제2패드 본딩부들을 마주보도록 연장된다.

Description

반도체 패키지{Semiconductor package}
본 출원은 반도체 패키지에 관한 것이다.
반도체 패키지는 패키지 기판에 실장된 반도체 칩을 포함하여 구성된다. 패키지 기판은 반도체 칩에 접속되는 회로 배선 구조를 구비한다. 회로 배선 구조는 그라운드선(ground line)들, 파워선(power line)들 및 전기적 신호를 전송하는 신호선(signal line)들을 포함하여 구성된다. 반도체 칩이 더 높은 고속으로 동작하는 것이 요구되면서, 고주파 신호가 신호선들을 통해서 전송된다. 고주파 신호는 상대적으로 짧은 파장을 가져 신호들 간의 간섭(crosstalk)에 상대적으로 더 취약할 수 있다. 반도체 칩의 신뢰성있는 동작을 위해서, 신호선들 간에 간섭 현상을 억제하는 방법이 요구되고 있다.
본 출원은 신호선들 사이의 간섭을 억제할 수 있는 패키지 기판을 포함하는 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판; 및 상기 패키지 기판에 실장된 반도체 칩을 포함하는 반도체 패키지를 제시한다.
상기 패키지 기판은 기판 바디 상에 제1패드 본딩부(pad bonding portion)를 사이에 두고 배치된 제2 및 제3패드 본딩부들; 상기 제1, 제2 및 제3패드 본딩부들에 이격되며 배치된 제1, 제2 및 제3비아 랜딩부(via landing portion)들; 상기 제1패드 본딩부를 상기 제1비아 랜딩부에 연결시키도록 연장된 제1연결 트레이스부(connection trace portion); 상기 제2패드 본딩부에 연결되고 상기 제1연결 트레이스부에 나란하게 연장된 제2연결 트레이스부; 상기 제3패드 본딩부에 이격되면서 단부가 마주보고 상기 제1연결 트레이스부에 나란하게 연장된 제1가드 트레이스부(guard trace portion); 상기 제1비아 랜딩부와 이격되고 상기 제1비아 랜딩부를 에워싸며 우회하여 상기 제2연결 트레이스부와 상기 제1가드 트레이스부를 연결시키고, 상기 제2연결 트레이스부를 상기 제2비아 랜딩부에 연결시키는 제1연결 플레인부(connection plane portion); 및 상기 제3패드 본딩부를 상기 제3비아 랜딩부에 연결시키고 상기 제1 및 제2패드 본딩부들을 측면이 마주보도록 연장된 제2연결 플레인부를 포함한다.
본 출원의 실시예들에 따르면, 신호선들 사이의 간섭을 억제할 수 있는 패키지 기판을 포함하는 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 의한 반도체 패키지를 보여주는 개략적인 단면도이다.
도 2는 일 예에 의한 패키지 기판의 회로 배선 구조를 보여주는 개략적인 평면도이다.
도 3은 일 예에 의한 반도체 패키지의 도 2의 X2-X2' 절단선을 따르는 단면 형상을 보여주는 개략적인 단면도이다.
도 4는 일 예에 의한 반도체 패키지의 도 2의 X3-X3' 절단선을 따르는 단면 형상을 보여주는 개략적인 단면도이다.
도 5는 일 예에 의한 패키지 기판의 회로 배선 구조를 보여주는 개략적인 평면도이다.
도 6은 일 예에 의한 패키지 기판의 회로 배선 구조를 보여주는 개략적인 평면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 의한 반도체 패키지(10)를 보여주는 개략적인 단면도이다. 도 2는 일 예에 의한 패키지 기판(200S)의 회로 배선 구조(100)를 보여주는 개략적인 평면도이다. 도 1은 반도체 칩(10)의 도 2의 X1-X1' 절단선을 따르는 단면 형상을 보여주는 개략적인 단면도이다. 도 3은 일 예에 의한 반도체 패키지(10)의 도 2의 X2-X2' 절단선을 따르는 단면 형상을 보여주는 개략적인 단면도이다. 도 4는 일 예에 의한 반도체 패키지(10)의 도 2의 X3-X3' 절단선을 따르는 단면 형상을 보여주는 개략적인 단면도이다.
도 1을 참조하면, 일 예에 의한 반도체 패키지(10)는 패키지 기판(200S) 및 반도체 칩(500C)를 포함하여 구성된다. 반도체 칩(500C)은 집적회로가 집적된 칩 바디(chip body: 500)를 포함한다. 칩 바디(500)의 일 표면(501)에 칩 패드(chip pad: 510)들을 구비한다. 칩 패드(510)들 중 일부는 반도체 칩(500C)에 전기적인 데이터 신호(data signal)가 연결되는 단자(terminal)들로 구비될 수 있다. 칩 패드(510)들 중 일부는 반도체 칩(500C)을 그라운드(ground)하는 단자로 구비될 수 있다. 또는 칩 패드(510)들 중 일부는 반도체 칩(500C)에 파워(power)를 인가하는 단자로 구비될 수 있다.
반도체 칩(500C)은 패키지 기판(200S) 상에 실장된다. 칩 패드(510)들이 형성된 표면(501)이 패키지 기판(200S)을 바라보도록, 반도체 칩(500C)은 패키지 기판(200S)에 플립 칩 본딩(flip chip bonding)될 수 있다. 반도체 칩(500C)와 패키지 기판(200S)은 그 사이에 도입된 내측 커넥터(inner connector: 560)들에 의해 전기적으로 서로 접속된다. 내측 커넥터(560)는 범프(bump)와 같은 연결 부재로 구비될 수 있다. 패시베이션층(passivation layer: 540)이 칩 패드(510)들을 노출하고, 칩 바디(500)의 표면(501)을 덮도록 형성된다. 패시베이션층(540)은 유전층을 포함하여 형성될 수 있다.
패키지 기판(200S)은 반도체 칩(500C)를 외부 기기와 전기적으로 연결시키는 인터커넥트 부재(interconnect member)로 구비될 수 있다. 패키지 기판(200S)은 인쇄회로기판(PCB: Printed Circuit Board) 형태로 구비될 수 있다.
패키지 기판(200S)은 기판 바디(200)를 포함하여 구성될 수 있다. 기판 바디(200)는 유전 물질의 층을 포함할 수 있다. 기판 바디(200)는 반도체 칩(500C)를 바라보는 제1표면(201)과 반대측의 제2표면(203)을 포함할 수 있다. 기판 바디(200)의 제2표면(203)에 외측 커넥터(outer connector: 600)들이 접속될 수 있다. 외측 커넥터(600)들은 반도체 패키지(10) 및 패키지 기판(200S)을 외부 기기와 전기적으로 접속시키는 접속 부재로 도입된다. 외측 커넥터(600)들은 솔더 볼(solder ball)과 같은 도전성 접속 부재를 포함할 수 있다.
기판 바디(200)의 제2표면(203)에 외측 커넥터 랜딩부(outer connector landing portion: 260)들이 구비될 수 있다. 외측 커넥터 랜딩부(260)들에 외측 커넥터(600)들이 본딩되어 접속된다. 외측 커넥터 랜딩부(260)들은 도전성 패턴들을 포함하여 형성될 수 있다. 기판 바디(200)의 제2표면(203)을 덮고, 외측 커넥터 랜딩부(260)들을 노출하는 제2유전층(430)이 형성될 수 있다. 제2유전층(430)은 솔더 레지스트 패턴(solder resist pattern)을 포함하여 형성될 수 있다.
도전성 비아(240)들이 기판 바디(200)를 실질적으로 관통하도록 구비될 수 있다. 도전성 비아(240)들은 기판 바디(200)의 제2표면(203)에 배치된 외측 커넥터 랜딩부(260)들에 전기적으로 각각 접속되도록 형성될 수 있다. 도전성 비아(240)들은 외측 커넥터 랜딩부(260)들에 각각 중첩되도록 위치할 수 있다. 도시되지는 않았지만, 도전성 비아(240)들이 외측 커넥터 랜딩부(260)들로부터 오프셋(offset)되어 이격될 때, 도전성 비아(240)들과 외측 커넥터 랜딩부(260)들을 상호 연결시켜주는 도전성 연결 트레이스부(도시되지 않음)들이 기판 바디(200)의 제2표면(203)에 더 배치될 수도 있다.
기판 바디(200)의 제1표면(201)에 회로 배선 구조(100)가 구비된다. 회로 배선 구조(100)는 기판 바디(200)의 제1표면(201)에 배치된 도전성 패턴들을 포함한다. 회로 배선 구조(100)는 내측 커넥터(560)들과 도전성 비아(240)들을 상호 전기적으로 연결시키도록 구비된다. 회로 배선 구조(100)는 도전성 비아(240)들과 반도체 칩(500C)을 전기적으로 상호 연결시키는 도전성 패턴들로 구비된다. 제1유전층(410)이 기판 바디(200)의 제1표면(201)을 덮고, 회로 배선 구조(100)의 일부 부분을 노출시키도록 구비될 수 있다.
도 2를 도 1과 함께 참조하면, 제3, 제1, 제2, 제4 및 제5패드 본딩부들(pad bonding portions: 213, 211, 212, 214, 215)이 회로 배선 구조(100)의 일부 부분들을 구성하도록, 기판 바디(200)의 제1표면(201) 상에 배치된다. 제3, 제1, 제2, 제4 및 제5패드 본딩부들(213, 211, 212, 214, 215)은 도전성 패턴들로 형성될 수 있다. 제3, 제1, 제2, 제4 및 제5패드 본딩부들(213, 211, 212, 214, 215)은 제1열을 이루도록 서로 나란히 배치될 수 있다. 복수의 제6패드 본딩부(217)들이 제1열과 이격된 제2열을 이루도록 배치될 수 있다. 복수의 제6패드 본딩부(217)들은 제3, 제1, 제2, 제4 및 제5패드 본딩부들(213, 211, 212, 214, 215)에 각각 마주보도록 배치될 수 있다.
제3, 제1, 제2, 제4 및 제5패드 본딩부들(213, 211, 212, 214, 215)은 반도체 칩(500C)의 칩 패드(510)들에 각각 전기적으로 접속되도록 형성된다. 제6패드 본딩부(217)들 또한 반도체 칩(500C)의 칩 패드(510)들에 각각 전기적으로 접속되도록 형성된다. 제3, 제1, 제2, 제4 및 제5패드 본딩부들(213, 211, 212, 214, 215)과 제6패드 본딩부(217)들 각각은 반도체 칩(500C)의 칩 패드(510)들 각각에 중첩되는 위치에 위치할 수 있다. 제3, 제1, 제2, 제4, 제5패드 본딩부들(213, 211, 212, 214, 215) 및 제6패드 본딩부(217)들은 내측 커넥터(560)들을 통해서 반도체 칩(500C)의 칩 패드(510)들에 각각 본딩시킨다.
제1, 제2, 제3 및 제4비아 랜딩부들(via landing portions: 231, 232, 233, 234)이 회로 배선 구조(100)의 일부 부분들을 구성하도록, 기판 바디(200)의 제1표면(201) 상에 배치된다. 제1, 제2, 제3 및 제4비아 랜딩부들(231, 232, 233, 234)은 제1 내지 제6패드 본딩부들(213, 211, 212, 214, 215, 217)들과 이격된 위치에 배치된다. 제1, 제2, 제3 및 제4비아 랜딩부들(231, 232, 233, 234) 각각은 도전성 비아(도 1의 240)들 각각에 중첩되는 위치에 위치한다. 예컨대, 도 1에 제시된 것과 같이, 제1비아 랜딩부(231)는 제1도전성 비아(241)에 중첩되도록 배치되고, 제1도전성 비아(241)에 전기적으로 연결될 수 있다.
제1, 제2 및 제3연결 트레이스부들(connection trace portions: 251, 252, 254) 및 제1 및 제2가드 트레이스부들(guard trace portions: 253, 255)이 회로 배선 구조(100)의 일부 부분들을 구성하도록, 기판 바디(200)의 제1표면(201) 상에 배치될 수 있다. 제1, 제2 및 제3연결 트레이스부들(251, 252, 254) 및 제1 및 제2가드 트레이스부들(253, 255)은 라인(line) 형상을 가지는 도전 패턴들을 포함하여 형성될 수 있다.
제1연결 트레이스부(251)는 제1패드 본딩부(211)를 제1비아 랜딩부(231)에 연결시키도록 연장된다. 제2연결 트레이스부(252)는 제2패드 본딩부(212)에 연결되고 제1연결 트레이스부(251)에 나란하게 연장된다. 제3연결 트레이스부(254)는 제4패드 본딩부(214)를 제4비아 랜딩부(234)에 연결시키도록 연장된다. 제1 내지 제3연결 트레이스부들(251, 252, 254)은 서로 일정한 간격으로 이격되도록 배치될 수 있다. 제1 내지 제3연결 트레이스부들(251, 252, 254)은 서로 나란하게 연장될 수 있다.
제1가드 트레이스부(253)는 일 단부(253E)가 제3패드 본딩부(213)에 이격되면서 제3패드 본딩부(213)를 마주보도록 배치된다. 제1가드 트레이스부(253)는 제1연결 트레이스부(251)가 연장되는 방향을 따라, 제1연결 트레이스부(251)에 나란히 연장된다. 제1가드 트레이스부(253)와 제1연결 트레이스부(251)은 상호 일정한 이격 간격이 유지하도록 나란히 연장된다. 제2가드 트레이스부(255)는 일 단부(255E)가 제5패드 본딩부(215)에 이격되면서 제5패드 본딩부(215)를 마주보도록 배치된다. 제2가드 트레이스부(255)는 제3연결 트레이스부(254)가 연장되는 방향을 따라, 제3연결 트레이스부(254)에 나란히 연장된다.
제1 및 제2연결 플레인부들(connection plane portions: 271, 273)이 회로 배선 구조(100)의 일부 부분들을 구성하도록, 기판 바디(200)의 제1표면(201) 상에 배치될 수 있다. 제1 및 제2연결 플레인부들(271, 273)은 상대적으로 넓은 표면적을 가지는 도전 패턴들로 도입될 수 있다. 제1 및 제2연결 플레인부들(271, 273)은 제1 및 제4비아 랜딩부들(231, 234)에 전기적으로 격리된 도전 패턴들로 형성될 수 있다.
예컨대, 제1연결 플레인부(271)는 제1비아 랜딩부(231)와 일정 간격 이격되도록 배치된다. 제1연결 플레인부(271)는 제1비아 랜딩부(231)를 에워싸며 우회하도록 배치될 수 있다. 제1연결 플레인부(271)는 제2연결 트레이스부(252)와 제1가드 트레이스부(253)를 상호 연결시키고, 제1비아 랜딩부(231)를 우회하도록 연장될 수 있다. 제1연결 플레인부(271)는 제2연결 트레이스부(252)를 제2비아 랜딩부(232)에 연결시키도록 연장된다. 제1연결 플레인부(271)는 제2비아 랜딩부(232)를 그 내부 영역 내에 포함하는 도전 패턴으로 형성될 수 있다.
제1연결 플레인부(271)는 제4비아 랜딩부(234)와 이격되도록 더 연장될 수 있다. 제1연결 플레인부(271)는 제4비아 랜딩부(234)를 둘러싸며 우회하도록 연장될 수 있다. 제1연결 플레인부(271)는 제2연결 트레이스부(252)와 제2가드 트레이스부(255)를 상호 전기적으로 연결시키도록 더 연장된다. 제1연결 플레인부(271)는 제1 및 제2가드 트레이스부들(253, 255)을 제2비아 랜딩부(232)에 전기적으로 연결시킨다.
제2연결 플레인부(273)는 제3패드 본딩부(213)를 제3비아 랜딩부(233)에 연결시키도록 배치된다. 제2연결 플레인부(273)는 제3비아 랜딩부(233)를 그 내부 영역 내에 포함하는 도전 패턴으로 형성될 수 있다. 제2연결 플레인부(273)은 일측 측면(273S)이 제1, 제2 및 제4패드 본딩부들(211, 212, 214)을 마주보도록 연장된다. 제2연결 플레인부(273)는 제5패드 본딩부(215)를 제3비아 랜딩부(233)에 연결시키도록 더 연장된다. 제2연결 플레인부(273)는 제1, 제2 및 제4패드 본딩부들(211, 212, 214)과 일정 간격 이격되면서, 제1, 제2 및 제4패드 본딩부들(211, 212, 214)을 에워싸며 우회하도록 연장된다.
도 2를 참조하면, 제1가드 트레이스부(253)와 제2연결 트레이스부(252)는, 제1연결 트레이스부(251)를 사이에 두고, 서로 반대측에 위치한다. 제2가드 트레이스부(255)와 제2연결 트레이스부(252)는, 제3연결 트레이스부(254)를 사이에 두고, 서로 반대측에 위치한다. 제1가드 트레이스부(253), 제1연결 트레이스부(251), 제2연결 트레이스부(252), 제3연결 트레이스부(254) 및 제2가드 트레이스부(253)의 순서로 트레이스부들이 배치될 수 있다. 이에 따라, 제3패드 본딩부(213), 제1패드 본딩부(211), 제2패드 본딩부(212), 제4패드 본딩부(214) 및 제5패드 본딩부(215)의 순서로 제1열의 패드 본딩부들이 배치된다.
제1가드 트레이스부(253)와 제2연결 플레인부(273)는, 제3패드 본딩부(213)를 사이에 두고, 서로 반대측에 위치한다. 또한, 제1연결 트레이스부(251)와 제2연결 플레인부(273)는, 제1패드 본딩부(211)를 사이에 두고, 서로 반대측에 위치할 수 있다. 제1비아 랜딩부(231)는 제1연결 트레이스부(251)에 연결되고, 제3비아 랜딩부(233)는 제2연결 플레인부(273)에 연결되므로, 제1비아 랜딩부(231)와 제3비아 랜딩부(233)는 제1패드 본딩부(211)를 사이에 두고, 서로 반대측에 위치할 수 있다.
제2연결 트레이스부(252)와 제2연결 플레인부(273)는, 제2패드 본딩부(212)를 사이에 두고, 서로 반대측에 위치할 수 있다. 제2연결 트레이스부(252)는 제1연결 플레인부(271)를 통해 제2비아 랜딩부(232)에 연결되므로, 제2비아 랜딩부(232)와 제3비아 랜딩부(233)는, 제2패드 본딩부(212)를 사이에 두고, 서로 반대측에 위치할 수 있다.
제1 내지 제5패드 본딩부들(211, 212, 213, 214, 215)이 이루는 제1열 패드 본딩부들과 제6패드 본딩부(217)들이 이루는 제2열 패드 본딩부들 사이에, 제2연결 플레인부(273)가 위치할 수 있다. 이에 따라, 제1연결 플레인부(271)와 제2연결 플레인부(273)는, 제1 내지 제5패드 본딩부들(211, 212, 213, 214, 215)이 이루는 제1열 패드 본딩부들을 사이에 두고, 서로 반대측에 위치할 수 있다.
도 2와 도 1을 함께 참조하면, 제1패드 본딩부(211), 제1연결 트레이스부(251) 및 제1비아 랜딩부(231)는 제1데이터 신호선을 구축할 수 있다. 제1데이터 신호선은 반도체 칩(500C)에 데이터 신호(data signal)를 제공하는 신호선일 수 있다. 제1데이터 신호선에 제1비아 랜딩부(231)에 접속되는 제1도전성 비아(241)와, 제1외측 커넥터 랜딩부(261), 및 제1외측 커넥터(601)들이 더 연결될 수 있다. 또 다른 제2데이터 신호선은 제4패드 본딩부(214), 제3연결 트레이스부(254) 및 제4비아 랜딩부(234)를 포함할 수 있다.
도 2와 도 3을 함께 참조하면, 제2패드 본딩부(212), 제2연결 트레이스부(252), 제1연결 플레인부(271), 및 제2비아 랜딩부(232)는 그라운드선(ground line) 을 구축할 수 있다. 그라운드선은 반도체 칩(500C)을 그라운드시키는 전기적 경로를 제공하는 도선일 수 있다. 도 4에 제시된 것과 같이, 제2비아 랜딩부(232)에 접속되는 제2도전성 비아(242)와, 제2외측 커넥터 랜딩부(262), 및 제2외측 커넥터(602)들이 그라운드선에 더 연결될 수 있다. 제1 및 제2가드 트레이스부들(253, 255) 또한 제1연결 플레인부(271)를 통해서 그라운드선에 전기적으로 연결되고, 그라운드될 수 있다.
도 2와 도 4를 함께 참조하면, 제3패드 본딩부(213), 제2연결 플레인부(273), 및 제3비아 랜딩부(233)는 제1파워선(power line)을 구축할 수 있다. 제1파워선은 반도체 칩(500C)에 파워를 인가하는 전기적 경로를 제공하는 도선일 수 있다. 도 3에 제시된 것과 같이, 제3비아 랜딩부(233)에 접속되는 제3도전성 비아(243)와, 제3외측 커넥터 랜딩부(263), 및 제3외측 커넥터(603)들이 제1파워선에 더 연결될 수 있다. 제5패드 본딩부(215), 제2연결 플레인부(273), 및 제3비아 랜딩부(233)를 포함하는 제2파워선이 구축될 수 있다.
도 2 및 도 1을 다시 참조하면, 제1비아 랜딩부(231), 제1연결 트레이스부(251), 및 제1패드 본딩부(211)를 포함하는 제1데이터 신호선을 통해서, 데이터 신호가 반도체 칩(500C)에 인가될 수 있다. 제1비아 랜딩부(231) 및 제1연결 트레이스부(251)로 이어지는 신호 경로에서의 임피던스(impedance) 변화는 데이터 신호의 전송에 영향을 미친다. 제1가드 트레이스부(253), 제1연결 플레인부(271) 및 제2연결 트레이스부(252)는 동일한 그라운드 전위를 가지므로 제1비아 랜딩부(231) 및 제1연결 트레이스부(251)를 포함하는 신호 경로의 임피던스 변화를 억제할 수 있다.
제1가드 트레이스부(253), 제1연결 플레인부(271) 및 제2연결 트레이스부(252)로 이어지는 구조는, 제1비아 랜딩부(231) 및 제1연결 트레이스부(251)를 둘러싸는 연속적인 트레이스(continuous trace) 구조를 제공한다. 제1가드 트레이스부(253)는 제1연결 트레이스부(251)와 나란히 연장되면서 제1연결 플레인부(271)에 접속되어 있다. 그리고, 제1연결 플레인부(271)는 제1비아 랜딩부(231)를 에워싸도록 연장되어 제2연결 트레이스부(252)에 연결되고 있다. 제2연결 트레이스부(252)가 제1연결 트레이스부(251)에 나란히 연장되고 있다. 이에 따라, 제1가드 트레이스부(253), 제1연결 플레인부(271) 및 제2연결 트레이스부(252)로 연속하여 이어지는 끊김없는 트레이스 구조가 구성된다.
제1가드 트레이스부(253), 제1연결 플레인부(271) 및 제2연결 트레이스부(252)로 이어지는 구조는 그라운드에 연결될 수 있다. 이에 따라, 제1가드 트레이스부(253), 제1연결 플레인부(271) 및 제2연결 트레이스부(252)로 이어지는 구조는, 제1비아 랜딩부(231) 및 제1연결 트레이스부(251)로 이어지는 신호 경로에 대해 연속적인 기준판(reference plane)을 제공할 수 있다. 이에 따라, 제1연결 플레인부(271) 및 제2연결 트레이스부(252)로 이어지는 구조는, 제1비아 랜딩부(231) 및 제1연결 트레이스부(251)로 이어지는 신호 경로를 통해 전송되는 데이터 신호에 대한 연속적인 또는 끊김없는 신호 회귀 경로(signal return path) 또는 전류 회귀 경로를 제공할 수 있다.
제1가드 트레이스부(253), 제1연결 플레인부(271) 및 제2연결 트레이스부(252)로 이어지는 구조는 중간에 단절된 부분이 없다. 따라서, 제1가드 트레이스부(253), 제1연결 플레인부(271) 및 제2연결 트레이스부(252)로 이어지는 구조와, 제1비아 랜딩부(231) 및 제1연결 트레이스부(251)로 이어지는 신호 경로 사이에 급격한 임피던스 변화가 유발되는 것이 억제되거나 완화될 수 있다. 또한, 제1가드 트레이스부(253)와 제1연결 트레이스부(251)은 상호 일정한 이격 간격이 유지하도록 나란히 연장된다. 이에 따라, 임피던스의 변화를 더욱 억제하거나 감소시킬 수 있다.
제1가드 트레이스부, 제1연결 플레인부 및 제2연결 트레이스부로 이어지는 경로 중간에 단절되는 부분이 존재한다면, 이러한 단절 부분(discontinuous region)에서 임피던스의 급격한 변화가 유발될 수 있다. 임피던스의 급격한 변화는 제1비아 랜딩부(231) 및 제1연결 트레이스부(251)로 전송되는 데이터 신호의 전송에 악영향을 미칠 수 있다. 즉, 신호 전송 품질에 악영향을 미칠 수 있다.
논리적 하이 신호(logic high)인 파워가 제3패드 본딩부(213)를 통해 반도체 칩(500C)에 제공된다. 제1데이터 신호가 제1패드 본딩부(211)를 통해 제공된다. 그리고, 논리적 로 신호(logic low)인 그라운드가 제2패드 본딩부(212)를 통해 제공될 수 있다. 이에 따라, 제1 내지 제3패드 본딩부들(211, 212, 213)이 파워 패드- 신호 패드- 그라운드 패드의 순서를 이루면서 서로 인접하게 모여 배치될 수 있다. 제2패드 본딩부(212)와 제3패드 본딩부(213) 및 제1패드 본딩부(211)들이 실질적으로 최대한 서로 가까운 위치에 모여 배치될 수 있다. 이에 따라, 반도체 칩(500C)에 인가되는 파워 신호, 그라운드 신호 및 데이터 신호 간의 라우팅(routing) 거리가 상대적으로 더 짧아질 수 있어, 반도체 칩(500C)의 동작 속도가 개선될 수 있다.
반도체 칩(도 1의 500C)의 칩 패드(도 1의 510) 위의 반도체 칩 바디(도 1의 500) 내부에는, 데이터 신호, 파워 및 그라운드가 인가되는 버퍼 회로(buffer circuit: 도시되지 않음)가 구비될 수 있다. 버퍼 회로는 스위칭(switching) 동작을 하도록 구성될 수 있다. 파워 패드- 신호 패드- 그라운드 패드가 인접하여 배치되므로, 버퍼 회로에 연결되는 데이터 신호, 파워 및 그라운드의 라우팅 거리가 짧아질 수 있다. 이에 따라, 버퍼 회로의 동작은 보다 빠르게 수행될 수 있다.
도 2를 다시 참조하면, 제2열을 이루는 제6패드 본딩부(217)들은 제1열의 제3, 제1, 제2, 제4 및 제5패드 본딩부들(213, 211, 212, 214, 215)과 대칭된 형태 또는 미러(mirror) 형태로 제시되고 있다. 그렇지만, 제2열을 이루는 제6패드 본딩부(217)들을 제1열의 제3, 제1, 제2, 제4 및 제5패드 본딩부들(213, 211, 212, 214, 215)과 대칭되지 않은 형태로 변형되거나 또는 임의의 위치에 배치될 수도 있다.
도 2에서 제1연결 플레인부(271)와 대칭되는 형태 또는 미러 형태로 제3연결 플레인부(275)가 제시되고 있지만, 제3연결 플레인부(275)는 제1연결 플레인부(271)와 대칭되는 형태 또는 미러 형태가 아닌 다른 형상으로 변형될 수 있다. 도 2에서 제1연결 플레인부(271)와 대칭되는 형태 또는 미러 형태로 제3연결 플레인부(275)가 제시되고 있지만, 제3연결 플레인부(271)은 제1연결 플레인부(271)와 대칭되지 않은 형태 또는 미러 형태가 아닌 다른 형상으로 변형되거나 다른 위치에 배치될 수 있다.
도 2에서 제3가드 트레이스(293) 및 제4가드 트레이스(295)가 제1 및 제2가드 트레이스부들(253, 255)과 대칭되는 형태 또는 미러 형태로 제시되고 있지만, 제3가드 트레이스(293) 및 제4가드 트레이스(295)는 제1 및 제2가드 트레이스부들(253, 255)과 대칭되지 않은 형태 또는 미러 형태가 아닌 다른 형상으로 변형되거나 다른 위치에 배치될 수 있다.
도 2에서 제4연결 트레이스(291), 제5연결 트레이스(292), 제6연결 트레이스(294)가 제1 내지 제3연결 트레이스부들(251, 252, 254)과 대칭되는 형태 또는 미러 형태로 제시되고 있지만, 제4연결 트레이스(291), 제5연결 트레이스(292), 제6연결 트레이스(294)는 제1 내지 제3연결 트레이스부들(251, 252, 254)과 대칭되지 않은 형태 또는 미러 형태가 아닌 다른 형상으로 변형되거나 다른 위치에 배치될 수 있다.
도 2에서 제5비아 랜딩부(281), 제6비아 랜딩부(282) 및 제7비아 랜딩부(284)가 제1비아 랜딩부(231), 제2비아 랜딩부(232) 및 제4비아 랜딩부(234)와 대칭되는 형태 또는 미러 형태로 제시되고 있지만, 제5비아 랜딩부(281), 제6비아 랜딩부(282) 및 제7비아 랜딩부(284)는 제1비아 랜딩부(231), 제2비아 랜딩부(232) 및 제4비아 랜딩부(234)와 대칭되지 않은 형태 또는 미러 형태가 아닌 다른 형상으로 변형되거나 다른 위치에 배치될 수 있다.
도 5는 일 예에 의한 패키지 기판의 회로 배선 구조(1100)를 보여주는 개략적인 평면도이다.
도 5를 참조하면, 회로 배선 구조(1100)는 제1 내지 제5패드 본딩부들(1211, 1212, 1213, 1214, 1215)과, 제1 내지 제3연결 트레이스부들(1251, 1252, 1254)과, 제1 및 제2가드 트레이스부들(1253, 1255)과, 제1 내지 제4비아 랜딩부들(1231, 1232, 1233, 1234)과, 제1 및 제2연결 플레인부들(1271, 1273)을 포함할 수 있다.
제1패드 본딩부(1211), 제1연결 트레이스부(1251) 및 제1비아 랜딩부(1231)는 제1데이터 신호선을 구축할 수 있다. 제2데이터 신호선은 제4패드 본딩부(1214), 제3연결 트레이스부(1254) 및 제4비아 랜딩부(1234)를 포함할 수 있다.
제2패드 본딩부(1212), 제2연결 트레이스부(1252), 제1연결 플레인부(1271), 및 제2비아 랜딩부(1232)는 파워선을 구축할 수 있다. 제1 및 제2가드 트레이스부들(1253, 1255) 또한 제1연결 플레인부(1271)를 통해서 파워선에 전기적으로 연결될 수 있다. 제1비아 랜딩부(1231)로부터 제1연결 트레이스부(1251)로 제1데이터 신호가 전송될 때, 제1가드 트레이스부들(1253), 제2연결 트레이스부(1252) 및 제1연결 플레인부(1271)가 신호 회귀 경로로 작용할 수 있다. 제1가드 트레이스부들(1253), 제2연결 트레이스부(1252) 및 제1연결 플레인부(1271)는 제1연결 트레이스부(1251)의 임피던스 변화를 억제하거나 감소시키는 작용을 한다. 제4비아 랜딩부(1234)로부터 제3연결 트레이스부(1254)로 제2데이터 신호가 전송될 때, 제2가드 트레이스부들(1255), 제2연결 트레이스부(1252) 및 제1연결 플레인부(1271)가 신호 회귀 경로로 작용할 수 있다. 제2가드 트레이스부들(1255), 제2연결 트레이스부(1252) 및 제1연결 플레인부(1271)는 제3연결 트레이스부(1254)의 임피던스 변화를 억제하거나 감소시키는 작용을 한다.
제3패드 본딩부(1213), 제2연결 플레인부(1273), 및 제3비아 랜딩부(1233)는 제1그라운드선을 구축할 수 있다. 제5패드 본딩부(1215), 제2연결 플레인부(1273), 및 제3비아 랜딩부(1233)를 포함하는 제2그라운드선이 구축될 수도 있다.
도 6은 일 예에 의한 패키지 기판의 회로 배선 구조(2100)를 보여주는 개략적인 평면도이다.
도 6을 참조하면, 회로 배선 구조(2100)는 제1 내지 제5패드 본딩부들(2211, 2212, 2213, 2214, 2215)과, 제1 내지 제3연결 트레이스부들(2251, 2252, 2254)과, 제1 및 제2가드 트레이스부들(2253, 2255)과, 제1 내지 제4비아 랜딩부들(2231, 2232, 2233, 2234)과, 제1 및 제2연결 플레인부들(2271, 2273)을 포함할 수 있다.
제1가드 트레이스부(2253)의 일단 단부(2253E)에, 제3패드 본딩부(2213)를 마주보는 제1추가 본딩 패드부(additional bonding pad portion: 2218)가 더 연결될 수 있다. 제1추가 본딩 패드부(2218)는 마주보는 제3패드 본딩부(2213)와 실질적으로 동일한 형상을 가지도록 구비될 수 있다. 제1추가 본딩 패드부(2218)에 내측 커넥터(도 1의 560)과 같은 형태의 추가 커넥터(도시되지 않음)가 본딩될 수 있다. 이에 따라, 제1추가 본딩 패드부(2218)는 반도체 칩에 전기적으로 연결될 수 있다.
제2가드 트레이스부(2255)의 일단 단부(2255E)에, 제5패드 본딩부(2215)를 마주보는 제2추가 본딩 패드부(2219)가 더 연결될 수 있다. 제2추가 본딩 패드부(2219)는 마주보는 제5패드 본딩부(2215)와 실질적으로 동일한 형상을 가지도록 구비될 수 있다. 제2추가 본딩 패드부(2219)에도 또 하나의 추가 커넥터(도시되지 않음)가 본딩될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
211, 212, 213, 214, 215; 패드 본딩부,
251, 252, 254; 연결 트레이스부,
253, 255; 가드 트레이스부,
231, 232, 233, 234; 비아 랜딩부,
271, 273; 연결 플레인부.

Claims (27)

  1. 패키지 기판; 및
    상기 패키지 기판에 실장된 반도체 칩을 포함하고,
    상기 패키지 기판은
    기판 바디 상에 제1패드 본딩부(pad bonding portion)를 사이에 두고 배치된 제2 및 제3패드 본딩부들;
    상기 제1, 제2 및 제3패드 본딩부들에 이격되며 배치된 제1, 제2 및 제3비아 랜딩부(via landing portion)들;
    상기 제1패드 본딩부를 상기 제1비아 랜딩부에 연결시키도록 연장된 제1연결 트레이스부(connection trace portion);
    상기 제2패드 본딩부에 연결되고 상기 제1연결 트레이스부에 나란하게 연장된 제2연결 트레이스부;
    단부가 상기 제3패드 본딩부에 마주보도록 이격되고 상기 제1연결 트레이스부에 나란하게 연장된 제1가드 트레이스부(guard trace portion);
    상기 제1비아 랜딩부와 이격되고 상기 제1비아 랜딩부를 에워싸며 우회하여 상기 제2연결 트레이스부와 상기 제1가드 트레이스부를 연결시키고, 상기 제2연결 트레이스부를 상기 제2비아 랜딩부에 연결시키는 제1연결 플레인부(connection plane portion); 및
    상기 제3패드 본딩부를 상기 제3비아 랜딩부에 연결시키는 제2연결 플레인부를 포함하고, 상기 제1가드 트레이스부와 상기 제2연결 트레이스부는 상기 제1연결 트레이스부를 사이에 두고 서로 반대측에 위치하는 반도체 패키지.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1가드 트레이스부와 상기 제2연결 플레인부는
    상기 제3패드 본딩부를 사이에 두고 서로 반대측에 위치하는 반도체 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1연결 트레이스부와 상기 제2연결 플레인부는
    상기 제1패드 본딩부를 사이에 두고 서로 반대측에 위치하는 반도체 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2연결 트레이스부와 상기 제2연결 플레인부는
    상기 제2패드 본딩부를 사이에 두고 서로 반대측에 위치하는 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1가드 트레이스부와 상기 제1연결 트레이스부는
    상호 일정한 이격 간격이 유지되도록 연장된 반도체 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1연결 플레인부는
    상기 제1비아 랜딩부에 상호 일정한 이격 간격이 유지되도록 연장된 반도체 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1비아 랜딩부와 상기 제3비아 랜딩부는
    상기 제1 내지 제3패드 본딩부들을 사이에 두고 서로 반대측에 위치하는 반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2비아 랜딩부와 상기 제3비아 랜딩부는
    상기 제1 내지 제3패드 본딩부들을 사이에 두고 서로 반대측에 위치하는 반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1연결 플레인부와 상기 제2연결 플레인부는
    상기 제1 내지 제3패드 본딩부들을 사이에 두고 서로 반대측에 위치하는 반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1비아 랜딩부, 상기 제1연결 트레이스부 및 상기 제1패드 본딩부는
    상기 반도체 칩에 데이터 신호(data signal)를 제공하는 데이터 신호선을 구축하는 반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2비아 랜딩부, 상기 제1연결 플레인부, 상기 제2연결 트레이스부 및 상기 제2패드 본딩부는
    상기 반도체 칩에 연결되는 그라운드선을 구축하는 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제3비아 랜딩부, 상기 제2연결 플레인부 및 상기 제3패드 본딩부는
    상기 반도체 칩에 파워(power)를 인가하는 파워선을 구축하는 반도체 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2비아 랜딩부, 상기 제1연결 플레인부, 상기 제2연결 트레이스부 및 상기 제2패드 본딩부는
    상기 반도체 칩에 파워를 인가하는 파워선을 구축하는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제3비아 랜딩부, 상기 제2연결 플레인부 및 상기 제3패드 본딩부는
    상기 반도체 칩에 연결되는 그라운드선을 구축하는 반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1가드 트레이스부의 단부에
    상기 제3패드 본딩부에 마주보는 추가 본딩 패드부를 더 포함하는 반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판 바디에 배치된 제4 및 제5패드 본딩부들;
    상기 제4 패드 본딩부에 이격되며 배치된 제4비아 랜딩부;
    상기 제4패드 본딩부를 상기 제4비아 랜딩부에 연결시키도록 연장된 제3연결 트레이스부; 및
    단부가 상기 제5패드 본딩부에 마주보도록 이격되고 상기 제3연결 트레이스부에 나란하게 연장된 제2가드 트레이스부;를 더 포함하고,
    상기 제1연결 플레인부는 상기 제4비아 랜딩부와 이격되며 상기 제4비아 랜딩부를 둘러싸며 우회하여 상기 제2연결 트레이스부와 상기 제2가드 트레이스부를 연결시키도록 더 연장되고,
    상기 제2연결 플레인부는 상기 제5패드 본딩부를 상기 제3비아 랜딩부에 연결시키도록 더 연장된 반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1, 제2 및 제3패드 본딩부들은 상기 제4 및 제5패드 본딩부들과 함께 제1열을 이루며 배치된 반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제1 내지 제5패드 본딩부들의 상기 제1열과 이격되도록 제2열을 이루며 배치된 제6패드 본딩부들을 더 포함하고,
    상기 제2연결 플레인부는
    상기 제1 내지 제5패드 본딩부들의 상기 제1열과 상기 제6패드 본딩부들의 제2열 사이에 위치하는 반도체 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제3비아 랜딩부는
    상기 제1, 제2 및 제3패드 본딩부들의 상기 제1열과 상기 제6패드 본딩부들의 제2열 사이에 위치하는 반도체 패키지.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
KR1020180153938A 2018-12-03 2018-12-03 반도체 패키지 KR102620865B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180153938A KR102620865B1 (ko) 2018-12-03 2018-12-03 반도체 패키지
TW108128579A TWI819060B (zh) 2018-12-03 2019-08-12 半導體封裝件
US16/539,602 US10998281B2 (en) 2018-12-03 2019-08-13 Semiconductor packages
DE102019129642.0A DE102019129642A1 (de) 2018-12-03 2019-11-04 Halbleiterpakete
CN201911099388.4A CN111261605B (zh) 2018-12-03 2019-11-12 半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180153938A KR102620865B1 (ko) 2018-12-03 2018-12-03 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20200067051A KR20200067051A (ko) 2020-06-11
KR102620865B1 true KR102620865B1 (ko) 2024-01-04

Family

ID=70681391

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180153938A KR102620865B1 (ko) 2018-12-03 2018-12-03 반도체 패키지

Country Status (5)

Country Link
US (1) US10998281B2 (ko)
KR (1) KR102620865B1 (ko)
CN (1) CN111261605B (ko)
DE (1) DE102019129642A1 (ko)
TW (1) TWI819060B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102620865B1 (ko) 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
KR102538705B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 반도체 패키지
CN112885808B (zh) * 2021-01-21 2022-03-08 长鑫存储技术有限公司 封装基板以及封装结构

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686764A (en) * 1996-03-20 1997-11-11 Lsi Logic Corporation Flip chip package with reduced number of package layers
US5691568A (en) * 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers
JP2786165B2 (ja) * 1996-06-19 1998-08-13 甲府日本電気株式会社 プリント配線板のカードエッジコネクタおよびその製造方法
US6008534A (en) * 1998-01-14 1999-12-28 Lsi Logic Corporation Integrated circuit package having signal traces interposed between power and ground conductors in order to form stripline transmission lines
US5994766A (en) * 1998-09-21 1999-11-30 Vlsi Technology, Inc. Flip chip circuit arrangement with redistribution layer that minimizes crosstalk
JP3425898B2 (ja) * 1999-07-09 2003-07-14 Ｎｅｃエレクトロニクス株式会社 エリアアレイ型半導体装置
KR100408391B1 (ko) * 2000-06-09 2003-12-06 삼성전자주식회사 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US6462423B1 (en) * 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
KR100348820B1 (ko) * 2000-12-28 2002-08-17 삼성전자 주식회사 고속 반도체 칩 패키지 및 이에 사용되는 기판
US6608376B1 (en) * 2002-03-25 2003-08-19 Lsi Logic Corporation Integrated circuit package substrate with high density routing mechanism
US6891260B1 (en) * 2002-06-06 2005-05-10 Lsi Logic Corporation Integrated circuit package substrate with high density routing mechanism
SG142115A1 (en) * 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
US7550842B2 (en) * 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
US6776659B1 (en) * 2003-06-26 2004-08-17 Teradyne, Inc. High speed, high density electrical connector
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
KR101218011B1 (ko) * 2003-11-08 2013-01-02 스태츠 칩팩, 엘티디. 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US7030712B2 (en) * 2004-03-01 2006-04-18 Belair Networks Inc. Radio frequency (RF) circuit board topology
GB2422484B (en) * 2005-01-21 2006-12-06 Artimi Ltd Integrated circuit die connection methods and apparatus
US8120927B2 (en) 2008-04-07 2012-02-21 Mediatek Inc. Printed circuit board
US7994871B2 (en) 2008-06-30 2011-08-09 Himax Technologies Limited Chip on film trace routing method for electrical magnetic interference reduction
KR101535223B1 (ko) 2008-08-18 2015-07-09 삼성전자주식회사 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리
US8227926B2 (en) * 2009-10-23 2012-07-24 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
KR101632399B1 (ko) * 2009-10-26 2016-06-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9159777B2 (en) * 2011-04-15 2015-10-13 Infineon Technologies Ag Die arrangements containing an inductor coil and methods of manufacturing a die arrangement containing an inductor coil
US8723337B2 (en) * 2011-07-14 2014-05-13 Texas Instruments Incorporated Structure for high-speed signal integrity in semiconductor package with single-metal-layer substrate
KR102041243B1 (ko) * 2013-04-26 2019-11-07 삼성전자주식회사 반도체 패키지
US10163767B2 (en) * 2013-10-11 2018-12-25 Mediatek Inc. Semiconductor package
TWI572256B (zh) 2014-01-09 2017-02-21 上海兆芯集成電路有限公司 線路板及電子總成
TWM485516U (zh) * 2014-05-07 2014-09-01 Ttop Corp 發光二極體支架結構
JP6272173B2 (ja) * 2014-07-31 2018-01-31 京セラ株式会社 配線基板
US9659863B2 (en) * 2014-12-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, multi-die packages, and methods of manufacture thereof
US10276519B2 (en) * 2015-06-02 2019-04-30 Sarcina Technology LLC Package substrate differential impedance optimization for 25 to 60 Gbps and beyond
KR20170045554A (ko) * 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
KR102437687B1 (ko) 2015-11-10 2022-08-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
KR20170067947A (ko) * 2015-12-08 2017-06-19 에스케이하이닉스 주식회사 측면 차폐부를 가지는 반도체 패키지 및 제조 방법
KR102509048B1 (ko) * 2016-04-26 2023-03-10 에스케이하이닉스 주식회사 반도체 패키지
KR20180070793A (ko) * 2016-12-16 2018-06-27 삼성전자주식회사 오버레이 패턴들을 포함하는 반도체 소자
KR102620865B1 (ko) 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지

Also Published As

Publication number Publication date
US10998281B2 (en) 2021-05-04
US20200176406A1 (en) 2020-06-04
KR20200067051A (ko) 2020-06-11
CN111261605A (zh) 2020-06-09
CN111261605B (zh) 2023-04-07
DE102019129642A1 (de) 2020-06-04
TW202023015A (zh) 2020-06-16
TWI819060B (zh) 2023-10-21

Similar Documents

Publication Publication Date Title
US10147690B2 (en) Semiconductor device
KR102620865B1 (ko) 반도체 패키지
JP5503567B2 (ja) 半導体装置および半導体装置実装体
US9445492B2 (en) Printed circuit board
KR20200092566A (ko) 브리지 다이를 포함한 반도체 패키지
US8243465B2 (en) Semiconductor device with additional power supply paths
KR102653770B1 (ko) 인터포저 브리지를 포함한 스택 패키지
KR101992596B1 (ko) 반도체 장치
KR102435517B1 (ko) 칩 스택 패키지
KR20190082544A (ko) 반도체 메모리 패키지
CN110622306A (zh) 低串扰垂直连接接口
KR102538705B1 (ko) 반도체 패키지
US9681554B2 (en) Printed circuit board
US10212807B2 (en) Electrical interface for package and die
KR100686671B1 (ko) 도체 임피던스가 조립 중에 선택되는 반도체 패키지
KR20210096532A (ko) 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지
US10256174B2 (en) Film type semiconductor package
US20090032922A1 (en) Semiconductor Package, Printed Wiring Board Structure and Electronic Apparatus
US20230056222A1 (en) Semiconductor packages
KR102509051B1 (ko) 반도체 패키지
KR20230136426A (ko) 차동 쌍 접속 패드 간 정렬된 와이어 배열을 가지는 반도체 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right