KR102620262B1 - 반도체 메모리 장치, 그 동작 방법 및 메모리 시스템 - Google Patents

반도체 메모리 장치, 그 동작 방법 및 메모리 시스템 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 내부 전압 공급부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 동작을 수행하도록 구성된다. 상기 내부 전압 공급부는 상기 주변 회로에 상기 동작에 사용되는 내부 전원 전압을 공급한다. 상기 제어 로직은 상기 주변 회로 및 상기 내부 전압 공급부의 동작을 제어한다. 상기 제어 로직은, 상기 반도체 메모리 장치의 전압 레벨 변경 조건의 만족 여부를 판단하고, 상기 판단 결과에 기초하여 상기 내부 전원 전압의 전압 레벨을 변경하도록 상기 내부 전압 공급부를 제어하는 전압 레벨 제어부를 포함한다.

Description

반도체 메모리 장치, 그 동작 방법 및 메모리 시스템 {SEMICONDUCTOR MEMORY DEVICE, OPERATING METHODS THEREOF AND MEMORY SYSTEM}
본 발명은 전자 장치에 관한 것으로, 보다 자세하게는 반도체 메모리 장치, 그 동작 방법 및 메모리 시스템에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 동작 안정성이 향상된 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 다른 실시 예는 동작 안정성을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 내부 전압 공급부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 동작을 수행하도록 구성된다. 상기 내부 전압 공급부는 상기 주변 회로에 상기 동작에 사용되는 내부 전원 전압을 공급한다. 상기 제어 로직은 상기 주변 회로 및 상기 내부 전압 공급부의 동작을 제어한다. 상기 제어 로직은, 상기 반도체 메모리 장치의 전압 레벨 변경 조건의 만족 여부를 판단하고, 상기 판단 결과에 기초하여 상기 내부 전원 전압의 전압 레벨을 변경하도록 상기 내부 전압 공급부를 제어하는 전압 레벨 제어부를 포함한다.
본 발명의 다른 실시 예에 따른 메모리 시스템은 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 상기 전압 제어 모드를 결정하여 전압 제어 파라미터를 반도체 메모리 장치로 전달하는 전압 제어 모드 결정부를 포함한다. 상기 반도체 메모리 장치는 상기 전압 제어 파라미터에 기초하여 내부 전원 전압의 전압 레벨을 변경한다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하여, 반도체 메모리 장치의 동작 상태에 대한 파라미터들을 수신하고, 상기 파라미터들에 기초하여 전압 레벨 변경 조건이 만족되는지 여부를 판단하며, 상기 판단 결과에 기초하여, 상기 반도체 메모리 장치의 내부 전원 전압의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시킨다.
본 발명의 일 실시 예에 의하면, 동작 안정성이 향상된 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 동작 안정성을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 전압 레벨 제어부(101)를 포함하는 반도체 메모리 장치(100)의 일 실시예를 나타내는 블록도이다.
도 8은 피크 전류가 흐르는 경우 내부 전원 전압의 전압 강하를 나타내는 그래프이다.
도 9는 본 발명의 일 실시 예에 따라 내부 전원 전압 레벨을 상승시키는 경우의 전압 강하를 나타내는 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 11은 내부 전압 공급부(150)의 예시적인 실시 예를 나타내는 회로도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치(105) 및 컨트롤러(250)를 포함하는 메모리 시스템(1005)을 보여주는 블록도이다.
도 13은 도 12의 반도체 메모리 장치(105)의 구조를 나타낸 블록도이다.
도 14는 전압 레벨 제어부(106) 및 전압 제어 모드 저장부(108)를 포함하는 반도체 메모리 장치(105)의 일 실시예를 나타내는 블록도이다.
도 15는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(105)의 동작 방법을 나타내는 순서도이다.
도 16은 도 1의 도시된 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 17은 도 16 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 전압 레벨 제어부(101)를 포함한다. 전압 레벨 제어부(101)는 반도체 메모리 장치(100)를 구동하기 위해 사용되는 내부 전원 전압의 레벨을 제어할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 전압 레벨 제어부(101)는, 미리 결정된 동작 조건에 따라 반도체 메모리 장치(100)의 내부 회로들에 공급되는 내부 전원 전압의 레벨을 조절한다. 따라서, 피크 전류(peak current)가 발생하는 경우에, 내부 전원 전압의 하락을 보상할 수 있다.
도 2는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(130), 인터페이스(140) 및 내부 전압 공급부(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다. 행 라인들(RL)은 소스 선택 라인, 워드 라인 및 그리고 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
반도체 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결된다. 어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 보다 구체적으로, 어드레스 디코더(121) 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압(Vread)을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압(Vpass)을 인가할 것이다.
실시 예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가하고, 선택된 메모리 블록이 형성된 벌크 영역에 소거 전압(Vers)을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
내부 전압 공급부(150)는 외부 전원 전압(VCCE)에 기초하여 내부 전원 전압(VCCI)을 생성할 수 있다. 실시 예로서, 내부 전압 공급부(150)는 외부 전원 전압(VCCE)을 레귤레이팅하여 내부 전원 전압(VCCI)을 생성할 수 있다. 내부 전압 공급부(150)에서 생성된 내부 전원 전압(VCCI)은 전압 생성부(122)로 전달될 수 있다. 전압 생성부(122)는 내부 전원 전압(VCCI)에 기초하여, 반도체 메모리 장치(100)의 동작에 필요한 다양한 전압들을 생성할 수 있다.
보다 구체적으로, 내부 전압 공급부(150)는 외부 전원 전압(VCCE)으로부터 내부 전원 전압(VCCI)을 생성할 수 있다. 이 과정에서, 내부 전압 공급부(150)는 제어 로직(130)으로부터 수신되는 내부 전압 제어 신호(IVLC)에 기초하여 내부 전원 전압(VCCI)의 전압 레벨을 조절할 수 있다.
전압 생성부(122)는 내부 전압 공급부(150)로부터 공급되는 내부 전원 전압(VCCI)을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어 신호(CTRV)에 응답하여 동작할 수 있다.
실시 예로서, 전압 생성부(122)는 내부 전원 전압(VCCI)을 이용하여 복수의 전압들을 생성할 수 있다. 전압 생성부(122)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread), 소거 전압(Vers)을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압(VCCI)을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)으로부터 수신되는 제어 신호(CTRV)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
실시 예에 따라, 전압 생성부(122)는 내부 전원 전압(VCCI) 뿐만 아니라 외부 전원 전압(VCCE)도 수신할 수 있다. 일 실시 예에서, 전압 생성부(122)는 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread), 소거 전압(Vers) 중 적어도 하나를 외부 전원 전압(VCCE)에 기초하여 생성할 수도 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)으로부터 수신되는 제어 신호(CTR1)에 응답하여 동작한다.
제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)으로부터 수신되는 제어 신호(CTR2)에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 한편, 제어 로직(130)은 내부 전압 공급부(150)의 동작을 제어할 수 있다. 보다 구체적으로, 제어 로직(130)의 전압 레벨 제어부(101)는 반도체 메모리 장치(100) 내부적으로 사용되는 전류량이 급격히 상승할 것으로 예상되는 시점에 내부 전원 전압(VCCI)을 상승시키도록 내부 전압 공급부(150)를 제어하는 내부 전압 제어 신호(IVLC)를 생성할 수 있다. 내부 전압 공급부(150)는 내부 전압 제어 신호(IVLC)에 기초하여, 내부 전원 전압(VCCI)의 전압 레벨을 조절할 수 있다. 전압 레벨 제어부(101)의 구체적인 구성 및 동작에 대해서는 도 7 내지 도 11을 참조하여 자세히 후술하기로 한다.
인터페이스(140)는 반도체 메모리 장치(100)와 외부 장치와의 데이터 통신을 인터페이싱할 수 있다. 인터페이스(140)는 반도체 메모리 장치(100)의 종류에 따라 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다. 도 1을 함께 참조하면, 반도체 메모리 장치(100)는 인터페이스(140)를 통해 컨트롤러(200)와 데이터를 주고받을 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 전압 레벨 제어부(101)는 반도체 메모리 장치(100) 내부적으로 사용되는 전류량이 급격히 상승할 것으로 예상되는 시점에 내부 전원 전압(VCCI)을 상승시키도록 내부 전압 공급부(150)를 제어하는 내부 전압 제어 신호(IVLC)를 생성할 수 있다. 이에 따라, 전류량이 급격히 상승하는 경우에도 내부 전원 전압(VCCI)의 전압 강하폭을 줄일 수 있다. 따라서, 반도체 메모리 장치(100)의 동작 안정성이 향상될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7은 전압 레벨 제어부(101)를 포함하는 반도체 메모리 장치(100)의 일 실시예를 나타내는 블록도이다. 도 7을 참조하면, 반도체 메모리 장치(100)는 전압 레벨 제어부(101), 주변 회로(120), 내부 전압 공급부(150)를 포함한다. 도 7의 반도체 메모리 장치는 도 2의 반도체 메모리 장치와 실질적으로 동일한 구성을 가질 수 있다. 한편, 도 7에는 도시되지 않았으나, 전압 레벨 제어부(101)는 도 2의 제어 로직(130) 내에 포함될 수 있다.
전압 레벨 제어부(101)는 서브 동작 제어 신호 생성부(201), 커맨드 입력부(203), 전압 제어 조건 저장부(205), 설정값 저장부(207) 및 전압 제어 신호 생성부(209)를 포함할 수 있다.
커맨드 입력부(203)는 컨트롤러(200)로부터 커맨드(CMDs)들을 수신할 수 있다. 커맨드들(CMDs)은 리드 커맨드, 프로그램 커맨드 및 소거 커맨드 등을 포함할 수 있다. 커맨드 입력부(203)는 수신한 커맨드들(CMDs)을 서브 동작 제어 신호 생성부(201) 및 전압 제어 신호 생성부(209)로 전달할 수 있다.
서브 동작 제어 신호 생성부(201)는 커맨드 입력부(103)로부터 수신한 커맨드(CMDs)에 대응하는 복수의 서브 동작들을 수행하도록 주변 회로(120)를 제어할 수 있다. 보다 구체적으로, 특정 커맨드에 대응하는 동작은 복수의 서브 동작들을 포함할 수 있다. 예를 들어, 리드 커맨드에 대응하는 리드 동작의 경우, 비트 라인 프리차지 동작, 리드 전압 인가 동작, 리드 패스 인가 동작, 비트 라인 센싱 동작 등의 서브 동작들을 포함할 수 있다. 서브 동작 제어 신호 생성부(201)는 이 경우, 비트 라인 프리차지 동작을 수행하도록 주변 회로(120)를 제어하는 서브 동작 제어 신호(SOCs)를 생성할 수 있다. 이후, 서브 동작 제어 신호 생성부(201)는 선택된 페이지와 연결된 워드 라인에 리드 전압을 인가하도록 주변 회로(120)를 제어하는 서브 동작 제어 신호(SOCs)를 생성할 수 있다. 또한, 서브 동작 제어 신호 생성부(201)는 선택되지 않은 페이지와 연결된 워드 라인에 리드 패스 전압을 인가하도록 주변 회로(120)를 제어하는 서브 동작 제어 신호(SOCs)를 생성할 수 있다. 이후, 서브 동작 제어 신호 생성부(201)는 비트 라인 센싱 동작을 수행하도록 주변 회로(120)를 제어하는 서브 동작 제어 신호(SOCs)를 생성할 수 있다. 서브 동작 제어 신호 생성부(201)에서 생성된 서브 동작 제어 신호(SOCs)들은 주변 회로(120)에 전달될 수 있다. 또한, 서브 동작 제어 신호(SOCs)들은 전압 제어 신호 생성부(209)에 전달될 수 있다.
설정값 저장부(207)는 현재 반도체 메모리 장치(100)의 동작과 관련된 설정값들(PMs)을 저장할 수 있다. 일 실시 예에서, 설정값 저장부(207)는 리드 동작 시 사용되는 리드 전압(Vread)의 전압 레벨, 패스 전압(Vpass)의 전압 레벨, 프로그램 전압(Vpgm)의 전압 레벨, 소거 전압(Vers)의 전압 레벨 등을 설정값(PMS)으로 저장할 수 있다. 다른 실시 예에서, 설정값 저장부(207)는 도 2에 도시된 인터페이스(140)의 동작 속도와 관련된 설정값을 저장하고 있을 수 있다. 설정값 저장부(207)에 저장된 설정값(PMs)에 따라 인터페이스(140)는 고속 동작, 일반 동작 또는 저속 동작을 수행할 수 있다.
설정값 저장부(207)에 저장되는 설정값(PMs)들은 컨트롤러(200)로부터 수신되는 셋-파라미터 커맨드(set parameter command)에 의해 결정되거나 변경될 수 있다.
전압 제어 조건 저장부(205)는 내부 전원 전압(VCCI)을 변경하기 위한 조건들(CNDs)을 저장할 수 있다. 일 실시 예에서, 리드 동작에 포함되는 복수의 서브 동작들과 관련하여, 전류를 대량 소모하는 서브 동작 제어 신호를 수신하는 것을 조건들(CNDs) 중 하나로 저장할 수 있다. 예를 들어, 비트 라인 프리차지 동작을 제어하는 서브 동작 제어 신호를 수신하였는지 여부가 상기 조건 중 하나가 될 수 있다. 이 경우, 상기 조건은 전압 제어 신호 생성부(209)로 전달될 수 있다. 전압 제어 신호 생성부(209)는 상기 조건을 수신함으로써, 비트 라인 프리차지 동작을 제어하는 서브 동작 제어 신호(SOCs)가 수신되는 경우, 내부 전원 전압(VCCI)을 상승시키는 내부 전압 제어 신호(IVLC)를 내부 전압 공급부(150)로 전달할 수 있다.
다른 실시 예에서, 반도체 메모리 장치(100)의 인터페이스(140)가 고속 동작 모드로 동작하는 상태에서 주변 회로(120)가 캐시 리드(Cache Read) 동작을 수행하는 경우 대량의 전류가 소모될 것으로 예상할 수 있다. 이 경우, 전압 제어 조건 저장부(205)에 저장되는 조건 중 하나로서, (i) 인터페이스(140)가 고속 동작 모드로 동작하도록 하는 설정값(PMs)이 설정값 저장부(207)로부터 수신되고, (ii) 주변 회로(120)가 캐시 리드 동작을 수행하도록 하는 캐시 리드 커맨드를 커맨드 입력부(203)로부터 수신하는 경우, 전압 제어 신호 생성부(209)는 내부 전원 전압(VCCI)을 상승시키는 내부 전압 제어 신호(IVLC)를 내부 전압 공급부(150)로 전달할 수 있다.
이와 같이, 반도체 메모리 장치(100)의 주변 회로(120)가 대량의 전류를 소모하여 내부 전원 전압(VCCI)의 전압 레벨이 하강할 것으로 예상되는 복수의 조건들을 전압 제어 조건 저장부(205)에 저장할 수 있다. 이 경우 해당 조건의 달성 여부는 커맨드 입력부(203)로부터 수신되는 커맨드(CMDs), 서브 동작 제어 신호 생성부(201)로부터 입력되는 서브 동작 제어 신호(SOCs), 설정값 저장부(207)로부터 수신되는 설정값(PMs)들의 조합에 의해 결정될 수 있다. 전압 제어 신호 생성부(209)는 전압 제어 조건 저장부(205)로부터 조건(CNDs)들을 수신하고, 수신되는 커맨드(CMDs), 서브 동작 제어 신호(SOCs), 설정값(PMs)들에 기초하여 조건(CNDs)의 달성 여부를 판단할 수 있다. 수신된 조건들(CNDs) 중 어느 하나가 달성된 경우, 전압 제어 신호 생성부(209)는 내부 전원 전압을 상승시키는 내부 전압 제어 신호(IVLC)를 내부 전압 공급부(150)로 전달할 수 있다.
한편, 도 7의 실시 예는 예시적인 것으로서, 커맨드(CMDs), 서브 동작 제어 신호(SOCs), 설정값(PMs) 이외의 다른 변수를 통해 상기 조건의 달성 여부가 판단될 수도 있다.
내부 전압 공급부(150)는 외부 전원 전압(VCCE)을 수신하여 내부 전원 전압(VCCI)을 생성한다. 이 경우, 내부 전압 공급부(150)는 전압 제어 신호 생성부(209)로부터 수신되는 내부 전압 제어 신호(IVLC)에 응답하여 내부 전원 전압(VCCI)의 전압 레벨을 상승시킬 수 있다. 내부 전압 공급부(150)에 의해 내부 전원 전압(VCCI)의 전압 레벨을 조절하는 구체적인 방법에 대해서는 도 11을 참조하여 후술하기로 한다.
도 8은 피크 전류가 흐르는 경우 내부 전원 전압의 전압 강하를 나타내는 그래프이다.
도 8을 참조하면, 내부 전압 공급부(150)의 출력단에서 흘러 나가는 내부 전류(IINT)와, 내부 전압 공급부(150)의 출력단에 공급되는 내부 전원 전압(VCCI)가 시간(time)에 따른 그래프로 도시되어 있다.
내부 전원 전압(VCCI)의 전압 레벨은 목표로 하는 타겟 레벨(VTG)로 설정될 수 있다. 시간(t01) 이전에는 내부 전류(IINT)의 크기가 상대적으로 작기 때문에, 내부 전원 전압(VCCI)의 전압 레벨이 타겟 레벨(VTG) 수준을 유지할 수 있다.
이후, 내부 전류(IINT)의 크기가 상승하여 시간(t01)에서 제1 피크값(IPEAK1)에 도달하게 된다. 이 경우, 내부 전압 공급부(150)의 출력단에서 흘러 나가는 전류량이 크기 때문에 내부 전원 전압(VCCI)의 전압 레벨이 제1 레벨(VL1)까지 강하될 수 있다. 시간(t01) 이후 내부 전류(IINT)의 크기가 감소하는 경우 내부 전원 전압(VCCI)의 전압 레벨이 타겟 레벨(VTG)로 상승할 수 있다. 이후 다시 내부 전류(IINT)의 크기가 상승하여 시간(t02)에서 제2 피크값(IPEAK2)에 도달하게 된다. 이 경우, 내부 전압 공급부(150)의 출력단에서 흘러 나가는 전류량이 크기 때문에 내부 전원 전압(VCCI)의 전압 레벨이 제2 레벨(VL2)까지 강하될 수 있다. 이와 같이, 도 8에서 내부 전원 전압(VCCI)의 전압 레벨은 시간(t01)에서 제1 강하값(VD1)만큼 강하될 수 있다.
이와 같이, 내부 전원 전압(VCCI)의 전압 레벨을 타겟 레벨(VTG)로 고정적으로 설정하는 경우, 피크 전류가 흐르는 시점에서 내부 전원 전압(VCCI)의 전압 레벨이 의도치 않게 강하될 수 있다. 이는 반도체 메모리 장치(100)의 동작을 불안정하게 하는 요소가 될 수 있다.
도 9는 본 발명의 일 실시 예에 따라 내부 전원 전압 레벨을 상승시키는 경우의 전압 강하를 나타내는 그래프이다. 도 9를 참조하면, 내부 전압 공급부(150)의 출력단에서 흘러 나가는 내부 전류(IINT)와, 내부 전압 공급부(150)의 출력단에 공급되는 내부 전원 전압(VCCI)가 시간(time)에 따른 그래프로 도시되어 있다. 도 9에 도시된 내부 전류(IINT)의 시간에 따른 그래프는 도 8에 도시된 것과 실질적으로 동일할 수 있다.
내부 전원 전압(VCCI)의 전압 레벨은 목표로 하는 타겟 레벨(VTG)로 설정될 수 있다. 시간(t10)에서, 전압 제어 신호 생성부(209)가 전압 제어 조건 저장부(205)로부터 수신한 조건들(CNDs) 중 적어도 하나가 만족되었음을 판단하여, 내부 전원 전압(VCCI)의 전압 레벨을 상승시키는 내부 전압 제어 신호(IVLC)를 내부 전압 공급부(150)에 전달할 수 있다. 이에 따라 내부 전압 공급부(150)는 내부 전원 전압(VCCI)의 전압 레벨을 타겟 레벨(VTG)에서 임시 타겟 레벨(VTG')로 상승시킬 수 있다.
이후 내부 전류(IINT)의 크기가 상승하여 시간(t11)에서 제1 피크값(IPEAK1)에 도달하게 된다. 이 경우, 내부 전원 전압(VCCI)의 전압 레벨이 임시 타겟 레벨(VTG')로부터 제3 레벨(VL3)까지 강하될 수 있다. 시간(t11) 이후 내부 전류(IINT)의 크기가 감소하는 경우 내부 전원 전압(VCCI)의 전압 레벨이 임시 타겟 레벨(VTG')로 상승할 수 있다. 이후 다시 내부 전류(IINT)의 크기가 상승하여 시간(t12)에서 제2 피크값(IPEAK2)에 도달하며, 내부 전원 전압(VCCI)의 전압 레벨 또한 강하될 수 있다. 이후, 시간(t13)에서 내부 전류(IINT)가 더 이상 상승하지 않은 것으로 예상되는 경우, 즉 전압 레벨의 변경 조건이 해제되는 경우, 내부 전원 전압(VCCI)의 전압 레벨을 임시 타겟 레벨(VTG')에서 타겟 레벨(VTG)로 강하시킬 수 있다.
도 9에 도시된 바와 같이, 내부 전원 전압(VCCI)의 전압 레벨은 시간(t11)에서 제3 레벨(VL3)까지 강하한다. 이에 따라, 내부 전원 전압(VCCI)은 타겟 레벨(VTG)로부터 제2 강하값(VD2)만큼 강하될 수 있다.
도 8 및 도 9를 함께 참조하면, 도 8의 경우 피크 전류 상황에서 내부 전원 전압(VCCI)의 전압 레벨이 타겟 레벨(VTG)으로부터 제1 강하값(VD1)만큼 강하하는 반면, 도 9의 경우 피크 전류 상황에서 내부 전원 전압(VCCI)의 전압 레벨이 타겟 레벨(VTG)으로부터 제2 강하값(VD2)만큼 강하한다. 제2 강하값(VD2)은 제1 강하값(VD1)보다 작은 값이다. 따라서, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 피크 전류가 예상되는 경우에 미리 내부 전원 전압(VCCI)의 전압 레벨을 상승시킴으로써, 피크 전류 시 타겟 레벨(VTG)로부터의 전압 강하량을 줄일 수 있다. 따라서 피크 전류가 흐르는 상황에서도 내부 전원 전압(VCCI)의 전압 강하폭을 줄임으로써 반도체 메모리 장치(100)의 동작 안정성을 향상시킬 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법은, 반도체 메모리 장치의 동작 상태에 대한 파라미터들을 수신하는 단계(S110), 수신한 파라미터들이 전압 레벨 변경 조건을 만족하는지 판단하는 단계(S120) 및 수신된 파라미터에 기초하여, 반도체 메모리 장치의 내부 전압 레벨을 제1 레벨에서 제2 레벨로 상승시키는 단계(S130)를 포함할 수 있다. 한편, 예시적인 실시 예에서, 반도체 메모리 장치(100)의 동작 방법은 전압 레벨 변경 조건이 해제되었는지 여부를 판단하는 단계(S140) 및 반도체 메모리 장치의 내부 전압 레벨을 제2 레벨에서 제1 레벨로 복귀시키는 단계(S150)를 더 포함할 수 있다.
단계(S110)에서, 도 7에 도시된 전압 제어 신호 생성부(209)는 반도체 메모리 장치(100)의 동작 상태에 대한 파라미터들을 수신할 수 있다. 도 7의 예시에서, 상기 파라미터는 서브 동작 제어 신호(SOCs), 커맨드(CMDs), 설정값(PMs) 등을 포함할 수 있다.
단계(S120)에서, 전압 제어 신호 생성부는 수신한 파라미터들이 전압 레벨 변경 조건을 만족하는지 여부를 판단할 수 있다. 도 7의 예시에서, 상기 전압 레벨 변경 조건은 전압 제어 조건 저장부(205)로부터 수신되는 조건(CNDs)들일 수 있다.
전압 레벨 변경 조건이 만족되는 경우(S120: 예), 단계(S130)로 진행한다. 단계(S130)에서, 수신된 파라미터에 기초하여, 반도체 메모리 장치(100)의 내부 전원 전압(VCCI)의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시킬 수 있다. 이 경우, 전압 제어 신호 생성부(209)는 내부 전원 전압(VCCI)의 전압 레벨을 제어하는 내부 전압 제어 신호(IVLC)를 생성하여 내부 전압 공급부(150)로 전달할 수 있다. 내부 전압 공급부(150)는 내부 전압 제어 신호(IVLC)에 응답하여 내부 전원 전압(VCCI)의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시킬 수 있다. 도 10을 함께 참조하면, 상기 제1 레벨은 타겟 레벨(VTG)일 수 있다. 또한, 상기 제2 레벨은 임시 타겟 레벨(VTG')일 수 있다.
전압 레벨 변경 조건이 만족되지 않는 경우(S120: 아니오), 내부 전원 전압(VCCI)의 전압 레벨을 변경하지 않는다.
예시적인 실시 예에 의하면, 단계(S140)에서 전압 레벨 변경 조건이 해제되었는지 여부를 판단할 수 있다. 전압 레벨 변경 조건이 해제되었는지 여부는 피크 전류가 발생하는 동작이 완료되었는지 여부를 통해 판단할 수 있다. 전압 레벨 변경 조건이 아직 해제되지 않은 것으로 판단된 경우(S140: 아니오), 단계(S140)를 반복 수행할 수 있다.
전압 레벨 변경 조건이 해제된 것으로 판단된 경우(S140: 예), 내부 전원 전압의 전압 레벨을 제2 레벨에서 제1 레벨로 복귀시킬 수 있다. 이 경우, 전압 제어 신호 생성부(209)는 내부 전원 전압(VCCI)의 전압 레벨을 제어하는 내부 전압 제어 신호(IVLC)를 생성하여 내부 전압 공급부(150)로 전달할 수 있다. 내부 전압 공급부(150)는 내부 전압 제어 신호(IVLC)에 응답하여 내부 전원 전압(VCCI)의 전압 레벨을 제2 레벨에서 제1 레벨로 복귀시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법에 의하면, 반도체 메모리 장치의 동작 상태에 대한 파라미터들에 기초하여, 해당 파라미터들이 전압 레벨 변경 조건을 만족하는 경우에 내부 전원 전압의 전압 레벨을 상승시킨다. 전압 레벨 변경 조건은 피크 전류가 예상되는 경우, 즉 내부 전원 전압의 전압 강하가 예상되는 경우에 대응하는 조건일 수 있다. 따라서, 피크 전류에 때래 내부 전원 전압의 전압 강하가 예상되는 경우에 선제적으로 내부 전원 전압의 전압 레벨을 상승시킬 수 있다. 이에 따라, 반도체 메모리 장치의 동작 안정성을 향상시킬 수 있다.
도 11은 내부 전압 공급부(150)의 예시적인 실시 예를 나타내는 회로도이다. 도 11을 참조하면, 내부 전압 공급부(150)는 전압 레귤레이터로 구성될 수 있다. 내부 전압 공급부(150)는 비교기(151), PMOS 트랜지스터(TR), 제1 저항(R1), 제2 저항(R2)을 포함한다. 비교기(151)는 반전 입력 단자(-)로 기준 전압(VREF)을 입력 받고, 비반전 입력 단자(+)로 피드백 전압(VFDB)을 입력 받아 양자의 차이에 대응하는 전압을 출력한다. PMOS 트랜지스터(TR)는 외부 전원 전압(VCCE)과 출력 노드(N1) 사이에 연결된다. 한편, PMOS 트랜지스터(TR)는 비교기(151)로부터의 출력 전압을 게이트 전압으로 인가받는다. 제1 및 제2 저항(R1, R2)은 출력 노드(N1)와 접지(GND) 사이에 연결되며, 전압 분배기(voltage divider)로 기능할 수 있다. 제1 및 제2 저항(R1, R2)에 의해, 피드백 노드(N2)에서 분배된 전압은 피드백 전압(VFDB)으로서 비교기(151)로 입력된다. 실시 예에 따라, 제1 및 제2 저항(R1, R2)은 가변 저항으로 구성될 수 있다.
비교기(151)로 입력되는 피드백 전압(VFDB)이 기준 전압(VREF)보다 작은 경우, 비교기(151)는 로우 레벨의 전압을 출력할 수 있다. 이 경우, 비교기(151)로부터 출력되는 로우 레벨의 전압이 PMOS 트랜지스터(TR)의 게이트로 인가되어, PMOS 트랜지스터(TR)가 턴온된다. 이에 따라, 외부 전원 전압(VCCE)으로부터 출력 노드(N1)쪽으로 전류가 흐르며, 출력 노드(N1)의 전압인 내부 전원 전압(VCCI)의 전압 레벨이 상승한다.
한편, 피트백 노드(N2)의 전압인 피드백 전압(VFDB)은 출력 노드(N1)의 전압을 분배한 전압이므로, 출력 노드(N1)의 전압이 상승하는 경우 피드백 전압(VFDB)이 상승한다. 비교기로 입력되는 피드백 전압(VFDB)이 계속 상승하여 기준 전압(VREF)보다 높아지면, 비교기(151)는 하이 레벨의 전압을 출력할 수 있다. 이 경우, 비교기(151)로부터 출력되는 하이 레벨의 전압이 트랜지스터(TR)의 게이트로 인가되어, PMOS 트랜지스터(TR)가 턴오프된다. 이에 따라, 외부 전원 전압(VCCE)은 출력 노드(N1)와 전기적으로 차단되며, 출력 노드(N1)의 전압인 내부 전원 전압(VCCI)의 전압 레벨이 유지된다. 출력 노드(N1)로부터 내부 전류(IINT)가 흘러 나가는 경우 내부 전원 전압(VCCI)의 전압 레벨이 낮아질 것이다. 이 경우 피드백 전압(VFDB) 또한 낮아져 비교기(151)가 로우 레벨의 전압을 출력할 것이다. 따라서 PMOS 트랜지스터(TR)가 턴온되어 내부 전원 전압(VCCI)의 전압 레벨이 다시 상승하게 될 것이다. 이와 같은 과정이 반복되면서 내부 전원 전압(VCCI)은 미리 설정된 타겟 레벨(VTG)을 유지할 수 있다.
통상적인 경우 출력 노드(N1)로부터 흘러 나가는 전류량이 낮은 경우, 내부 전원 전압(VCCI)의 전압 레벨이 다소 하락하더라도 비교기(151)가 출력하는 전압이 PMOS 트랜지스터(TR)를 턴온시켜 내부 전원 전압(VCCI)을 타겟 레벨(VTG)로 빠르게 회복시킬 수 있다.
그러나, 피크 전류가 흐르는 상황에서 출력 노드(N1)로부터 흘러나가는 전류량이 매우 큰 경우, PMOS 트랜지스터(TR)가 턴온되더라도 외부 전원 전압(VCCE)으로부터 출력 노드(N1) 방향으로 흐르는 전류가 출력 노드(N1)로부터 빠져나가는 전류보다 상대적으로 작을 수 있다. 이 경우에 출력 노드(N1)의 전압인 내부 전원 전압(VCCI)은 타겟 레벨(VTG)로 회복하지 못하고 피크 전류에 의해 강하하게 된다. 도 8에 도시된 시간(t01, t02)에서 이와 같은 현상이 발생할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 피크 전류가 예상되는 경우, 내부 전압 제어 신호(IVLC)에 기초하여 내부 전원 전압(VCCI)의 전압 레벨을 상승시킬 수 있다.
구체적으로, 내부 전압 제어 신호(IVLC)에 의해 제1 저항(R1)의 저항값이 증가할 수 있다. 제2 저항(R2)의 저항값을 유지한 상태에서 제1 저항(R1)의 저항값이 증가하는 경우, 피드백 전압(VFDB)의 전압 레벨이 하강한다. 따라서, 기준 전압(VREF)을 유지한 상태에서 피드백 전압(VFDB)의 전압 레벨이 하강함에 따라, 출력 노드(N1)로 레귤레이팅 되는 전압이 상승한다. 즉, 도 9의 시간(t10)에서와 같이 내부 전원 전압(VCCI)의 전압 레벨을 타겟 레벨(VTG)에서 임시 타겟 레벨(VTG')로 상승시킬 수 있다.
다른 예로서, 내부 전압 제어 신호(IVLC)에 의해 제2 저항(R2)의 저항값이 감소할 수 있다. 제1 저항(R1)의 저항값을 유지한 상태에서 제2 저항(R2)의 저항값이 감소하는 경우, 피드백 전압(VFDB)의 전압 레벨이 하강한다. 따라서, 기준 전압(VREF)을 유지한 상태에서 피드백 전압(VFDB)의 전압 레벨이 하강함에 따라, 출력 노드(N1)로 레귤레이팅 되는 전압이 상승한다. 즉, 도 9의 시간(t10)에서와 같이 내부 전원 전압(VCCI)의 전압 레벨을 타겟 레벨(VTG)에서 임시 타겟 레벨(VTG')로 상승시킬 수 있다.
또 다른 실시 예에서, 기준 전압(VREF)을 상승시킬 수 있다. 제1 및 제2 저항(R1, R2)의 저항값을 유지한 상태에서 기준 전압(VREF)을 상승시킴에 따라, 출력 노드(N1)로 레귤레이팅 되는 전압이 상승한다. 즉, 도 9의 시간(t10)에서와 같이 내부 전원 전압(VCCI)의 전압 레벨을 타겟 레벨(VTG)에서 임시 타겟 레벨(VTG')로 상승시킬 수 있다.
이와 같이, 내부 전압 제어 신호(IVLC)에 의해 제1 저항(R1)의 저항값을 증가시키거나, 제2 저항(R2)의 저항값을 감소시키거나, 기준 전압(VREF)의 전압 레벨을 증가시켜, 출력 노드(N1)로 출력되는 내부 전원 전압(VCCI)의 전압 레벨을 변경할 수 있다. 도 10의 단계(S130)에서는 상술한 바와 같이 내부 전원 전압(VCCI)의 전압 라벨을 제1 레벨에서 제2 레벨로 상승시킬 수 있다.
한편, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 피크 전류가 더 이상 발생하지 않은 것으로 예상되는 경우, 내부 전압 제어 신호(IVLC)에 기초하여 내부 전원 전압(VCCI)의 전압 레벨을 복귀 시킬 수 있다.
구체적으로, 증가시켰던 제1 저항(R1)의 저항값을 원래의 값으로 감소시키거나, 감소시켰던 제2 저항(R2)의 저항값을 원래의 값으로 증가시키거나, 상승시켰던 기준 전압(VREF)을 원래의 값으로 하락시킴으로써 임시 타겟 레벨(VTG')로 상승된 내부 전원 전압(VCCI)의 전압 레벨을 타겟 레벨(VTG)로 복귀 시킬 수 있다. 도 10의 단계(S150)에서는 상술한 바와 같이 내부 전원 전압(VCCI)의 전압 라벨을 제2 레벨에서 제1 레벨로 복귀시킬 수 있다.
도 11의 실시 예에서, 비교기(151)의 출력단에 PMOS 트랜지스터(TR)가 연결되는 것으로 도시되어 있다. 다른 실시 예에서, 비교기의 출력단에는 NMOS 트랜지스터가 연결될 수 있다. 이 경우 비교기의 반전 입력단(-)에는 피드백 전압(VFDB)이 입력되고, 비반전 입력단(+)에는 기준 전압(VREF)이 입력될 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치(105) 및 컨트롤러(250)를 포함하는 메모리 시스템(1005)을 보여주는 블록도이다.
컨트롤러(250)는 전압 제어 모드 결정부(251)를 포함한다. 전압 제어 모드 결정부(251)는 반도체 메모리 장치(105)의 전압 제어 모드를 결정할 수 있다. 일 실시 예에서 전압 제어 모드는 전압 변경 허용 모드와 전압 변경 금지 모드 중 어느 하나로 결정될 수 있다. 결정된 전압 제어 모드는 전압 제어 파라미터(VMC)로서 반도체 메모리 장치(105)로 전달될 수 있다.
반도체 메모리 장치(105)는 전압 레벨 제어부(106) 및 전압 제어 모드 저장부(108)를 포함한다. 전압 레벨 제어부(106)는 반도체 메모리 장치(105)를 구동하기 위해 사용되는 내부 전원 전압의 레벨을 제어할 수 있다. 전압 제어 모드 저장부(108)는 전압 제어 모드를 저장할 수 있다. 구체적으로, 전압 제어 모드 저장부(108)는 컨트롤러로부터 수신되는 전압 제어 파라미터(VMC)를 통해 전압 제어 모드를 저장할 수 있다.
전압 제어 모드 저장부(108)에 저장된 전압 제어 모드가 "전압 변경 허용 모드"인 경우, 반도체 메모리 장치(105)의 전압 레벨 제어부(106)는 내부 전원 전압(VCCI)의 전압 레벨을 변경할 수 있다. 전압 변경 허용 모드에서, 반도체 메모리 장치(105)의 동작 상태에 대한 파라미터들이 전압 레벨 변경 조건을 만족하는 경우에, 전압 레벨 제어부(106)는 내부 전원 전압(VCCI)의 전압 레벨을 상승시키도록 내부 전압 공급부(150)를 제어한다.
전압 제어 모드 저장부(108)에 저장된 전압 제어 모드가 "전압 변경 금지 모드"인 경우, 반도체 메모리 장치(105)의 전압 레벨 제어부(106)는 내부 전원 전압(VCCI)의 전압 레벨을 변경하지 않는다. 전압 변경 금지 모드에서, 반도체 메모리 장치(105)의 동작 상태에 대한 파라미터들이 전압 레벨 변경 조건을 만족하는 경우에도, 전압 레벨 제어부(106)는 내부 전원 전압(VCCI)의 전압 레벨을 상승시키지 않도록 내부 전압 공급부(150)를 제어한다.
즉, 본 발명의 또 다른 실시 예에 따른 메모리 시스템(1005)에 의하면, 컨트롤러(250)가 반도체 메모리 장치(105)의 전압 제어 모드를 결정하고, 결정된 전압 제어 모드는 반도체 메모리 장치(105)로 전달된다. 반도체 메모리 장치(105)는 전달받은 전압 제어 모드에 따라, 전압 레벨 변경 조건을 만족하는 경우에 내부 전원 전압(VCCI)의 전압 레벨을 상승시키거나 유지시킨다.
도 13은 도 12의 반도체 메모리 장치(105)의 구조를 나타낸 블록도이다.
도 13을 참조하면, 반도체 메모리 장치(105)는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(135), 인터페이스(140) 및 내부 전압 공급부(150)를 포함할 수 있다. 제어 로직(135)을 제외한 나머지 구성들은 도 2에 도시된 구성들과 실질적으로 동일할 수 있다. 따라서 제어 로직(135)을 제외한 나머지 구성들에 대한 반복된 설명은 생략하기로 한다.
제어 로직(135)은 내부 전압 공급부(150)의 동작을 제어할 수 있으며, 전압 레벨 제어부(106) 및 전압 제어 모드 저장부(108)를 포함할 수 있다.
전압 제어 모드 저장부(108)는 컨트롤러(250)로부터 수신되는 전압 제어 파라미터(VMC)를 통해 전압 제어 모드를 저장할 수 있다. 전압 제어 모드 저장부(108)에 저장된 전압 제어 모드에 따라, 반도체 메모리 장치(105)는 전압 변경 허용 모드 및 전압 변경 금지 모드 중 어느 하나로 동작할 수 있다.
반도체 메모리 장치(105)가 전압 변경 허용 모드로 동작하는 경우, 반도체 메모리 장치(105)는 도 7 내지 도 11을 참조하여 설명한 것과 같이 동작할 수 있다. 보다 구체적으로, 제어 로직(135)의 전압 레벨 제어부(106)는 반도체 메모리 장치(105) 내부적으로 사용되는 전류량이 급격히 상승할 것으로 예상되는 시점에 내부 전원 전압(VCCI)을 상승시키도록 내부 전압 공급부(150)를 제어하는 내부 전압 제어 신호(IVLC)를 생성할 수 있다. 내부 전압 공급부(150)는 내부 전압 제어 신호(IVLC)에 기초하여, 내부 전원 전압(VCCI)의 전압 레벨을 조절할 수 있다.
반도체 메모리 장치(105)가 전압 변경 금지 모드로 동작하는 경우, 전압 레벨 제어부(101) 및 내부 전압 공급부(150)는 내부 전원 전압(VCCI)의 전압 레벨을 조절하지 않을 수 있다.
도 14는 전압 레벨 제어부(106) 및 전압 제어 모드 저장부(108)를 포함하는 반도체 메모리 장치(105)의 일 실시예를 나타내는 블록도이다. 도 14를 참조하면, 반도체 메모리 장치(105)는 전압 레벨 제어부(106), 전압 제어 모드 저장부(108), 주변 회로(120), 내부 전압 공급부(150)를 포함한다. 도 14의 서브 동작 제어 신호 생성부(201), 커맨드 입력부(203), 전압 제어 조건 저장부(205) 및 설정값 저장부(207)는 도 7에 도시된 구성 요소들과 실질적으로 동일하게 동작할 수 있다. 따라서 해당 구성 요소들에 대한 중복된 설명은 생략하기로 한다.
전압 제어 신호 생성부(210)는 서브 동작 제어 신호(SOCs), 커맨드(CMDs), 전압 제어 조건(CNDs), 설정값(PMs) 이외에도 전압 제어 파라미터(VMC)를 수신할 수 있다. 전압 제어 파라미터(VMC)는 전압 제어 모드 저장부(108)에 저장되어 있을 수 있다. 전압 제어 파라미터(VMC)에 따라, 반도체 메모리 장치(105)의 전압 제어 모드가 결정될 수 있다. 즉, 전압 제어 파라미터(VMC)의 구체적인 값에 따라 반도체 메모리 장치(105)가 전압 변경 허용 모드 및 전압 변경 금지 모드 중 어느 하나로 동작할 수 있다.
전압 제어 파라미터(VMC)가 나타내는 값이 전압 변경 허용 모드에 대응하는 경우에, 전압 제어 신호 생성부(210)는 도 7에 도시된 전압 제어 신호 생성부(209)와 실질적으로 동일하게 동작할 수 있다. 보다 구체적으로, 전압 제어 모드 저장부(108)로부터 수신된 전압 제어 파라미터(VMC)가 전압 변경 허용 모드에 대응하는 값을 갖는 경우, 전압 제어 신호 생성부(210)는 전압 제어 조건 저장부(205)로부터 수신된 조건들(CNDs) 중 적어도 하나가 만족되는 경우, 내부 전압 공급부(150)가 내부 전원 전압(VCCI)의 전압 레벨을 상승하도록 하는 내부 전압 제어 신호(IVLC)를 생성할 수 있다.
전압 제어 파라미터(VMC)가 나타내는 값이 전압 변경 금지 모드에 대응하는 경우, 내부 전압 공급부(150)로부터 출력되는 내부 전원 전압(VCCI)의 전압 레벨을 상승시키지 않을 수 있다. 보다 구체적으로, 전압 제어 모드 저장부(108)로부터 수신된 전압 제어 파라미터(VMC)가 전압 변경 금지 모드에 대응하는 값을 갖는 경우, 전압 제어 신호 생성부(210)는 전압 제어 조건 저장부(205)로부터 수신된 조건들(CNDs) 중 적어도 하나가 만족되는 경우이더라도, 내부 전압 공급부(150)가 내부 전원 전압(VCCI)의 전압 레벨을 상승하도록 하는 내부 전압 제어 신호(IVLC)를 생성하지 않을 수 있다.
이와 같이, 컨트롤러(250)에 의해 설정된 전압 제어 모드가 "전압 변경 허용 모드"인 경우, 반도체 메모리 장치(105)의 주변 회로(120)가 대량의 전류를 소모하여 내부 전원 전압(VCCI)의 전압 레벨이 하강할 것으로 예상되는 경우에 내부 전원 전압(VCCI)의 전압 레벨을 상승시킬 수 있다. 보다 구체적으로, 도 9에 도시된 바와 같이 시간(t10)에서 내부 전원 전압(VCCI)의 전압 레벨을 타겟 레벨(VTG)에서 임시 타겟 레벨(VTG')로 상승시킬 수 있다.
한편, 컨트롤러(250)에 의해 설정된 전압 제어 모드가 "전압 변경 금지 모드"인 경우, 내부 전원 전압(VCCI)의 전압 레벨이 하강할 것으로 예상되는 경우이더라도 내부 전원 전압(VCCI)의 전압 레벨을 상승시키지 않을 수 있다.
상술한 바와 같이, 본 발명의 다른 실시 예에 따른 메모리 시스템(1005)에 의하면, 반도체 메모리 장치(105)의 내부 전원 전압(VCCI)의 전압 레벨을 조건에 따라 상승시킬지 여부를 컨트롤러(250)에 의해 결정할 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(105)의 동작 방법을 나타내는 순서도이다.
도 15를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(105)의 동작 방법은, 컨트롤러에 의해 설정되는 전압 제어 모드를 확인하는 단계(S201), 전압 제어 모드가 전압 변경 허용 모드인지 여부를 판단하는 단계(S203), 반도체 메모리 장치의 동작 상태에 대한 파라미터들을 수신하는 단계(S210), 수신한 파라미터들이 전압 레벨 변경 조건을 만족하는지 판단하는 단계(S220) 및 수신된 파라미터에 기초하여, 반도체 메모리 장치의 내부 전압 레벨을 제1 레벨에서 제2 레벨로 상승시키는 단계(S230)를 포함할 수 있다. 한편, 예시적인 실시 예에서, 반도체 메모리 장치(105)의 동작 방법은 전압 레벨 변경 조건이 해제되었는지 여부를 판단하는 단계(S240) 및 반도체 메모리 장치의 내부 전압 레벨을 제2 레벨에서 제1 레벨로 복귀시키는 단계(S250)를 더 포함할 수 있다.
단계(S201)에서, 전압 제어 신호 생성부(210)는 전압 제어 모드 저장부(108)로부터 수신되는 전압 제어 파라미터(VMC)를 수신하여, 컨트롤러에 의해 설정되는 전압 제어 모드를 확인할 수 있다. 즉, 전압 제어 파라미터(VMC)가 나타내는 값에 따라, 현재 반도체 메모리 장치(105)의 전압 제어 모드가 전압 변경 허용 모드인지 또는 전압 변경 금지 모드인지를 확인할 수 있다.
단계(S203)의 판단 결과, 수신된 전압 제어 파라미터(VMC)가 전압 변경 금지 모드인 경우(S203: 아니오), 단계들(S203, S210, S220, S230, S240, S250)을 수행하지 않는다. 이에 따라, 전압 레벨 변경 조건이 만족되는 경우에도 내부 전원 전압(VCCI)의 전압 레벨이 변경되지 않는다.
단계(S203)의 판단 결과, 수신된 전압 제어 파라미터(VMC)가 전압 변경 허용 모드인 경우(S203: 예), 단계(S210)로 진행한다.
단계(S210)에서, 도 14에 도시된 전압 제어 신호 생성부(210)는 반도체 메모리 장치(105)의 동작 상태에 대한 파라미터들을 수신할 수 있다. 도 14의 예시에서, 상기 파라미터는 서브 동작 제어 신호(SOCs), 커맨드(CMDs), 설정값(PMs) 등을 포함할 수 있다.
단계(S220)에서, 전압 제어 신호 생성부는 수신한 파라미터들이 전압 레벨 변경 조건을 만족하는지 여부를 판단할 수 있다. 도 14의 예시에서, 상기 전압 레벨 변경 조건은 전압 제어 조건 저장부(205)로부터 수신되는 조건(CNDs)들일 수 있다.
전압 레벨 변경 조건이 만족되는 경우(S220: 예), 단계(S230)로 진행하다. 단계(S230)에서, 수신된 파라미터에 기초하여, 반도체 메모리 장치(105)의 내부 전원 전압(VCCI)의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시킬 수 있다. 이 경우, 전압 제어 신호 생성부(210)는 내부 전원 전압(VCCI)의 전압 레벨을 제어하는 내부 전압 제어 신호(IVLC)를 생성하여 내부 전압 공급부(150)로 전달할 수 있다. 내부 전압 공급부(150)는 내부 전압 제어 신호(IVLC)에 응답하여 내부 전원 전압(VCCI)의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시킬 수 있다. 도 10을 함께 참조하면, 상기 제1 레벨은 타겟 레벨(VTG)일 수 있다. 또한, 상기 제2 레벨은 임시 타겟 레벨(VTG')일 수 있다.
전압 레벨 변경 조건이 만족되지 않는 경우(S220: 아니오), 내부 전원 전압(VCCI)의 전압 레벨을 변경하지 않는다.
예시적인 실시 예에 의하면, 단계(S240)에서 전압 레벨 변경 조건이 해제되었는지 여부를 판단할 수 있다. 전압 레벨 변경 조건이 해제되었는지 여부는 피크 전류가 발생하는 동작이 완료되었는지 여부를 통해 판단할 수 있다. 전압 레벨 변경 조건이 아직 해제되지 않은 것으로 판단된 경우(S240: 아니오), 단계(S240)를 반복 수행할 수 있다.
전압 레벨 변경 조건이 해제된 것으로 판단된 경우(S240: 예), 내부 전원 전압의 전압 레벨을 제2 레벨에서 제1 레벨로 복귀시킬 수 있다. 이 경우, 전압 제어 신호 생성부(210)는 내부 전원 전압(VCCI)의 전압 레벨을 제어하는 내부 전압 제어 신호(IVLC)를 생성하여 내부 전압 공급부(150)로 전달할 수 있다. 내부 전압 공급부(150)는 내부 전압 제어 신호(IVLC)에 응답하여 내부 전원 전압(VCCI)의 전압 레벨을 제2 레벨에서 제1 레벨로 복귀시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(105)의 동작 방법에 의하면, 컨트롤러(250)의 제어에 따라 설정되는 전압 제어 모드에 기초하여 내부 전원 전압(VCCI)의 전압 레벨 변경 여부를 결정한다. 전압 변경 허용 모드에서, 반도체 메모리 장치의 동작 상태에 대한 파라미터들이 전압 레벨 변경 조건을 만족하는 경우에 내부 전원 전압의 전압 레벨을 상승시킨다. 전압 레벨 변경 조건은 피크 전류가 예상되는 경우, 즉 내부 전원 전압의 전압 강하가 예상되는 경우에 대응하는 조건일 수 있다. 따라서, 피크 전류에 때래 내부 전원 전압의 전압 강하가 예상되는 경우에 선제적으로 내부 전원 전압의 전압 레벨을 상승시킬 수 있다. 이에 따라, 반도체 메모리 장치의 동작 안정성을 향상시킬 수 있다.
전압 변경 금지 모드에서, 반도체 메모리 장치의 동작 상태에 대한 파라미터들이 전압 레벨 변경 조건을 만족하더라도 내부 전원 전압(VCCI)의 전압 레벨을 상승시키지 않는다. 이 경우 피크 전류 상황에서 내부 전원 전압(VCCI)의 전압 레벨이 강하할 수 있다. 반면에, 내부 전원 전압(VCCI)의 전압 레벨이 타겟 레벨(VTG)을 넘지 않으므로 소모 전력을 줄일 수 있다.
도 16은 도 1의 도시된 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)와 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16에는 도 1의 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템이 도시되어 있다. 실시 예에 따라, 메모리 시스템은 도 12의 반도체 메모리 장치(105) 및 컨트롤러(250)를 포함할 수도 있다. 이 경우, 반도체 메모리 장치(105)의 내부 전원 전압(VCCI)의 전압 레벨을 변경할지 여부는 컨트롤러(250)의 전압 제어 모드 결정부(201)에 의해 결정될 수 있다.
도 17은 도 16 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 17을참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 17에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 16을 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 16을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 17에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100, 105: 반도체 메모리 장치 101, 106: 전압 레벨 제어부
110: 메모리 셀 어레이 120: 주변 회로
130: 제어 로직 140: 인터페이스
150: 내부 전압 공급부
200, 250: 컨트롤러

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 동작을 수행하도록 구성되는 주변 회로;
    상기 주변 회로에 상기 동작에 사용되는 내부 전원 전압을 공급하는 내부 전압 공급부; 및
    상기 주변 회로 및 상기 내부 전압 공급부의 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서, 상기 제어 로직은,
    상기 반도체 메모리 장치의 전압 레벨 변경 조건의 만족 여부를 판단하고, 상기 판단 결과에 기초하여 상기 내부 전원 전압의 전압 레벨을 변경하도록 상기 내부 전압 공급부를 제어하는 전압 레벨 제어부를 포함하고,
    상기 전압 레벨 제어부는:
    상기 반도체 메모리 장치의 동작을 제어하는 커맨드를 수신하는 커맨드 입력부;
    상기 커맨드에 대응하는 복수의 서브 동작들을 수행하도록 상기 주변 회로를 제어하는 복수의 서브 동작 제어 신호들을 생성하는 서브 동작 제어 신호 생성부;
    상기 반도체 메모리 장치의 동작에 사용되는 복수의 설정값들을 저장하는 설정값 저장부;
    상기 내부 전원 전압의 전압 레벨을 변경시키는 적어도 하나의 조건을 저장하는 전압 제어 조건 저장부; 및
    상기 복수의 서브 동작 제어 신호들, 상기 복수의 설정값들 및 상기 커맨드에 기초하여 상기 적어도 하나의 조건이 만족되는지 여부를 판단하는 전압 제어 신호 생성부;를 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 전압 레벨 변경 조건은 상기 내부 전원 전압의 전압 레벨이 하강할 것으로 예상되는 경우 만족되는 것을 특징으로 하는, 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 전압 레벨 변경 조건이 만족되는 경우, 상기 전압 레벨 제어부는 상기 내부 전원 전압의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시키도록 상기 내부 전압 공급부를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 전압 레벨 변경 조건이 해제되는 경우, 상기 전압 레벨 제어부는 상기 내부 전원 전압의 전압 레벨을 상기 제2 레벨에서 상기 제1 레벨로 하락시키도록 상기 내부 전압 공급부를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 적어도 하나의 조건이 만족되는 경우, 상기 전압 제어 신호 생성부는 상기 내부 전원 전압의 전압 레벨을 제2 레벨로 상승시키도록 상기 내부 전압 공급부를 제어하는 내부 전압 제어 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 적어도 하나의 조건이 해제되는 경우, 상기 전압 제어 신호 생성부는 상기 내부 전원 전압의 전압 레벨을 제1 레벨로 하락시키도록 상기 내부 전압 공급부를 제어하는 내부 전압 제어 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 내부 전압 공급부는:
    외부 전원 전압과 출력 노드 사이에 연결되는 트랜지스터;
    상기 출력 노드와 접지 노드 사이에 연결되어 분배 전압을 출력하는 전압 분배기; 및
    기준 전압과 상기 전압 분배기의 분배 전압을 비교하여 상기 트랜지스터의 게이트로 출력 전압을 전달하는 비교기를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 트랜지스터는 PMOS 트랜지스터이고,
    상기 비교기의 반전 입력단에는 상기 기준 전압이 입력되고,
    상기 비교기의 비반전 입력단에는 상기 분배 전압이 입력되는 것을 특징으로 하는, 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 트랜지스터는 NMOS 트랜지스터이고,
    상기 비교기의 비반전 입력단에는 상기 기준 전압이 입력되고,
    상기 비교기의 반전 입력단에는 상기 분배 전압이 입력되는 것을 특징으로 하는, 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 전압 분배기는:
    상기 출력 노드와 분배 노드 사이에 연결되는 제1 저항; 및
    상기 분배 노드와 상기 접지 노드 사이에 연결되는 제2 저항을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 제1 저항은 가변 저항이고,
    상기 전압 제어 신호 생성부는 상기 제1 저항의 저항값을 증가시켜 상기 내부 전원 전압의 전압 레벨을 상승시키고, 상기 제1 저항의 저항값을 감소시켜 상기 내부 전원 전압의 전압 레벨을 하강시키는 것을 특징으로 하는, 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 제2 저항은 가변 저항이고,
    상기 전압 제어 신호 생성부는 상기 제2 저항의 저항값을 감소시켜 상기 내부 전원 전압의 전압 레벨을 상승시키고, 상기 제2 저항의 저항값을 증가시켜 상기 내부 전원 전압의 전압 레벨을 하강시키는 것을 특징으로 하는, 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 전압 제어 신호 생성부는 상기 기준 전압을 상승시켜 상기 내부 전원 전압의 전압 레벨을 상승시키고, 상기 기준 전압을 하강시켜 상기 내부 전원 전압의 전압 레벨을 하강시키는 것을 특징으로 하는, 반도체 메모리 장치.
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