KR102618494B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는, 상부에 트렌치 구조물이 형성된 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 수직부, 및 상기 기판 상면에 평행한 제2 방향을 따라 상기 기판의 트렌치 구조물 내에 연장되어 상기 수직부에 연결되는 수평부를 포함하는 채널, 및 상기 게이트 전극들의 상기 제2 방향으로의 각 양단들에 인접한 상기 기판 부분 상에 형성되어 상기 채널 수평부에 연결된 에피택시얼 층을 포함할 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND 플래시 메모리 장치의 채널과 기판을 연결시키기 위해, 채널 홀 형성 후 상기 채널 홀 내벽에 ONO막을 증착한 다음, 스페이서로 상기 ONO막 일부를 제거하여, 상기 기판의 상면을 노출시키는 공정을 수행할 수 있다. 하지만, 이 경우 상기 기판 상면이 잘 노출되도록 하기 위해서 상기 채널 홀의 폭을 크게 형성해야 하는 단점이 있다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는, 상부에 트렌치 구조물이 형성된 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 수직부, 및 상기 기판 상면에 평행한 제2 방향을 따라 상기 기판의 트렌치 구조물 내에 연장되어 상기 수직부에 연결되는 수평부를 포함하는 채널, 및 상기 게이트 전극들의 상기 제2 방향으로의 각 양단들에 인접한 상기 기판 부분 상에 형성되어 상기 채널 수평부에 연결된 에피택시얼 층을 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상에 형성된 식각 저지막, 상기 식각 저지막 상에 형성된 채널 플레이트, 상기 기판의 상면에 수직한 제1 방향으로 상기 채널 플레이트로부터 상부로 각각 연장되며, 상기 기판 상면에 평행하고 서로 직교하는 각 제2 및 제3 방향들을 따라 배치된 복수의 채널 수직부들, 및 상기 채널 플레이트로부터 각각이 상기 제3 방향으로 연장된 채널 수평부들을 포함하는 채널, 상기 채널 플레이트 상에 상기 제1 방향을 따라 서로 이격되어 상기 채널 수직부들을 둘러싸는 게이트 전극들, 및 상기 기판 상에 상기 제2 방향으로 연장되어 상기 채널 수평부들의 상기 제3 방향의 각 말단들에 접촉하는 에피택시얼 층을 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 배치되며 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 수직부, 및 상기 수직부의 말단으로부터 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 상기 게이트 전극들과 상기 제1 방향으로 오버랩되지 않는 상기 기판의 제1 부분 상부까지 연장된 수평부를 포함하는 채널, 및 상기 기판의 제1 부분 상에 형성되어 상기 채널 수평부에 접촉하는 에피택시얼 층을 포함할 수 있으며, 상기 에피택시얼 층 및 상기 채널 수평부의 상부는 소스 영역을 형성하고, 상기 채널 수평부의 하부는 상기 에피택시얼 층의 하부를 통해 상기 기판에 연결될 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 상부에 트렌치 구조물이 형성된 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들과, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 수직부, 및 상기 기판 상면에 평행한 제2 방향을 따라 상기 기판의 트렌치 구조물 내에 연장되어 상기 수직부에 연결되는 수평부를 포함하는 채널과, 상기 게이트 전극들의 상기 제2 방향으로의 각 양단들에 인접한 상기 기판 부분 상에 형성되어 상기 채널 수평부에 연결된 반도체 층을 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되며, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들, 상기 게이트 전극들을 관통하는 채널, 및 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극들의 각 양단들에 인접한 상기 기판 부분 상에서 상기 제2 방향으로 연장되어 상기 채널에 연결되며, 상기 제2 방향을 따라 편평하지 않고 굴곡진 상면을 갖는 에피택시얼 층을 포함할 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 형성된 트렌치 구조물을 채우는 제1 희생 패턴을 형성하고, 상기 기판의 상면에 수직한 제1 방향으로 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 상기 기판 및 상기 제1 희생 패턴 상에 형성하고, 상기 몰드를 관통하여 상기 제1 희생 패턴을 노출시키는 채널 홀을 형성하고, 상기 채널 홀을 통해 노출된 상기 제1 희생 패턴을 제거하여 상기 트렌치 구조물에 대응하는 갭을 형성하고, 상기 채널 홀 및 상기 갭 내에 채널을 형성하고, 상기 몰드를 부분적으로 제거하여 상기 채널 일부를 노출시키고, 상기 노출된 채널 상에 에피택시얼 층을 형성하여 상기 채널과 상기 기판을 연결시키고, 상기 에피택시얼 층 일부에 불순물을 도핑하여 소스 영역을 형성하고, 그리고 상기 제2 희생막을 게이트 전극으로 대체할 수 있다.
본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 식각 저지막을 형성하고, 상기 식각 저지막 상에 제1 희생 패턴이 형성된 층간 절연막을 형성하고, 상기 기판의 상면에 수직한 제1 방향으로 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 상기 층간 절연막 및 상기 제1 희생 패턴 상에 형성하고, 상기 몰드를 관통하여 상기 제1 희생 패턴을 노출시키는 채널 홀을 형성하고, 상기 채널 홀을 통해 노출된 상기 제1 희생 패턴을 제거하여 갭을 형성하고, 상기 채널 홀 및 상기 갭 내에 채널을 형성하고, 상기 몰드 및 상기 채널을 관통하는 개구를 형성하여 상기 채널의 말단 및 상기 식각 저지막의 일부를 노출시키고, 상기 노출된 식각 저지막 부분을 제거하여 상기 기판 상면을 노출시키고, 그리고 상기 노출된 기판 상면에 에피택시얼 층을 형성하여 상기 채널과 상기 기판을 연결시킬 수 있다.
본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상부를 관통하며, 제1 연장부 및 이에 연결된 제2 연장부를 포함하는 제1 희생 패턴을 형성하고, 상기 기판의 상면에 수직한 제1 방향으로 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 상기 기판 및 상기 제1 희생 패턴 상에 형성하고, 상기 몰드를 관통하여 상기 제1 희생 패턴을 노출시키는 채널 홀을 형성하고, 상기 채널 홀을 통해 노출된 상기 제1 희생 패턴을 제거하여 제1 및 제2 연장부들에 각각 대응하는 제1 및 제2 갭들을 형성하고, 상기 채널 홀 및 상기 제1 및 제2 갭들 내에 전하 저장 구조물 및 채널을 순차적으로 형성하고, 상기 몰드를 부분적으로 제거하여 상기 제2 갭 내의 상기 전하 저장 구조물 부분을 노출시키는 개구를 형성하고, 상기 개구에 의해 노출된 전하 저장 구조물 부분을 제거하여 상기 채널의 일부를 노출시키고, 상기 노출된 채널 일부를 커버하며 상기 기판에 접촉하는 에피택시얼 층을 형성하고, 그리고 상기 에피택시얼 층 일부에 불순물을 도핑하여 소스 영역을 형성할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 몰드를 관통하여 그 내부에 채널이 형성되는 채널 홀의 내벽에 형성된 전하 저장 구조물을 부분적으로 제거하여 상기 채널을 기판과 연결할 필요가 없으므로, 상기 채널 홀을 큰 사이즈로 형성하지 않을 수 있으며, 이에 따라 상기 수직형 메모리 장치는 향상된 집적도를 가질 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 2의 X 영역의 확대 단면도이고, 도 4는 도 1의 Y 영역의 측면도이다.
도 5 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 사시도들, 단면도들 및 측면도들이다.
도 22 및 23은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 측면도들로서, 도 1의 Y 영역에 대한 측면도들이다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 25는 도 24의 A-A'선을 따라 절단한 단면도이며, 도 26은 도 24의 Y 영역의 측면도이다.
도 27 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 사시도들이다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이다.
도 32 내지 도 39는 예시적인 실시예들에 따른 수직형 메모리 장치 제조 방법에서 사용되는 제1 희생 패턴들의 레이아웃들을 설명하기 위한 평면도들이다.
도 40은 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 41은 도 40의 A-A'선을 따라 절단한 단면도이다.
도 42는 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 43은 도 42의 A-A'선을 따라 절단한 단면도이다.
도 44 내지 도 47은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 사시도들이다.
도 48은 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 49는 도 48의 A-A'선을 따라 절단한 단면도이며, 도 50은 도 48의 Y 영역의 측면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 2의 X 영역의 확대 단면도이고, 도 4는 도 1의 Y 영역의 측면도이다.
이하에서는 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 도 4를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 게이트 전극 구조물, 전하 저장 구조물(210), 채널(220), 제1 에피택시얼 층(300) 및 공통 소스 라인(CSL)(350)을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 절연 패턴(155), 충전 패턴(230), 캐핑 패턴(250), 제2 블로킹 패턴(320), 스페이서(340), 및 제1 층간 절연막(260)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 게이트 전극 구조물은 기판(100) 상에 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들을 포함할 수 있다. 이때, 상기 각 층들에 형성된 상기 게이트 전극들 사이에는 절연 패턴(155)이 개재될 수 있다. 또한, 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향으로 연장되는 제1 개구(270)에 의해 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 동일한 층에서 상기 제2 방향으로 각각 연장되는 상기 게이트 전극들은 제1 개구(270)에 의해 서로 이격될 수 있다.
상기 각 게이트 전극들은 게이트 도전 패턴(330), 및 이의 상면 및 저면과 일부 측벽을 커버하는 배리어 패턴(도시되지 않음)을 포함할 수 있다. 게이트 도전 패턴(330)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 한편, 절연 패턴(155)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 상기 각 게이트 전극들의 상하면 및 측벽 일부는 제2 블로킹 패턴(320)에 의해 커버될 수 있다. 도시되지는 않았으나, 제2 블로킹 패턴(320)은 제1 개구(270)에 인접한 절연 패턴들(155)의 측벽을 커버할 수도 있다. 제2 블로킹 패턴(320)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
상기 각 게이트 전극 구조물들은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(410), 복수의 제2 게이트 전극들(420), 및 하나 이상의 제3 게이트 전극(430)을 포함할 수 있다.
도 1 및 2에서는 1개의 층에 형성된 제1 게이트 전극(410), 5개의 층들에 형성된 제2 게이트 전극(420), 및 2개의 층들에 형성된 제3 게이트 전극(430)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 예를 들어, 제1 게이트 전극(410)은 2개의 층들에 각각 형성될 수도 있으며, 제2 게이트 전극(420)은 5개의 층들보다 훨씬 많은 층들에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(410)은 그라운드 선택 라인(GSL) 기능을 수행할 수 있고, 제2 게이트 전극(420)은 워드 라인 기능을 수행할 수 있으며, 제3 게이트 전극(430)은 스트링 선택 라인(SSL) 기능을 수행할 수 있다. 이때, 제1 게이트 전극(410) 및/또는 제3 게이트 전극(430)에 인접한 층들에 형성된 일부 제2 게이트 전극들(420)은 더미 워드 라인으로 사용될 수도 있다.
전하 저장 구조물(210) 및 채널(220)은 기판(100) 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 절연 패턴들(155)을 관통하는 채널 홀(170), 채널 홀(170)에 연통하며 기판(100) 상부에서 상기 제2 방향으로 연장된 제1 갭(172), 및 제1 갭(172)에 연통하며 기판(100) 상부에서 상기 제3 방향을 따라 연장된 제2 갭(174) 내부에 형성될 수 있다.
채널 홀(170)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성된 채널 홀들(170)을 포함하는 채널 홀 열, 및 상기 제3 방향을 따라 복수 개로 형성된 상기 채널 홀 열들을 포함하는 채널 홀 어레이가 정의될 수 있다. 또한, 채널 홀(170) 내에 형성되는 채널(220) 역시 이에 대응하여 채널 열 및 채널 어레이가 정의될 수 있다. 도면 상에서는 예시적으로 상기 채널 어레이가 제1 내지 제4 채널 열들(220a, 220b, 220c, 220d)을 포함하는 것이 도시되어 있다.
예시적인 실시예들에 있어서, 제1 갭(172)은 상부의 복수의 채널 홀들(170)과 연통할 수 있으며, 제2 갭(174)은 상기 제2 방향을 따라 복수 개로 형성되어 동일 층에 형성되는 제1 갭(172)과 연통할 수 있다.
예시적인 실시예들에 있어서, 채널(220)은 채널 홀(170) 내에서 상기 제1 방향으로 연장된 채널 수직부(222), 제1 갭(172) 내에서 상기 제2 방향으로 연장된 채널 플레이트(224), 및 제2 갭(174) 내에서 상기 제3 방향으로 연장된 채널 수평부(226)를 포함할 수 있다. 다만, 채널 플레이트(224)는 상기 제2 방향을 따라 복수 개로 형성된 제2 갭들(174) 내에 각각 형성된 채널 수평부들(226)이 제1 갭(172) 내에서 상기 제2 방향으로 확장되어 서로 연결된 것으로서, 채널 수평부(226)에 포함된 것으로 볼 수도 있다.
제1 갭(172)은 상기 제3 방향으로 제1 폭(W1)을 가질 수 있으며, 각 제2 갭들(174)은 상기 제2 방향으로 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
예시적인 실시예들에 있어서, 채널 홀(170)에는 그 측벽으로부터 내측 방향으로 순차적으로 적층된 전하 저장 구조물(210), 채널 수직부(222) 및 충전 패턴(230)이 형성될 수 있고, 제1 갭(172)에는 그 내벽으로부터 내측 방향으로 순차적으로 적층된 전하 저장 구조물(210), 채널 플레이트(224), 충전 패턴(230) 및 제1 에어 갭(240)이 형성될 수 있으며, 각 제2 갭들(174)에는 그 저면으로부터 순차적으로 적층된 전하 저장 구조물(210) 및 채널 수평부(226)가 형성될 수 있다. 다만, 각 제2 갭들(174)에는 제1 에피택시얼 층(300)이 추가로 형성되어, 채널 수평부(226)의 상면은 제1 에피택시얼 층(300)의 제1 부분(290)에 의해 커버될 수 있으며, 전하 저장 구조물(210) 및 채널 수평부(226)의 상기 제2 방향으로의 양 측벽들은 제1 에피택시얼 층(300)의 제2 부분(295)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(210)은 순차적으로 적층된 제1 블로킹 패턴(180), 전하 저장 패턴(190), 및 터널 절연 패턴(200)을 포함할 수 있다. 예를 들어, 제1 블로킹 패턴(180), 전하 저장 패턴(190), 및 터널 절연 패턴(200)은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있다.
채널(220)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘, 혹은 N형 혹은 P형 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있다. 충전 패턴(230)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
캐핑 패턴(250)은 채널 홀(170) 내에 형성된 충전 패턴(230), 채널(220), 및 전하 저장 구조물(210)의 상면에 접촉할 수 있으며, 예를 들어, N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 캐핑 패턴(250) 및 최상층 절연 패턴(155) 상에는 제1 층간 절연막(260)이 형성될 수 있다. 제1 층간 절연막(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 에피택시얼 층(300)은 제1 개구(270) 하부에 형성된 각 제2 갭들(174) 내에 형성된 채널 수평부(226) 및 이에 상기 제2 방향으로 인접하는 기판(100) 부분들 상에 형성된 제1 부분(290), 및 각 제2 갭들(174) 내에 순차적으로 적층된 전하 저장 구조물(210) 및 채널 수평부(226)의 상기 제2 방향으로의 양 측벽들을 커버하는 제2 부분(295)을 포함할 수 있다. 즉, 제1 에피택시얼 층(300)의 제1 부분(290)은 기판(100) 상면 및 채널 수평부(226) 상면에 상기 제2 방향으로 연장될 수 있으며, 제1 에피택시얼 층(300)의 제2 부분(295)은 제1 부분(290)으로부터 상기 제1 방향을 따라 하부로 연장될 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(300)은 상기 제2 방향을 따라 편평하지 않고 굴곡진 상면을 가질 수 있다. 일 실시예에 있어서, 제1 에피택시얼 층(300)은 기판(100) 상면에 형성된 부분에 비해 채널 수평부(226) 상면에 형성된 부분이 상대적으로 낮은 높이를 가질 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 제1 에피택시얼 층(300)은 예를 들어, 단결정 실리콘 및/또는 폴리실리콘 등과 같은 반도체 물질을 포함할 수 있으며, 이에 따라 제1 반도체 층으로 지칭될 수도 있다.
다른 실시예에 있어서, 제1 에피택시얼 층(300)은 반도체 물질 대신에, 금속 혹은 금속 실리사이드를 포함하는 막으로 대체될 수도 있다. 즉, 단결정 실리콘 및/또는 폴리실리콘 등과 같은 반도체 물질을 포함하는 제1 에피택시얼 층(300) 대신에, 금속막 및/또는 금속 실리사이드 막이 형성될 수도 있다.
제2 갭(174) 내에 형성된 채널(220) 부분, 즉 채널 수평부(226)는 제1 에피택시얼 층(300)에 의해 상기 제2 방향으로 이격된 기판(100) 부분과 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(300)의 상부, 즉 제1 부분(290) 및 제2 부분(295)의 상부에는 불순물이 도핑될 수 있으며, 상기 불순물은 상기 제2 방향을 따라 제1 에피택시얼 층(300)의 제2 부분(295)의 상부에 인접한 채널 수평부(226)의 상부 및 기판(100) 상부에도 함께 도핑될 수 있다. 이에 따라, 제1 에피택시얼 층(300)의 상부, 채널 수평부(226)의 상부 및 기판(100) 상부에는 제1 소스 영역(310)이 형성될 수 있다. 일 실시예에 있어서, 제1 에피택시얼 층(300)의 상면 프로파일에 따라서, 제1 소스 영역(310) 저면의 프로파일도 편평하지 않고 굴곡진 형상을 가질 수 있다. 상기 불순물은 예를 들어, n형 불순물 혹은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, CSL(350)은 제1 개구(270) 내부에서 상기 제2 방향으로 연장될 수 있으며, CSL(350)의 상기 제3 방향으로의 양 측벽에는 스페이서(340)가 형성될 수 있다. 예시적인 실시예들에 있어서, CSL(350)의 저면은 제1 에피택시얼 층(300)의 상면에 접촉할 수 있으며, 이에 따라 제1 소스 영역(310)에 전기적으로 연결될 수 있다.
CSL(350)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있고, 스페이서(340)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 수직형 메모리 장치에서, 채널(220)은 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 수직부(222), 및 채널 플레이트(224)를 통해 채널 수직부(222)에 연결되며 기판(100) 상부에 형성되어 상기 제3 방향으로 연장된 채널 수평부(226)를 포함할 수 있다. 이때, 상기 게이트 전극들과 상기 제1 방향으로 오버랩되지 않는 채널 수평부(226) 부분의 하부 측벽은 제1 에피택시얼 층(300)의 제2 부분(295)을 통해 기판(100)과 연결될 수 있으며, 상기 채널 수평부(226)의 상부는 제1 에피택시얼 층(300)의 제1 부분(290)에 접촉하여 함께 제1 소스 영역(310)을 형성함으로써, 상부의 CSL(350)에 전기적으로 연결될 수 있다.
채널(220)이 채널 수직부(222)를 통해 기판(100)과 직접 연결되는 것이 아니라, 채널 수평부(226) 및 제1 에피택시얼 층(300)을 통해 기판(100)과 연결되므로, 채널 수직부(222) 및 이의 외측벽을 둘러싸는 전하 저장 구조물(210)이 형성되는 채널 홀(170)을 큰 사이즈를 가질 필요가 없으며, 이에 따라 상기 수직형 메모리 장치는 향상된 집적도를 가질 수 있다. 이에 대해서는, 후술하는 제조 방법에 대한 기재에서 자세히 설명하도록 한다.
도 5 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 사시도들, 단면도들 및 측면도들이다. 구체적으로, 도 5-7, 9, 12, 14, 17 및 20은 사시도들이고, 도 8, 10, 13, 15, 18 및 21은 각 대응하는 사시도들의 A-A'선을 따라 절단한 단면도들이며, 도 11는 도 10의 X 영역의 확대 단면도이고, 도 16 및 19는 각 대응하는 사시도들의 Y 영역의 측면도들이다.
도 5를 참조하면, 기판(100) 상부에 트렌치 구조물(120)을 형성할 수 있다.
예시적인 실시예들에 있어서, 트렌치 구조물(120)은 상기 제2 방향으로 연장되는 제1 트렌치(110), 및 제1 트렌치(110)에 연결되어 각각이 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 서로 이격된 복수의 제2 트렌치들(115)을 포함할 수 있다.
도 6을 참조하면, 트렌치 구조물(120) 내에 제1 희생 패턴(140)을 기판(100) 상에 형성할 수 있다.
제1 희생 패턴(140)은 트렌치 구조물(120)을 채우는 제1 희생막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 제1 희생막을 평탄화함으로써 형성할 수 있다. 상기 제1 희생막은 예를 들어, 실리콘-게르마늄(SiGe)을 포함할 수 있으며, 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 희생 패턴(140)은 제1 및 제2 트렌치들(110, 115) 내에 각각 형성된 제1 및 제2 연장부들(130, 135)을 포함할 수 있으며, 이들은 각각 상기 제2 및 제3 방향들로 연장될 수 있다.
도 7 및 8을 참조하면, 기판(100) 및 제1 희생 패턴(140) 상에 절연막(150) 및 제2 희생막(160)을 상기 제1 방향을 따라 교대로 반복적으로 적층하여 몰드를 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막(150)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 희생막(160)은 절연막(150)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
절연막(150) 및 제2 희생막(160)은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
이후, 최상층 절연막(150) 상에 제1 식각 마스크(도시되지 않음)를 형성한 후, 이를 사용하는 건식 식각 공정을 통해 하부의 상기 몰드를 관통하여 제1 희생 패턴(140)의 제1 연장부(130) 상면을 노출시키는 채널 홀(170)을 형성할 수 있다.
채널 홀(170)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 열 및 채널 홀 어레이가 정의될 수 있다. 도면 상에서는 예시적으로, 상기 채널 홀 어레이가 상기 제3 방향을 따라 순차적으로 배치된 제1 내지 제4 채널 홀 열들(170a, 170b, 170c, 170d)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
이후, 상기 제1 식각 마스크는 제거될 수 있다.
도 9 내지 도 12를 참조하면, 채널 홀(170)을 통해 노출된 제1 희생 패턴(140)의 제1 연장부(130) 및 이에 연결된 제2 연장부들(135)을 제거하여 각각 제1 및 제2 갭들(172, 174)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 제1 갭(172)은 상기 제3 방향으로 제1 폭(W1)을 가질 수 있으며, 제2 갭(174)은 상기 제2 방향으로 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
이후, 채널 홀(170) 및 제1 및 제2 갭들(172, 174) 내에 전하 저장 구조물(210), 채널(220) 및 충전 패턴(230)을 순차적으로 형성할 수 있다.
구체적으로, 채널 홀(170)의 측벽, 제1 및 제2 갭들(172, 174)의 내벽, 및 최상층 절연막(150)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 내벽에 채널 홀(170)의 나머지 부분을 채우는 충전막을 형성한 후, 최상층 절연막(150)이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 전하 저장 구조물 막, 상기 채널막 및 상기 충전막은 채널 홀(170)을 채울 수 있으나, 제1 폭(W1)을 갖는 제1 갭(172)은 채우지 못할 수 있으며, 이에 따라 제1 갭(172)의 가운데 부분에는 제1 에어 갭(240)이 형성될 수 있다. 한편, 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 제2 갭(174)은 상기 전하 저장 구조물 막 및 상기 채널막만으로 채워질 수 있다.
이에 따라, 채널 홀(170) 내에는 그 측벽으로부터 내측 방향으로 순차적으로 적층된 전하 저장 구조물(210), 채널(220) 및 충전 패턴(230)이 형성될 수 있고, 제1 갭(172) 내에는 그 내벽으로부터 내측 방향으로 순차적으로 적층된 전하 저장 구조물(210), 채널(220), 충전 패턴(230) 및 제1 에어 갭(240)이 형성될 수 있으며, 제2 갭(174) 내에는 그 내벽으로부터 내측 방향으로 순차적으로 적층된 전하 저장 구조물(210) 및 채널(220)이 형성될 수 있다.
한편, 채널(220)이 형성되는 채널 홀(170)이 상기 채널 홀 열 및 상기 채널 홀 어레이를 정의함에 따라, 채널 홀(170) 내에 형성되는 채널(220) 역시 이에 대응하여 채널 열 및 채널 어레이를 정의할 수 있다. 이에 따라, 도면 상에서는 예시적으로 상기 채널 어레이가 제1 내지 제4 채널 열들(220a, 220b, 220c, 220d)을 포함하는 것이 도시되어 있다.
이하에서는, 채널(220) 중에서 채널 홀(170) 내에 형성된 부분을 채널 수직부(222), 제1 갭(172) 내에 형성된 부분을 채널 플레이트(224), 및 제2 갭(174) 내에 형성된 부분을 채널 수평부(226)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 전하 저장 구조물(210)은 순차적으로 적층된 제1 블로킹 패턴(180), 전하 저장 패턴(190), 및 터널 절연 패턴(200)을 포함할 수 있다.
도 12 및 13을 참조하면, 충전 패턴(230), 채널(220), 및 전하 저장 구조물(210)의 상부를 제거하여 리세스를 형성하고, 상기 리세스를 채우는 캐핑막을 최상층 절연막(150) 상에 형성한 후, 최상층 절연막(150)의 상면이 노출될 때까지 상기 캐핑막을 평탄화함으로써, 캐핑 패턴(250)을 형성할 수 있다.
이후, 최상층 절연막(150) 및 캐핑 패턴(250) 상에 제1 층간 절연막(260)을 형성한 후, 제2 식각 마스크(도시되지 않음)를 사용하는 건식 식각 공정을 수행하여, 제1 층간 절연막(260) 및 상기 몰드를 관통하여 기판(100) 상면 및 각 제2 갭들(174) 내에 형성된 전하 저장 구조물(210) 부분의 상면을 노출시키는 제1 개구(270)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 개구(270)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제1 개구(270)가 형성됨에 따라서, 절연막(150)은 상기 제2 방향으로 연장되는 절연 패턴(155)으로 변환될 수 있으며, 제2 희생막(160)은 상기 제2 방향으로 연장되는 제2 희생 패턴(165)으로 변환될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(270)는 상기 제1 방향을 따라 제2 갭들(174)에만 오버랩될 수 있으며, 제1 갭(172)에는 오버랩되지 않을 수 있다.
이후, 제1 개구(270)에 의해 노출된 상기 전하 저장 구조물(210) 부분을 제거하여, 각 제2 갭들(174) 내에 형성된 채널(220) 부분 즉, 채널 수평부(226)의 상면 및 측벽을 노출시키는 제3 갭(280)을 형성할 수 있다. 이때, 제3 갭(280) 내에서 채널 수평부(226) 하부에 형성된 전하 저장 구조물(210) 부분은 제거되지 않고 잔류할 수 있다.
도 14 내지 도 16을 참조하면, 제1 개구(270)에 의해 노출된 기판(100) 상면 및 제3 갭(280)에 의해 노출된 채널 수평부(226) 부분을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 제1 에피택시얼 층(300)을 형성할 수 있다.
이에 따라, 제1 에피택시얼 층(300)은 제3 갭(280)을 채울 수 있으며, 기판(100) 상면 및 채널 수평부(226) 상면으로 성장하여 상기 제2 방향으로 연장될 수 있다. 이하에서는, 제1 에피택시얼 층(300) 중에서 기판(100) 상면 및 채널 수평부(226) 상면에 상기 제2 방향으로 연장된 부분을 제1 부분(290), 제1 부분(290)으로부터 상기 제1 방향을 따라 하부로 연장되어 제3 갭(280)을 채우는 부분을 제2 부분(295)으로 지칭하기로 한다.
제1 에피택시얼 층(300) 상면은 시드로 사용하는 기판(100) 및 채널 수평부(226)의 재질 및 이들 상면의 높이에 따라서, 상기 제2 방향을 따라 불균일한 높이를 가질 수 있다. 이에 따라, 제1 에피택시얼 층(300)은 상기 제2 방향을 따라 편평하지 않고 굴곡진 상면을 가질 수 있다. 예시적인 실시예들에 있어서, 기판(100) 상면에 형성된 부분에 비해 채널 수평부(226) 상면에 형성된 부분이 상대적으로 낮은 높이를 가질 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
제1 에피택시얼 층(300)이 형성됨에 따라서, 제2 갭(174) 내에 형성된 채널(220) 부분, 즉 채널 수평부(226)가 제3 갭(280)에 의해 상기 제2 방향으로 이격된 기판(100) 부분과 서로 연결될 수 있다.
다만 경우에 따라, 위와 같은 SEG 공정을 통해 형성되는 제1 에피택시얼 층(300) 대신에, 금속 및/또는 금속 실리사이드를 포함하는 막을 증착하는 공정을 수행하여, 제3 갭(280)을 채우도록 채널 수평부(226) 상에 금속막 및/또는 금속 실리사이드 막을 형성할 수도 있다.
도 17 내지 도 19를 참조하면, 제1 에피택시얼 층(300)의 일부에 불순물을 도핑하여 제1 소스 영역(310)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물은 제1 에피택시얼 층(300)의 상부, 즉 제1 부분(290) 및 제2 부분(295)의 상부에 도핑될 수 있으며, 이때 상기 제2 방향으로 이에 인접하는 채널 수평부(226)의 상부 및 기판(100)의 상부에도 함께 도핑될 수 있다. 이에 따라, 제1 소스 영역(310)은 제1 에피택시얼 층(300)의 상부, 채널 수평부(226)의 상부 및 기판(100)의 상부에 형성될 수 있다. 다만, 제1 에피택시얼 층(300)의 상면 프로파일에 따라서, 제1 소스 영역(310) 저면의 프로파일도 편평하지 않고 굴곡진 형상을 가질 수 있다.
다른 실시예들에 있어서, 제1 소스 영역(310)은 이후 설명되는 게이트 전극 형성 공정 이후에 형성될 수도 있다.
도 20 및 21을 참조하면, 제1 개구(270)에 의해 측벽이 노출된 제2 희생 패턴(165)을 제거하여 제4 갭을 형성한 후, 상기 제4 갭 내에 제2 블로킹 패턴(320) 및 게이트 도전 패턴(330)을 형성할 수 있다.
예시적인 실시예들에 있어서, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 개구(270)에 의해 노출된 제2 희생 패턴(165)을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 갭에 의해 노출된 제1 블로킹 패턴(180)의 외측벽, 상기 제4 갭의 내벽, 절연 패턴(155)의 표면, 및 제1 층간 절연막(260)의 상면에 제2 블로킹 막을 형성하고, 상기 제2 블로킹 막 상에 상기 제4 갭의 나머지 부분을 채우는 게이트 도전막을 형성한 후, 상기 게이트 도전막 및 상기 제2 블로킹 막을 부분적으로 제거함으로써, 상기 제4 갭 내부에 게이트 도전 패턴(330) 및 제2 블로킹 패턴(320)을 각각 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 도전막 및 상기 제2 블로킹 막은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 각각 형성되는 게이트 도전 패턴(330) 및 제2 블로킹 패턴(320)은 상기 제4 갭의 일부 혹은 전부를 채우도록 형성될 수 있다. 일 실시예에 있어서, 제2 블로킹 패턴(320)은 상기 제4 갭 내부뿐만 아니라, 제1 개구(270)에 의해 노출된 절연 패턴(155)의 측벽에도 형성될 수 있다.
도시되지는 않았으나, 제2 블로킹 패턴(320) 및 게이트 도전 패턴(330) 사이에는 배리어 패턴이 더 형성될 수도 있으며, 게이트 도전 패턴(330) 및 상기 배리어 패턴은 함께 상기 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(410), 복수의 제2 게이트 전극들(420), 및 하나 이상의 제3 게이트 전극(430)을 포함할 수 있다. 각 제1 내지 제3 게이트 전극들(410, 420, 430)이 형성되는 층수는 제2 희생 패턴(165)의 층수에 의해 변동될 수 있다.
도 1 내지 도 4를 다시 참조하면, 제1 개구(270)의 측벽, 제1 에피택시얼 층(300) 상면 및 제1 층간 절연막(260) 상면에 스페이서 막을 형성한 후, 이를 이방성 식각함으로써, 제1 개구(270)의 측벽에 스페이서(340)를 형성할 수 있다.
이후, 스페이서(340) 및 제1 층간 절연막(260) 상에 제1 개구(270)의 나머지 부분을 채우는 도전막을 형성한 후, 제1 층간 절연막(260)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 라인(CSL)(350)을 형성할 수 있다. 예시적인 실시예들에 있어서, CSL(350)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다.
이후, 상부 층간 절연막들, 및 이들을 관통하는 콘택 플러그들(도시되지 않음) 및 상부 배선들(도시되지 않음)을 형성함으로써 상기 수직형 메모리 장치가 완성될 수 있다.
전술한 바와 같이, 기판(100) 상부에 형성된 트렌치 구조물(120)을 채우는 제1 희생 패턴(140)을 상기 몰드를 관통하는 채널 홀(170)을 통해 제거하여 제1 및 제2 갭들(172, 174)을 형성한 후, 채널 홀(170) 및 제1 및 제2 갭들(172, 174) 내에 전하 저장 구조물(210) 및 채널(220)을 형성할 수 있다. 또한, 제1 개구(270)에 의해 노출된 제2 갭(174) 내의 전하 저장 구조물(210) 부분을 제거하여 채널(220)의 채널 수평부(226)를 노출시키는 제3 갭(280)을 형성한 후, SEG 공정을 통해 제3 갭(280)을 채우는 제1 에피택시얼 층(300)을 형성함으로써, 채널(220)과 기판(100)이 서로 연결될 수 있다.
이에 따라, 채널 홀(170) 내부에 형성된 전하 저장 구조물(210)을 별도의 스페이서를 사용하여 부분적으로 제거함으로써 기판(100) 상면을 노출시키고, 상기 노출된 기판(100) 상면에 접촉하도록 채널(220)을 형성할 필요가 없다. 이에 따라, 채널(220)이 기판(100)과 잘 접촉하도록 채널 홀(170)을 큰 사이즈로 형성하지 않아도 되므로, 상기 수직형 메모리 장치의 고집적화에 유리할 수 있다.
한편, 제1 에피택시얼 층(300)의 상부, 채널 수평부(226)의 상부 및 기판(100)의 상부에는 불순물이 도핑되어 제1 소스 영역(310)의 역할을 수행할 수 있으며, 상부의 CSL(350)과 전기적으로 연결될 수 있다. 즉, 채널 수평부(226)의 상부는 CSL(350)과 연결될 수 있으며, 하부는 기판(100)과 연결될 수 있다.
도 22 및 23은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 측면도들로서, 도 1의 Y 영역에 대한 측면도들이다.
상기 수직형 메모리 장치는 제2 갭 내에 형성되는 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 22를 참조하면, 제2 갭(174)은 상기 제2 방향으로 제3 폭(W3)을 가질 수 있으며, 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다.
이에 따라, 제2 갭(174) 내에는 순차적으로 적층된 전하 저장 구조물(210) 및 채널(220)뿐만 아니라, 채널(220) 내부에 충전 패턴(230)까지 더 형성될 수 있다.
다만, 제1 에피택시얼 층(300) 상부, 채널(220)의 채널 수평부(226) 상부 및 기판(100)의 상부에 불순물을 도핑하여 형성되는 제1 소스 영역(310)은 절연 물질을 포함하는 충전 패턴(230) 내에는 형성되지 않을 수 있다.
한편 도 23을 참조하면, 제2 갭(174)은 상기 제2 방향으로 제4 폭(W4)을 가질 수 있으며, 제4 폭(W4)은 제3 폭(W3)보다 클 수 있다.
이에 따라, 제2 갭(174) 내에는 순차적으로 적층된 전하 저장 구조물(210) 및 채널(220)뿐만 아니라, 채널(220) 내부에 충전 패턴(230)이 더 형성될 수 있으며, 또한 충전 패턴(230) 내부에는 제2 에어 갭(245)이 형성될 수 있다.
물론, 제1 소스 영역(310)은 절연 물질을 포함하는 충전 패턴(230) 및 공기를 포함하는 제2 에어 갭(245) 내에는 형성되지 않을 수 있다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 25는 도 24의 A-A'선을 따라 절단한 단면도이며, 도 26은 도 24의 Y 영역의 측면도이다. 상기 수직형 메모리 장치는 일부 구성 요소를 제외하고는 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 24 내지 도 26을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 순차적으로 적층된 제1 식각 저지막(500) 및 제2 층간 절연막(530)을 더 포함할 수 있다.
제1 식각 저지막(500)은 예를 들어, 알루미늄 산화물 등과 같은 금속 산화물을 포함할 수 있으며, 제2 층간 절연막(530)은 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
채널(220)의 채널 플레이트(224) 및 채널 수평부(226)가 각각 형성되는 제1 및 제2 갭들(172, 174)은 기판(100) 상부에 형성되는 대신에, 제2 층간 절연막(530)을 관통할 수 있다. 또한, 각 제2 갭들(174) 내에 형성되는 채널 수평부(226) 및 전하 저장 구조물(210)은 상기 제1 방향으로 게이트 전극들과 오버랩되는 부분들이 제거되어, 상기 제3 방향으로 매우 작은 길이만큼만 잔류할 수 있다.
제2 에피택시얼 층(297)은 기판(100) 상부에 형성되어 상기 제2 방향으로 연장될 수 있으며, 제2 에피택시얼 층(297)의 상면은 상기 제2 방향을 따라 불균일한 높이를 가질 수 있다. 이에 따라, 제2 에피택시얼 층(297)의 상면은 편평하지 않고 굴곡진 상면을 가질 수 있다. 일 실시예에 있어서, 제2 에피택시얼 층(297)의 상면은 상기 제3 방향을 따라 제2 층간 절연막(530)에 인접한 부분에 비해서 채널 수평부(226)에 인접한 부분이 상대적으로 높은 높이를 가질 수 있다.
제2 에피택시얼 층(297)은 채널 수평부(226)의 측벽에 접촉할 수 있으며, 이에 따라 채널 수평부(226)는 기판(100)과 연결될 수 있다. 한편, 제2 에피택시얼 층(297) 상부에는 불순물이 도핑되어 제2 소스 영역(305)을 형성할 수 있다.
도 27 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 사시도들이다. 상기 제조 방법은 도 5 내지 도 21 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 27을 참조하면, 도 5 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 기판(100) 상에는 제1 식각 저지막(500) 및 제2 층간 절연막(530)이 더 형성될 수 있으며, 제1 희생 패턴(140)은 기판(100) 상부에 형성된 트렌치 구조물(120) 내에 형성되는 대신에, 제2 층간 절연막(530)을 관통하여 제1 식각 저지막(500) 상면을 노출시키는 제2 및 제3 개구들(510, 515) 내에 형성될 수 있다. 이때, 제2 및 제3 개구들(510, 515)은 도 5에 도시된 트렌치 구조물(120)에 포함된 제1 및 제2 트렌치들(110, 115)에 대응하는 형상을 가질 수 있다.
도 28을 참조하면, 도 9 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 개구(270)를 형성할 때, 제1 층간 절연막(260) 및 몰드뿐만 아니라, 상기 몰드 하부의 각 제2 갭들(174) 내에 형성된 전하 저장 구조물(210) 부분 및 채널 수평부(226), 및 이에 상기 제2 방향으로 인접한 제2 층간 절연막(530) 부분까지 모두 제거할 수 있다. 이에 따라, 제1 개구(270)에 의해 제1 식각 저지막(500)의 상면이 노출될 수 있으며, 채널 수평부(226) 및 전하 저장 구조물(210)의 측벽 부분도 노출될 수 있다.
도 29를 참조하면, 상기 노출된 제1 식각 저지막(500) 부분을 제거하여, 하부의 기판(100) 상면을 노출시킬 수 있다.
도 30을 참조하면, 도 14 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 노출된 기판(100) 상면 및 제1 개구(270)에 의해 노출된 채널 수평부(226)를 시드로 사용하는 SEG 공정을 수행함으로써, 기판(100) 상에 제2 에피택시얼 층(297)이 형성될 수 있다.
제2 에피택시얼 층(297)은 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼 층(297)의 상면은 상기 제2 방향을 따라 불균일한 높이를 가질 수 있으며, 이에 따라 제2 에피택시얼 층(297)은 상기 제2 방향을 따라 편평하지 않고 굴곡진 상면을 가질 수 있다. 일 실시예에 있어서, 제2 에피택시얼 층(297)의 상면은 상기 제3 방향을 따라 제2 층간 절연막(530)에 인접한 부분에 비해서 채널 수평부(226)에 인접한 부분이 상대적으로 높은 높이를 가질 수 있다.
제2 에피택시얼 층(297)이 형성됨에 따라서, 제1 개구(270)에 의해 노출된 채널 수평부(226)의 측벽이 제2 에피택시얼 층(297) 하부의 기판(100) 부분과 서로 연결될 수 있다.
한편, 제2 에피택시얼 층(297)의 상부에 불순물을 도핑하여 제2 소스 영역(305)을 형성할 수 있다.
다시 도 24 내지 도 26을 참조하면, 도 20 내지 도 21 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이다. 상기 수직형 메모리 장치는 제2 식각 저지막을 더 포함하는 것을 제외하고는 도 24 내지 도 26을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 31을 참조하면, 상기 수직형 메모리 장치는 제2 층간 절연막(530)과 몰드 사이에 형성된 제2 식각 저지막(540)을 더 포함할 수 있다.
제2 식각 저지막(540)은 예를 들어, 알루미늄 산화물 등과 같은 금속 산화물을 포함할 수 있으며, 제1 개구(270) 형성 시 식각 저지막 역할을 수행할 수 있다.
도 32 내지 도 39는 예시적인 실시예들에 따른 수직형 메모리 장치 제조 방법에서 사용되는 제1 희생 패턴들의 레이아웃들을 설명하기 위한 평면도들이다.
상기 평면도들에는 제1 희생 패턴들, 채널 홀들 및 제1 개구들의 레이아웃이 도시되어 있다. 상기 각 제1 희생 패턴들에 포함된 연장부들은 상기 채널 홀에 의해 노출되어 제거되므로, 서로 이격되는 각 연장부들은 상기 제1 방향을 따라 상기 채널 홀들 중 적어도 하나와 적어도 부분적으로 오버랩될 수 있다.
도 32는 도 5 내지 도 21을 참조로 설명한 수직형 메모리 장치 제조 방법에서 사용되는 제1 희생 패턴(140)의 레이아웃을 도시하고 있다. 즉, 도 5 내지 도 21을 참조로 설명한 수직형 메모리 장치 제조 방법은 도 32에 도시된 레이아웃 중에서 서로 인접하는 2개의 제1 개구들(270) 사이에 형성된 제1 희생 패턴(140)을 대상으로 하여 설명된 것이다.
도 33을 참조하면, 제3 희생 패턴(640)은 상기 제3 방향을 따라 서로 인접하는 제1 개구들(270) 사이에서 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성된 제3 연장부들(630), 및 가운데 부분이 각 제1 개구들(270)과 상기 제1 방향으로 오버랩되며 상기 제2 방향으로 연장되는 제4 연장부(635)를 포함할 수 있다.
도 34를 참조하면, 제4 희생 패턴은 각각 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성된 제5 연장부들(650)을 포함할 수 있으며, 각 제1 개구들(270)은 상기 제2 방향으로 연장되어 제5 연장부들(650)과 상기 제1 방향을 따라 부분적으로 오버랩될 수 있다.
도 35를 참조하면, 제5 희생 패턴(670)은 상기 제3 방향을 따라 서로 인접하는 제1 개구들(270) 사이에서 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성된 제6 연장부들(660), 및 가운데 부분이 각 제1 개구들(270)과 상기 제1 방향으로 오버랩되며 상기 제2 방향으로 연장되는 제7 연장부(665)를 포함할 수 있다. 다만 제5 희생 패턴(670)의 제6 연장부들(660)은 상기 제3 방향을 따라 서로 인접하는 제1 및 제2 영역들(I, II)에서 상기 제3 방향으로 서로 얼라인되지 않으며, 상기 제2 방향으로 서로 오프셋 되도록 배치될 수 있다.
도 36을 참조하면, 제6 희생 패턴은 각각 상기 제3 방향으로 일정한 길이만큼 연장되며, 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성된 제8 연장부들(680)을 포함할 수 있으며, 각 제1 개구들(270)은 상기 제2 방향으로 연장되어 제8 연장부들(680)의 가운데 부분들과 상기 제1 방향을 따라 오버랩될 수 있다. 이때, 상기 제3 방향으로 서로 이웃하는 제1 개구들(270) 사이에는 상기 제3 방향을 따라 하나의 제8 연장부(680)가 배치될 수 있다.
도 37을 참조하면, 제7 희생 패턴은 각각 상기 제3 방향으로 일정한 길이만큼 연장되며, 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성된 제9 연장부들(690)을 포함할 수 있으며, 각 제1 개구들(270)은 상기 제2 방향으로 연장되어 제9 연장부들(690)의 말단부들과 상기 제1 방향을 따라 오버랩될 수 있다. 이때, 상기 제3 방향으로 서로 이웃하는 제1 개구들(270) 사이에는 상기 제3 방향을 따라 하나의 제9 연장부(690)가 배치될 수 있다.
도 38을 참조하면, 제8 희생 패턴은 각각 상기 제2 방향에 대해 예각을 이루는 제4 방향으로 일정한 길이만큼 연장되며, 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성된 제10 연장부들(700)을 포함할 수 있으며, 각 제1 개구들(270)은 상기 제2 방향으로 연장되어 제10 연장부들(700)의 말단부들과 상기 제1 방향을 따라 오버랩될 수 있다. 이때, 상기 제3 방향으로 서로 이웃하는 제1 개구들(270) 사이에는 상기 제4 방향을 따라 하나의 제10 연장부(700)가 배치될 수 있다.
도 39를 참조하면, 제9 희생 패턴은 각각 상기 제2 방향에 대해 예각을 이루는 제4 방향으로 일정한 길이만큼 연장되며, 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성된 제11 연장부들(710), 및 각각 상기 제4 방향과 직각을 이루는 제5 방향으로 일정한 길이만큼 연장되어 제11 연장부들(710)과 부분적으로 중첩되며, 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성된 제12 연장부들(715)을 포함할 수 있으며, 각 제1 개구들(270)은 상기 제2 방향으로 연장되어 제11 및 제12 연장부들(710, 715)의 말단부들과 상기 제1 방향을 따라 오버랩될 수 있다. 이때, 상기 제3 방향으로 서로 이웃하는 제1 개구들(270) 사이에는 상기 제4 방향을 따라 하나의 제11 연장부(710)가 배치될 수 있으며, 또한 상기 제5 방향을 따라 하나의 제12 연장부(715)가 배치될 수 있다.
도 40은 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 41은 도 40의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 예시적으로 도 33에 도시된 레이아웃을 갖는 제3 희생 패턴 중 Z 영역 내의 부분을 사용하여 제조된 것으로서, 채널 및 에피택시얼 층의 형상을 제외하고는 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 40 및 41을 참조하면, 제2 갭(174)은 상기 제2 방향으로 제5 폭(W5)을 가질 수 있으며, 제5 폭(W5)은 도 23에 도시된 제4 폭(W4)보다 더 클 수 있다. 이에 따라, 제2 갭(174) 내에는 전하 저장 구조물(210), 채널(220)뿐만 아니라 충전 패턴(230) 및 제2 에어 갭(245)이 더 형성될 수 있다.
도 42는 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 43은 도 42의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 일부 구성 요소를 제외하고는 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 42 및 43을 참조하면, 상기 수직형 메모리 장치는 기판(100)과 몰드 사이에 형성된 제3 층간 절연막(820)을 더 포함할 수 있으며, 기판(100) 상부를 관통하여 상기 제3 방향으로 각각 연장되며 상기 제2 방향을 따라 복수 개로 형성되는 제3 트렌치(830), 및 제3 층간 절연막(820)을 관통하여 상기 제2 방향으로 연장되는 제4 개구(840)를 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제3 트렌치들(830)의 상기 제3 방향으로의 가운데 부분은 상기 제1 방향을 따라 제4 개구(840)와 오버랩될 수 있다.
제4 개구(840) 내에는 그 내벽으로부터 내측 방향을 따라 순차적으로 적층된 전하 저장 구조물(210), 채널(220)의 채널 플레이트(224), 충전 패턴(230) 및 제1 에어 갭(240)이 형성될 수 있으며, 제3 트렌치(830) 내에는 그 저면으로부터 순차적으로 적층된 전하 저장 구조물(210) 및 채널(220)의 채널 수평부(226)가 형성될 수 있다.
예시적인 실시예들에 있어서, 채널 플레이트(224)는 상기 제1 방향으로 제3 트렌치(830)와 오버랩되지 않는 부분의 저면의 높이가 오버랩되는 부분의 저면의 높이보다 높을 수 있으며, 저면과 상면 사이의 거리가 더 짧을 수 있다. 예시적인 실시예들에 있어서, 채널 수평부(226)의 저면의 높이는 채널 플레이트(224) 저면의 최저 높이와 실질적으로 동일할 수 있으며, 채널 수평부(226)의 상면의 높이는 채널 플레이트(224) 상면의 높이보다 낮을 수 있다.
도 44 내지 도 47은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 사시도들이다. 상기 제조 방법은 도 5 내지 도 21 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 44를 참조하면, 기판(100) 상부에 각각 상기 제3 방향으로 연장되는 제3 트렌치들(830)을 상기 제2 방향을 따라 형성하고, 각 제3 트렌치들(830)을 채우는 제10 희생 패턴(800)을 형성할 수 있다.
도 45를 참조하면, 제10 희생 패턴(800)이 형성된 기판(100) 상부에 제3 층간 절연막(820)을 형성하고, 제3 층간 절연막(820)을 관통하여 상기 제2 방향으로 연장되며 기판(100) 상면 및 제10 희생 패턴(800) 상면을 노출시키는 제4 개구(840)를 형성한 후, 제4 개구(840)를 채우는 제11 희생 패턴(810)을 형성할 수 있다.
즉, 제10 및 제11 희생 패턴들(800, 810)은 서로 다른 층에 각각 형성될 수 있다. 다만, 각 제10 희생 패턴들(800)의 상기 제3 방향으로의 가운데 부분은 상기 제1 방향을 따라 제11 희생 패턴(810)에 오버랩될 수 있다.
도 46을 참조하면, 도 7 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 채널 홀(170)을 통해 제11 희생 패턴(810)이 제거되어 제4 개구(840)가 다시 형성될 수 있으며, 제11 희생 패턴(810)에 연결된 제10 희생 패턴들(800) 역시 제거되어 제3 트렌치(830)가 다시 형성될 수 있다.
제4 개구(840) 내에는 그 내벽으로부터 내측 방향을 따라 순차적으로 적층되는 전하 저장 구조물(210), 채널(220), 충전 패턴(230) 및 제1 에어 갭(240)이 형성될 수 있으며, 제3 트렌치(830) 내에는 그 내벽으로부터 내측 방향을 따라 순차적으로 적층되는 전하 저장 구조물(210) 및 채널(220)이 형성될 수 있다.
다만, 제4 개구(840) 내에 형성되는 채널(220)의 채널 플레이트(224)는 제3 트렌치(830)와 오버랩되는 부분과 오버랩되지 않는 부분 사이에 저면의 높이 차이가 발생할 수 있다.
도 47을 참조하면, 도 12 및 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 트렌치(830) 내의 전하 저장 구조물(210) 부분이 제거되어 제5 갭(850)이 형성될 수 있다.
다시 도 42 및 43을 참조하면, 도 14 내지 도 21 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 48은 예시적인 실시예들에 따른 수직형 메모리 장치의 사시도이고, 도 49는 도 48의 A-A'선을 따라 절단한 단면도이며, 도 50은 도 48의 Y 영역의 측면도이다.
상기 수직형 메모리 장치는 소스 영역을 제외하고는 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 48 내지 50을 참조하면, 상기 수직형 메모리 장치는 제3 소스 영역(307)을 포함할 수 있으며, 제3 소스 영역(307)은 제1 에피택시얼 층(300), 및 상기 제2 방향을 따라 이에 인접하는 채널 수평부(226) 및 기판(100) 부분에 형성될 수 있다.
즉, 제3 소스 영역(307)은 도 1 내지 4에 도시된 제1 소스 영역(310)과는 달리, 제1 에피택시얼 층(300) 상부뿐만 아니라 그 하부를 포함하여 전체적으로 형성될 수 있으며, 이에 인접하는 채널 수평부(226) 및 기판(100) 부분에도 형성될 수 있다.
제3 소스 영역(307)은 도 17 내지 19를 참조로 설명한 불순물 도핑 공정에서, 불순물이 제1 에피택시얼 층(300) 전체에 도핑됨으로써 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110, 115, 830: 제1 내지 제3 트렌치
120: 트렌치 구조물
130, 135, 630, 635, 650, 660, 665, 680, 690, 700, 710, 715: 제1 내지 제12 연장부
140, 165, 640, 670, 800, 810: 제1, 제2, 제3, 제5, 제10, 제11 희생 패턴
150: 절연막 170: 채널 홀
172, 174, 280, 850: 제1, 제2, 제3, 제5 갭
180, 320: 제1, 제2 블로킹 패턴 190: 전하 저장 패턴
200: 터널 절연 패턴 210: 전하 저장 구조물
220: 채널 222: 채널 수직부
224: 채널 플레이트 226: 채널 수평부
230: 충전 패턴 240, 245: 제1, 제2 에어 갭
250: 캐핑 패턴
260, 530, 820: 제1 내지 제3 층간 절연막
270, 510, 515, 840: 제1 내지 제4 개구
290, 295: 에피택시얼 층의 제1, 제2 부분
300, 297: 제1, 제2 에피택시얼 층 310, 350: 제1, 제2 소스 영역
330: 게이트 도전 패턴 340: 스페이서
350: 스페이서
410, 420, 430: 제1, 제2, 제3 게이트 전극
500, 540: 제1, 제2 식각 저지막

Claims (20)

  1. 상부에 트렌치 구조물이 형성된 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 수직부; 및
    상기 기판 상면에 평행한 제2 방향을 따라 상기 기판의 트렌치 구조물 내에 연장되어 상기 수직부에 연결되는 수평부를 포함하는 채널; 및
    상기 게이트 전극들의 상기 제2 방향으로의 각 양단들에 인접한 상기 기판 부분 상에 형성되어 상기 채널의 상기 수평부에 연결된 에피택시얼 층을 포함하며,
    상기 각 게이트 전극들은 상기 기판 상면에 평행하고 상기 제2 방향과 직교하는 제3 방향으로 연장되고, 상기 에피택시얼 층은 상기 제3 방향으로 연장되며,
    상기 채널의 상기 수평부는 상기 제1 방향으로 상기 게이트 전극들과 오버랩되지 않는 부분을 포함하고,
    상기 에피택시얼 층은 상기 기판 부분 및 상기 채널의 상기 수평부의 상기 부분 상에 형성된 수직형 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 에피택시얼 층의 상면은 편평하지 않고 굴곡진 수직형 메모리 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 에피택시얼 층의 상면은 상기 기판 부분 상에서보다 상기 채널의 상기 수평부의 상기 부분 상에서 더 낮은 높이를 갖는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 에피택시얼 층은 상기 채널의 상기 수평부의 상기 부분 측벽 및 상기 기판에 접촉하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 에피택시얼 층의 적어도 일부는 n형 혹은 p형 불순물을 포함하여 소스 영역을 형성하는 수직형 메모리 장치.
  8. 기판 상에 형성되며, 절연 물질을 포함하는 식각 저지막;
    상기 식각 저지막 상에 형성된 채널 플레이트;
    상기 기판의 상면에 수직한 제1 방향으로 상기 채널 플레이트로부터 상부로 각각 연장되며, 상기 기판 상면에 평행하고 서로 직교하는 각 제2 및 제3 방향들을 따라 배치된 복수의 채널 수직부들; 및
    상기 채널 플레이트로부터 각각이 상기 제3 방향으로 연장된 채널 수평부들을 포함하는 채널;
    상기 채널 플레이트 상에 상기 제1 방향을 따라 서로 이격되어 상기 채널 수직부들을 둘러싸는 게이트 전극들; 및
    상기 기판 상에 상기 제2 방향으로 연장되어 상기 채널 수평부들의 상기 제3 방향의 각 말단들에 접촉하는 에피택시얼 층을 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 채널 플레이트는 내부에 공간을 포함하며, 상기 공간에는 충전 패턴이 형성된 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 충전 패턴의 내부에는 에어 갭이 형성된 수직형 메모리 장치.
  11. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 배치되며 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 수직부; 및
    상기 수직부의 말단으로부터 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 상기 게이트 전극들과 상기 제1 방향으로 오버랩되지 않는 상기 기판의 제1 부분 상부까지 연장된 수평부를 포함하는 채널; 및
    상기 기판의 제1 부분 상에 형성되어 상기 채널의 상기 수평부에 접촉하는 에피택시얼 층을 포함하며,
    상기 에피택시얼 층 및 상기 채널의 상기 수평부의 상부는 소스 영역을 형성하고, 상기 채널의 상기 수평부의 하부는 상기 에피택시얼 층의 하부를 통해 상기 기판에 연결되는 수직형 메모리 장치.
  12. 제11항에 있어서, 상기 에피택시얼 층의 상면은 상기 제2 방향을 따라 불균일한 높이를 갖는 수직형 메모리 장치.
  13. 제11항에 있어서, 상기 채널의 상기 수평부의 하면을 커버하는 전하 저장 구조물을 더 포함하는 수직형 메모리 장치.
  14. 기판 상에 형성된 트렌치 구조물을 채우는 제1 희생 패턴을 형성하고;
    상기 기판의 상면에 수직한 제1 방향으로 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 상기 기판 및 상기 제1 희생 패턴 상에 형성하고;
    상기 몰드를 관통하여 상기 제1 희생 패턴을 노출시키는 채널 홀을 형성하고;
    상기 채널 홀을 통해 노출된 상기 제1 희생 패턴을 제거하여 상기 트렌치 구조물에 대응하는 갭을 형성하고;
    상기 채널 홀 및 상기 갭 내에 채널을 형성하고;
    상기 몰드를 부분적으로 제거하여 상기 채널 일부를 노출시키고;
    상기 노출된 채널 상에 에피택시얼 층을 형성하여 상기 채널과 상기 기판을 연결시키고;
    상기 에피택시얼 층 일부에 불순물을 도핑하여 소스 영역을 형성하고; 그리고
    상기 제2 희생막을 게이트 전극으로 대체하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 채널 홀 및 상기 갭 내에 채널을 형성하는 것은,
    상기 채널 홀 및 상기 갭의 내벽에 전하 저장 구조물을 형성하고; 그리고
    상기 전하 저장 구조물 내벽에 상기 채널을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  16. 제15항에 있어서, 상기 몰드를 부분적으로 제거하여 상기 채널 일부를 노출시키는 것은,
    상기 몰드를 관통하여 상기 기판의 상면에 평행한 제2 방향으로 연장되는 개구를 형성하여 상기 전하 저장 구조물의 일부를 노출시키고; 그리고
    상기 개구에 의해 노출된 상기 전하 저장 구조물 일부를 제거하여 상기 채널 일부를 노출시키는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  17. 제16항에 있어서, 상기 노출된 채널 상에 상기 에피택시얼 층을 형성하여 상기 채널과 상기 기판을 연결시키는 것은,
    상기 기판 및 상기 노출된 채널 일부를 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 상기 에피택시얼 층을 형성하는 것을 포함하며,
    상기 에피택시얼 층은 상기 노출된 전하 저장 구조물 일부를 제거하여 형성된 공간을 채우도록 형성되는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  18. 기판 상에 식각 저지막을 형성하고;
    상기 식각 저지막 상에 제1 희생 패턴이 형성된 층간 절연막을 형성하고;
    상기 기판의 상면에 수직한 제1 방향으로 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 상기 층간 절연막 및 상기 제1 희생 패턴 상에 형성하고;
    상기 몰드를 관통하여 상기 제1 희생 패턴을 노출시키는 채널 홀을 형성하고;
    상기 채널 홀을 통해 노출된 상기 제1 희생 패턴을 제거하여 갭을 형성하고;
    상기 채널 홀 및 상기 갭 내에 채널을 형성하고;
    상기 몰드 및 상기 채널을 관통하는 개구를 형성하여 상기 채널의 말단 및 상기 식각 저지막의 일부를 노출시키고;
    상기 노출된 식각 저지막 부분을 제거하여 상기 기판 상면을 노출시키고; 그리고
    상기 노출된 기판 상면에 에피택시얼 층을 형성하여 상기 채널과 상기 기판을 연결시키는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  19. 기판 상부를 관통하며, 제1 연장부 및 이에 연결된 제2 연장부를 포함하는 제1 희생 패턴을 형성하고;
    상기 기판의 상면에 수직한 제1 방향으로 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 상기 기판 및 상기 제1 희생 패턴 상에 형성하고;
    상기 몰드를 관통하여 상기 제1 희생 패턴을 노출시키는 채널 홀을 형성하고;
    상기 채널 홀을 통해 노출된 상기 제1 희생 패턴을 제거하여 제1 및 제2 연장부들에 각각 대응하는 제1 및 제2 갭들을 형성하고;
    상기 채널 홀 및 상기 제1 및 제2 갭들 내에 전하 저장 구조물 및 채널을 순차적으로 형성하고;
    상기 몰드를 부분적으로 제거하여 상기 제2 갭 내의 상기 전하 저장 구조물 부분을 노출시키는 개구를 형성하고;
    상기 개구에 의해 노출된 전하 저장 구조물 부분을 제거하여 상기 채널의 일부를 노출시키고;
    상기 노출된 채널 일부를 커버하며 상기 기판에 접촉하는 에피택시얼 층을 형성하고; 그리고
    상기 에피택시얼 층 일부에 불순물을 도핑하여 소스 영역을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제1 희생 패턴의 상기 제1 연장부는 상기 기판의 상면에 평행한 제2 방향으로 연장되고, 상기 제1 희생 패턴의 상기 제2 연장부는 상기 기판 상면에 평행하고 상기 제2 방향과 직교하는 제3 방향으로 각각 연장되도록 상기 제2 방향을 따라 복수 개로 형성되는 수직형 메모리 장치의 제조 방법.
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