KR102605347B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 표시 장치는, 표시 화소들을 포함하는 표시 패널; 및 상기 표시 패널과 중첩하도록 위치하고, 상기 표시 화소들의 개수보다 많은 개수의 필터 화소들을 포함하는 표시 필터를 포함하고, 상기 표시 화소들 각각은 한 프레임 단위로 한 계조에 대응하는 휘도로 발광하고, 상기 필터 화소들 각각은 상기 한 프레임 보다 작은 기간에 해당하는 서브 프레임 단위로 투과 상태 또는 비투과 상태로 전환될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
헤드 마운티드 디스플레이(head mounted display, HMD)는 착용시 사용자의 눈과 표시 패널 간의 거리가 다른 표시 장치들보다 비교적 가깝다. 따라서, 표시 패널에서 표시 화소들이 존재하지 않는 비발광 영역이 사용자의 눈에 검은색 그물 형태로 시인될 수 있는 문제점이 있다.
해결하고자 하는 기술적 과제는, 표시 패널의 비발광 영역이 시인되는 것을 방지하고, 더불어 모아레(moire) 현상을 방지할 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 표시 화소들을 포함하는 표시 패널; 및 상기 표시 패널과 중첩하도록 위치하고, 상기 표시 화소들의 개수보다 많은 개수의 필터 화소들을 포함하는 표시 필터를 포함하고, 상기 표시 화소들 각각은 한 프레임 단위로 한 계조에 대응하는 휘도로 발광하고, 상기 필터 화소들 각각은 상기 한 프레임 보다 작은 기간에 해당하는 서브 프레임 단위로 투과 상태 또는 비투과 상태로 전환된다.
상기 필터 화소들 각각의 면적은 상기 표시 화소들 각각의 면적보다 작을 수 있다.
상기 필터 화소들 각각은: 일전극이 제1 공통 전극과 연결되고, 타전극이 제1 노드와 연결된 액정 커패시터; 및 게이트 전극이 제1 필터 라인과 연결되고, 일전극이 제2 공통 전극과 연결되고, 타전극이 상기 제1 노드와 연결된 제1 트랜지스터를 포함할 수 있다.
상기 제1 공통 전극에는 상기 한 프레임을 포함하는 복수의 프레임들 동안 제1 직류 전압이 인가되고, 상기 제2 공통 전극에는 상기 복수의 프레임들 동안 상기 제1 직류 전압과 크기가 다른 제2 직류 전압이 인가될 수 있다.
상기 필터 화소들 각각은: 게이트 전극이 제2 필터 라인과 연결되고, 일전극이 제3 공통 전극과 연결되고, 타전극이 상기 제1 노드와 연결된 제2 트랜지스터를 더 포함할 수 있다.
상기 제3 공통 전극에는 상기 복수의 프레임들 동안 상기 제2 직류 전압과 크기가 다른 제3 직류 전압이 인가될 수 있다.
상기 복수의 프레임들 동안 상기 제1 필터 라인과 상기 제2 필터 라인에 서로 다른 크기의 전압들이 인가될 수 있다.
상기 서브 프레임 단위로 상기 제1 필터 라인과 상기 제2 필터 라인에 서로 다른 크기의 전압들이 교번적으로 인가될 수 있다.
상기 표시 필터는: 액정 층; 상기 액정 층과 상기 표시 패널 사이에 위치하는 제1 기판; 및 상기 제1 기판 및 상기 액정 층 상에 위치하는 제2 기판을 더 포함할 수 있다.
상기 투과 상태인 상기 필터 화소들 간의 간격은 상기 제1 기판의 두께, 상기 제1 기판의 굴절율, 상기 표시 화소들 간의 간격, 및 대상 파장에 기초하여 설정될 수 있다.
상기 투과 상태인 상기 필터 화소들 간의 간격인 pch_f는 다음 수학식에 기초하여 설정될 수 있다.
이때, GT는 상기 제1 기판의 두께, GN은 상기 제1 기판의 굴절율, pch_p는 상기 표시 화소들 간의 간격, 및 WL은 상기 대상 파장에 해당할 수 있다.
상기 표시 화소들 각각에 대해서 제1 그룹의 필터 화소들과 제2 그룹의 필터 화소들이 중첩되고, 상기 제1 그룹의 필터 화소들이 상기 투과 상태일 때, 상기 제2 그룹의 필터 화소들은 상기 비투과 상태일 수 있다.
상기 제1 그룹의 필터 화소들이 상기 비투과 상태일 때, 상기 제2 그룹의 필터 화소들은 상기 투과 상태일 수 있다.
본 발명에 따른 표시 장치는 표시 패널의 비발광 영역이 시인되는 것을 방지하고, 더불어 모아레(moire) 현상을 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 표시 화소를 설명하기 위한 도면이다.
도 3은 도 2의 표시 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 4 및 도 5는 종래 기술에 따른 표시 필터를 설명하기 위한 도면이다.
도 6은 본 발명의 한 실시예에 따른 표시 필터를 설명하기 위한 도면이다.
도 7은 본 발명의 한 실시예에 따른 필터 화소를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 표시 필터를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 필터 화소를 설명하기 위한 도면이다.
도 10 및 도 11은 본 발명의 한 실시예에 따른 표시 필터와 표시 패널의 관계를 설명하기 위한 도면이다.
도 12 내지 도 14는 본 발명의 한 실시예에 따른 표시 필터의 구동 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 필터를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 발광 구동부(14), 표시 패널(15), 표시 필터(16), 및 필터 구동부(17)를 포함할 수 있다.
타이밍 제어부(11)는 계조 값들, 클록 신호, 제어 신호 등을 데이터 구동부(12)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 클록 신호, 제어 신호 등을 주사 구동부(13), 발광 구동부(14), 및 필터 구동부(17)에 각각 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조 값들, 제어 신호 등을 이용하여 데이터 라인들(D1, D2, D3, ..., Dn)로 제공할 데이터 신호들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 신호들을 표시 화소 행 단위로 데이터 라인들(D1~Dn)에 인가할 수 있다. n은 자연수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 제어 신호 등을 수신하여 주사 라인들(S1, S2, S3, ..., Sm)에 제공할 주사 신호들을 생성할 수 있다. 예를 들어, 주사 구동부(13)는 주사 라인들(S1~Sm)에 순차적으로 턴-온 레벨의 펄스를 갖는 주사 신호들을 제공할 수 있다. 예를 들어, 주사 구동부(13)는 클록 신호에 따라 턴-온 레벨의 펄스를 다음 스테이지 회로로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. m은 자연수일 수 있다. 예를 들어, 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성될 수 있다.
발광 구동부(14)는 타이밍 제어부(11)로부터 클록 신호, 제어 신호 등을 수신하여 발광 라인들(E1, E2, E3, ..., Eo)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(14)는 발광 라인들(E1~Eo)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 다른 예에서, 발광 구동부(14)는 발광 라인들(E1~Eo)에 순차적으로 턴-온 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(14)는 클록 신호에 따라 턴-오프 레벨의 펄스 또는 턴-온 레벨의 펄스를 다음 스테이지 회로로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 자연수일 수 있다. 예를 들어, 발광 구동부(14)는 시프트 레지스터 형태로 구성될 수 있다.
표시 패널(15)는 표시 화소들을 포함한다. 각각의 표시 화소는 대응하는 데이터 라인, 주사 라인, 및 발광 라인에 연결될 수 있다. 각각의 표시 화소는 주사 라인에 턴-온 레벨의 주사 신호가 인가되면 데이터 라인의 데이터 신호를 저장하고, 발광 라인에 턴-온 레벨의 발광 신호가 인가되면 저장된 데이터 신호의 계조에 대응하는 휘도로 발광할 수 있다. 이때, 표시 화소들 각각은 한 프레임 단위로 한 계조에 대응하는 휘도로 발광할 수 있다.
표시 필터(16)는 표시 패널(15)과 중첩하도록 위치하고, 표시 화소들의 개수보다 많은 개수의 필터 화소들을 포함할 수 있다. 이때, 필터 화소들 각각은 한 프레임 보다 작은 기간에 해당하는 서브 프레임 단위로 투과 상태 또는 비투과 상태로 전환될 수 있다.
필터 구동부(17)는 타이밍 제어부(11)로부터 제어 신호 등을 수신하여 필터 라인들(F1, F2, F3, ..., Fp)에 제공할 필터 신호들을 생성할 수 있다. p는 자연수일 수 있다. 예를 들어, 필터 구동부(17)는 제1 그룹의 필터 라인들과 제2 그룹의 필터 라인들에 서브 프레임 단위로 서로 다른 크기의 전압을 교번적으로 인가할 수 있다. 예를 들어, 제1 서브 프레임에서 제1 그룹의 필터 라인들에 하이 로직 레벨의 전압을 인가하고, 제2 그룹의 필터 라인들에 로우 로직 레벨의 전압을 인가할 수 있다. 다음으로, 제2 서브 프레임에서 제1 그룹의 필터 라인들에 로우 로직 레벨의 전압을 인가하고, 제2 그룹의 필터 라인들에 하이 로직 레벨의 전압을 인가할 수 있다. 다음으로, 제3 서브 프레임에서 제1 그룹의 필터 라인들에 하이 로직 레벨의 전압을 인가하고, 제2 그룹의 필터 라인들에 로우 로직 레벨의 전압을 인가할 수 있다.
한 실시예에서, 제1 그룹의 필터 라인들은 홀수 번째 필터 라인들일 수 있고, 제2 그룹의 필터 라인들은 짝수 번째 필터 라인들일 수 있다. 다른 실시예에서, 제1 그룹의 필터 라인들은 짝수 번째 필터 라인들일 수 있고, 제2 그룹의 필터 라인들은 홀수 번째 필터 라인들일 수 있다. 이러한 필터 라인들에 인가되는 필터 신호들에 의해 제어됨으로써, 필터 화소들 각각은 한 프레임 보다 작은 기간에 해당하는 서브 프레임 단위로 투과 상태 또는 비투과 상태로 전환될 수 있다.
도 1에서 편의상 필터 라인들(F1, F2, F3, ..., Fp)이 주사 라인들(S1, S2, S3, ..., Sm)과 직교하는 방향으로 연장되는 것처럼 도시되었지만, 필터 라인들(F1, F2, F3, ..., Fp)의 연장 방향과 주사 라인들(S1, S2, S3, ..., Sm)의 연장 방향은 서로 독립적이다. 따라서, 한 실시예에서 필터 라인들(F1, F2, F3, ..., Fp)은 주사 라인들(S1, S2, S3, ..., Sm)과 동일한 방향으로 연장될 수도 있다.
도 2는 본 발명의 한 실시예에 따른 표시 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 한 실시예에 따른 표시 화소(PXij)는 트랜지스터들(M1~M7), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)를 포함할 수 있다.
본 실시예에서, 트랜지스터들(M1~M7)은 P형 트랜지스터(예를 들어, PMOS)임을 가정하여 설명한다. 하지만 당업자라면 트랜지스터들(M1~M7) 중 적어도 일부를 N형 트랜지스터(예를 들어, NMOS)로 대체하여 동일한 기능을 수행하는 표시 화소를 구성할 수 있을 것이다.
제1 트랜지스터(M1)는 게이트 전극이 주사 라인(Si)과 연결되고, 일전극이 데이터 라인(Dj)과 연결되고, 타전극이 제2 트랜지스터(M2)의 일전극에 연결될 수 있다. 제1 트랜지스터(M1)는 스캔 트랜지스터, 스위칭 트랜지스터 등으로 명명될 수 있다.
스토리지 커패시터(Cst)는 일전극이 제1 전원 라인(ELVDD)에 연결되고, 타전극이 제2 트랜지스터(M2)의 게이트 전극에 연결될 수 있다.
제2 트랜지스터(M2)는 게이트 전극이 스토리지 커패시터(Cst)의 타전극에 연결되고, 일전극이 제1 트랜지스터(M1)의 타전극에 연결되고, 타전극이 제3 트랜지스터(M3)의 타전극에 연결될 수 있다. 제2 트랜지스터(M2)는 구동 트랜지스터로 명명될 수 있다.
제3 트랜지스터(M3)는 게이트 전극이 주사 라인(Si)과 연결되고, 일전극이 제2 트랜지스터(M2)의 게이트 전극과 연결되고, 타전극이 제2 트랜지스터(M2)의 타전극과 연결될 수 있다. 제3 트랜지스터(M3)는 다이오드 연결 트랜지스터로 명명될 수 있다.
제4 트랜지스터(M4)는 게이트 전극이 발광 라인(Ei)과 연결되고, 일전극이 제1 전원 라인(ELVDD)과 연결되고, 타전극이 제2 트랜지스터(M2)의 일전극과 연결될 수 있다. 제4 트랜지스터(M4)는 발광 제어 트랜지스터로 명명될 수 있다.
제5 트랜지스터(M5)는 게이트 전극이 주사 라인(S(i-1))과 연결되고, 일전극이 제2 트랜지스터(M2)의 게이트 전극에 연결되고, 타전극이 초기화 전원 라인(VINT)에 연결될 수 있다. 제5 트랜지스터(M5)는 게이트 초기화 트랜지스터로 명명될 수 있다.
제6 트랜지스터(M6)는 게이트 전극이 발광 라인(Ei)과 연결되고, 일전극이 제2 트랜지스터(M2)의 타전극에 연결되고, 타전극이 발광 다이오드(LD)의 애노드에 연결될 수 있다. 제6 트랜지스터(M6)는 발광 제어 트랜지스터로 명명될 수 있다.
발광 다이오드(LD)는 애노드가 제6 트랜지스터(M6)의 타전극과 연결되고, 캐소드가 제2 전원 라인(ELVSS)과 연결될 수 있다. 예를 들어, 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 무기 발광 다이오드(inorganic light emitting diode)일 수 있다.
제7 트랜지스터(M7)는 게이트 전극이 주사 라인(S(i-1))과 연결되고, 일전극이 초기화 전원 라인(VINT)에 연결되고, 타전극이 발광 다이오드(LD)의 애노드에 연결될 수 있다. 제7 트랜지스터(M7)는 애노드 초기화 트랜지스터로 명명될 수 있다. 실시예에 따라, 제7 트랜지스터(M7)의 게이트 전극은 다른 주사 라인과 연결될 수도 있다.
도 3은 도 2의 표시 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
먼저, 주사 라인(S(i-1))을 통해서 턴-온 레벨의 주사 펄스(scan pulse)가 인가되면 트랜지스터들(M5, M7)이 턴-온될 수 있다. 이하에서, 턴-온 레벨의 펄스란 해당 펄스가 인가되는 트랜지스터를 턴-온시킬 수 있는 전압 레벨을 갖는 펄스를 의미한다. 여기서 트랜지스터들(M1~M7)은 P형 트랜지스터이므로, 로우 레벨의 전압에서 턴-온되고, 하이 레벨의 전압에서 턴-오프될 수 있다. 제5 트랜지스터(M5)가 턴-온되면 제2 트랜지스터(M2)의 게이트 전극이 초기화 전압 라인(VINT)과 연결되어, 제2 트랜지스터(M2)의 게이트 전극에 누적된 전압이 초기화된다. 또한, 제7 트랜지스터(M7)가 턴-온되면 발광 다이오드(LD)의 애노드가 초기화 전압 라인(VINT)과 연결되어, 발광 다이오드(LD)가 방전(discharging)되거나 프리차징(pre-charging)되어 초기화된다. 초기화 전압 라인(VINT)에 인가된 초기화 전압은 제2 전원 라인(ELVSS)에 인가된 제2 전원과 동등할 수 있다. 제2 전원은 제1 전원 라인(ELVDD)에 인가된 제1 전원보다 낮은 전압 레벨을 가질 수 있다.
다음으로, 주사 라인(Si)을 통해서 턴-온 레벨의 주사 펄스가 인가되면, 트랜지스터들(M1, M3)이 턴-온된다. 이때, 게이트 전극의 전압이 초기화된 제2 트랜지스터(M2)는 턴-온 상태일 수 있다. 따라서, 데이터 라인(Dj)에 인가된 데이터 신호가 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)를 경유하여 스토리지 커패시터(Cst)의 타전극에 인가될 수 있다. 이때, 스토리지 커패시터(Cst)의 타전극에 인가된 데이터 신호의 전압에는 제2 트랜지스터(M2)의 문턱 전압 감소분이 반영될 수 있다.
이후, 발광 라인(Ei)에 턴-온 레벨의 발광 신호가 인가되면, 트랜지스터들(M4, M6)이 턴-온되고, 제1 전원 라인(ELVDD), 제4 트랜지스터(M4), 제2 트랜지스터(M2), 제6 트랜지스터(M6), 발광 다이오드(LD), 및 제2 전원 라인(ELVSS)으로 연결되는 구동 전류 경로가 형성된다. 발광 다이오드(LD)는 구동 전류 경로를 따라 흐르는 구동 전류 량에 대응하는 휘도로 발광한다. 구동 전류 량은 스토리지 커패시터(Cst)의 타전극에 의해 지지되는 데이터 신호의 전압 레벨에 의존할 수 있다. 이때, 구동 전류는 제2 트랜지스터(M2)를 통과하여 흐르므로, 스토리지 커패시터(Cst)의 타전극에 지지되는 데이터 신호에 반영되었던 문턱 전압 감소분이 상쇄될 수 있다. 따라서, 본 실시예의 표시 화소(PXij)에 의하면 제2 트랜지스터(M2)의 문턱 전압에 대한 공정 편차와 무관하게 구동 전류가 흐를 수 있다.
도 4 및 도 5는 종래 기술에 따른 표시 필터를 설명하기 위한 도면이다.
도 4는 표시 패널(15)의 일부 및 표시 필터(16a)의 일부를 제1 방향(DR1) 및 제2 방향(DR2)을 기준으로 도시한 평면도이고, 도 5는 표시 패널(15)의 일부 및 표시 필터(16a)의 일부를 도 4의 I-I' 선에 따라 자른 단면도이다. 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)은 서로 직교하는 방향일 수 있다.
표시 패널(15)은 표시 화소(PXij)를 포함하는 복수의 표시 화소들을 포함할 수 있다. 여기서 표시 화소들 각각의 위치는 표시 화소들 각각의 발광 소자(LD)의 위치와 대응될 수 있다. 표시 패널(15) 중 표시 화소들이 존재하지 않는 부분은 비발광 영역(NEA)에 해당할 수 있다. 예를 들어, 표시 패널(15)은 발광 소자(LD)의 위치를 정의하는 화소 정의막(pixel defining layer)을 포함할 수 있고, 발광 소자(LD)가 위치하지 않는 화소 정의막의 부분이 비발광 영역(NEA)에 해당할 수 있다.
도 4에서 표시 화소들의 위치는 예시적인 것이며, 표시 화소들은 스트라이프(stripe) 구조, 펜타일(pentile) 구조, S-스트라이프(S-stripe) 구조 등 다양하게 배치될 수 있다.
표시 필터(16a)는 홀(hl1) 및 홀(hl2)를 포함하는 복수의 홀(hole)들을 포함할 수 있다. 복수의 홀들은 제1 방향(DR1) 및 제2 방향(DR2)을 기준으로 일정한 주기로 위치할 수 있다. 예를 들어, 표시 필터(16a)는 무기막 또는 유기막으로 구성될 수 있고, 복수의 홀들이 무기막 또는 유기막에 식각되어 형성될 수 있다.
예를 들어 표시 화소(PXij)가 광을 방출하는 경우, 홀(hl1)을 통해서 회절 광(lw1)이 방출되고, 홀(hl2)을 통해서 회절 광(lw2)이 방출될 수 있다. 도 5를 참조하면, 예를 들어, 회절 광들(lw1, lw2)의 세기(intensity)는 제1 방향(DR1)의 좌표를 기준으로 제2 방향(DR2)으로 도시되었다. 따라서, 표시 장치(10)가 표시 필터(16a)를 포함하는 경우, 표시 화소(PXij)가 존재하지 않는 비발광 영역(NEA)에 대응하는 부분에 대해서도 영상이 표시될 수 있고, 비발광 영역(NEA)에 의한 검은색 그물 형상이 사용자에게 시인되는 것을 방지할 수 있다.
하지만, 도 4 및 도 5에 도시된 바와 같이 고정된 홀들(hl1, hl2, ...)을 사용하는 경우, 표시 화소들이 특정 패턴의 영상을 표시할 때 모아레 현상이 발생할 수 있다. 즉, 특정 패턴의 영상이 표시될 때, 인접한 표시 화소들에서 방출되는 회절 광들이 보강 간섭과 상쇄 간섭을 일으키면서 줄무늬 형태의 모아레 무늬가 사용자에게 시인될 수 있는 문제점이 있다. 이러한 문제점은 표시 화소들과 홀들(hl1, hl2, ...)의 상대적 위치가 고정된 도 4 및 도 5의 실시예들에서는 해결될 수 없는 문제이다.
도 6은 본 발명의 한 실시예에 따른 표시 필터를 설명하기 위한 도면이고, 도 7은 본 발명의 한 실시예에 따른 필터 화소를 설명하기 위한 도면이다.
도 6을 참조하면, 표시 필터(16b)는 필터 라인들(F(q-2)~F(q+2)) 및 필터 화소들(FX(q-1)(r-1)~FX(q+1)(r+1))을 포함할 수 있다. q 및 r은 자연수일 수 있다.
본 실시예에서, 동일한 행에 위치한 필터 화소들 중 적어도 일부는 서로 다른 필터 라인들에 연결될 수 있다. 예를 들어, 필터 화소들(FXq(r-1), FXqr, FXq(r+1))은 동일한 q 행에 위치하지만, 필터 화소(FXqr)는 필터 라인(Fq)에 연결되고, 필터 화소들(FXq(r-1), FXq(r+1))은 필터 라인(F(q+1))에 연결될 수 있다.
도 7을 참조하면, 필터 화소(FXqr)는 제1 트랜지스터(T1) 및 액정 커패시터(Clc)를 포함할 수 있다.
액정 커패시터(Clc)는 일전극이 제1 공통 전극(Vcom1)과 연결되고, 타전극이 제1 노드(N1)와 연결될 수 있다. 액정 커패시터(Clc)의 유전체 층은 액정 층일 수 있다.
제1 트랜지스터(T1)는 게이트 전극이 제1 필터 라인(Fq)과 연결되고, 일전극이 제2 공통 전극(Vcom2)과 연결되고, 타전극이 제1 노드(N1)와 연결될 수 있다.
제1 공통 전극(Vcom1) 및 제2 공통 전극(Vcom2)은 필터 화소들에 공통적으로 제공되는 전극들일 수 있다. 제1 공통 전극(Vcom1)에는 한 프레임을 포함하는 복수의 프레임들 동안 제1 직류 전압이 인가되고, 제2 공통 전극(Vcom2)에는 복수의 프레임들 동안 제2 직류 전압이 인가될 수 있다. 한 실시예에서, 제1 직류 전압 및 제2 직류 전압은 서로 다를 수 있다.
한 실시예에서, 제1 트랜지스터(T1)가 턴-오프 상태로써 제1 노드(N1)가 플로팅 상태일 때, 필터 화소(FXqr)가 비투과 상태가 되도록 액정 커패시터(Clc)의 특성이 설정될 수 있다. 이러한 경우, 필터 화소(FXqr)는 노멀리 블랙 방식(noramlly black type)으로 구현되었다고 표현될 수 있다.
이러한 경우, 제1 트랜지스터(T1)가 턴-온시에 액정 커패시터(Clc)의 양단의 전압 차에 따라 형성된 전계에 의해서, 필터 화소(FXqr)는 투과 상태가 될 수 있다.
다른 실시예에서, 제1 트랜지스터(T1)가 턴-오프 상태로써 제1 노드(N1)가 플로팅 상태일 때, 필터 화소(FXqr)가 투과 상태가 되도록 액정 커패시터(Clc)의 특성이 설정될 수 있다. 이러한 경우, 필터 화소(FXqr)는 노멀리 화이트 방식(noramlly white type)으로 구현되었다고 표현될 수 있다.
이러한 경우, 제1 트랜지스터(T1)가 턴-온시에 액정 커패시터(Clc)의 양단의 전압 차에 따라 형성된 전계에 의해서, 필터 화소(FXqr)는 비투과 상태가 될 수 있다.
액정 커패시터(Clc)의 특성은 액정 분자들의 종류, 액정 분자들의 계면 배향(예를 들어, 기판과의 프리틸트 각도(pretilt angle), 적어도 하나의 편광 필름의 편광 축 방향, 제1 노드(N1)의 구성 전극과 제1 공통 전극(Vcom1) 간의 물리적 위치 관계 등에 따라 설정될 수 있다. 예를 들어, 액정 커패시터(Clc)의 특성은 IPS(In-Plane Switching) 모드, FFS(Fringe Field Switch) 모드, TN(Twisted Nemastic) 모드, VA(Vertical Alignment) 모드 등 기존의 다양한 모드에 따라 설정될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 필터를 설명하기 위한 도면이고, 도 9는 본 발명의 다른 실시예에 따른 필터 화소를 설명하기 위한 도면이다.
도 8을 참조하면, 표시 필터(16b')는 필터 라인들(F(q-2)~F(q+2)) 및 필터 화소들(FX(q-1)(r-1)'~FX(q+1)(r+1)')을 포함할 수 있다.
본 실시예에서, 동일한 행에 위치한 필터 화소들은 동일한 필터 라인들에 연결될 수 있다. 예를 들어, 필터 화소들(FXq(r-1)', FXqr', FXq(r+1)')은 동일한 q 행에 위치하고, 필터 화소들(FXq(r-1)', FXqr', FXq(r+1)')은 동일한 필터 라인들(Fq, F(q+1))에 연결될 수 있다.
도 9를 참조하면, 필터 화소(FXqr')는 제1 트랜지스터(T1'), 제2 트랜지스터(T2'), 및 액정 커패시터(Clc')를 포함할 수 있다.
액정 커패시터(Clc')는 일전극이 제1 공통 전극(Vcom1)과 연결되고, 타전극이 제1 노드(N1')와 연결될 수 있다. 액정 커패시터(Clc')의 유전체 층은 액정 층일 수 있다.
제1 트랜지스터(T1')는 게이트 전극이 제1 필터 라인(Fq)과 연결되고, 일전극이 제2 공통 전극(Vcom2)과 연결되고, 타전극이 제1 노드(N1')와 연결될 수 있다.
제2 트랜지스터(T2')는 게이트 전극이 제2 필터 라인(F(q+1))에 연결되고, 일전극이 제3 공통 전극(Vcom3)과 연결되고, 타전극이 제1 노드(N1')와 연결될 수 있다.
제1 공통 전극(Vcom1)에는 한 프레임을 포함하는 복수의 프레임들 동안 제1 직류 전압이 인가되고, 제2 공통 전극(Vcom2)에는 복수의 프레임들 동안 제2 직류 전압이 인가될 수 있다. 또한, 제3 공통 전극(Vcom3)에는 복수의 프레임들 동안 제3 직류 전압이 인가될 수 있다.
한 실시예에서, 제2 직류 전압과 제3 직류 전압의 크기는 서로 다를 수 있다. 예를 들어, 제2 직류 전압 및 제3 직류 전압 중 하나는 제1 직류 전압과 동일한 크기를 가질 수 있다. 여기서는 제3 직류 전압이 제1 직류 전압과 동일한 크기를 갖는 경우를 가정한다.
도 7을 참조하여 전술한 바와 같이, 액정 캐퍼시터(Clc')의 양단에 제1 직류 전압과 제2 직류 전압에 의한 전압 차가 발생할 경우 전계가 발생할 수 있고, 투과 상태 또는 비투과 상태가 될 수 있다.
본 실시예에서는 액정 커패시터(Clc')의 양단에 제1 직류 전압 및 제3 직류 전압이 인가될 수 있고, 이때 액정 커패시터(Clc')의 양단 전압 차가 없으므로 전계가 발생하지 않을 수 있다. 본 실시예에 따르면, 액정 커패시터(Clc')를 도 7의 실시예보다 빠르게 방전시킬 수 있으므로, 투과 상태 및 비투과 상태 간의 전환 속도가 빨라질 수 있다.
도 10 및 도 11은 본 발명의 한 실시예에 따른 표시 필터와 표시 패널의 관계를 설명하기 위한 도면이다.
표시 필터(16b)는 표시 화소들(PXij, ...)의 개수보다 많은 개수의 필터 화소들(FXq(r-1), FXqr, FXq(r+1), ...)을 포함할 수 있다. 예를 들어, 4 개 이상의 필터 화소들(FXq(r-1), FXqr, FXq(r+1), ...)이 1 개의 표시 화소(PXij)와 중첩될 수 있다. 본 실시예에서는 9 개의 필터 화소들(FXq(r-1), FXqr, FXq(r+1), ...)이 1 개의 표시 화소(PXij)와 중첩되는 것을 예로 들었지만, 다른 실시예에서 중첩되는 필터 화소들(FXq(r-1), FXqr, FXq(r+1), ...)의 개수는 달라질 수 있다. 필터 화소들(FXq(r-1), FXqr, FXq(r+1), ...) 각각의 면적은 표시 화소(PXij)의 면적보다 작을 수 있다.
표시 필터(16b)는 제1 기판(161), 액정 층(162), 및 제2 기판(163)을 포함할 수 있다.
제1 기판(161)은 액정 층(162)과 표시 패널(15) 사이에 위치할 수 있다. 제2 기판(163)은 제1 기판(161) 및 액정 층(162) 상에 위치할 수 있다. 예를 들어, 제1 기판(161) 및 제2 기판(163)은 액정 층(162)을 커버함으로써 봉지할 수 있다.
한 실시예에서, 제1 공통 전극(Vcom1)은 제2 기판(163)의 일면에 위치할 수 있다. 각각의 필터 화소들(FXq(r-1), FXqr, FXq(r+1), ...)은 대응하는 필터 전극들(feq(r-1), feqr, feq(r+1), ...)에 의해 정의될 수 있다. 필터 전극들(feq(r-1), feqr, feq(r+1), ...) 각각은 필터 화소들(FXq(r-1), FXqr, FXq(r+1), ...)의 제1 노드(N1, N1')에 해당하는 도전체일 수 있다. 필터 전극들(feq(r-1), feqr, feq(r+1), ...)은 제1 공통 전극(Vcom1) 및 액정 층(162)과의 관계에서 각각의 액정 커패시터(Clc, Clc')를 구성할 수 있다. 한 실시예에서, 대응하는 필터 전극들(feq(r-1), feqr, feq(r+1), ...)은 제1 기판(161)의 일면에 위치할 수 있다.
도 11의 실시예에서는 TN 모드, VA 모드 등에 기초하여 소자들을 도시하였으나, IPS 모드, FFS 모드 등에서 필터 전극들 및 제1 공통 전극은 동일한 기판 상에 위치할 수도 있다. 또한, 도 11에서 별도로 도시되지 않았지만, 제1 기판(161) 및 제2 기판(163) 중 적어도 하나 상에 편광 필름이 위치할 수 있다.
이하 설명을 위하여, 필터 화소들(FXq(r-1), FXq(r+1))은 투과 상태이고, 필터 화소(FXqr)는 비투과 상태인 시점을 가정한다. 이때, 필터 화소들(FXq(r-1), FXq(r+1))을 통해 회절 광이 방출될 수 있다. 회절 광에 대해서는 도 5에 대한 설명을 참조한다.
투과 상태인 필터 화소들(FXq(r-1), FXq(r+1)) 간의 간격(pch_f)은 제1 기판(161)의 두께(GT), 제1 기판(161)의 굴절율 GN, 표시 화소들(PXij, PXi(j+1)) 간의 간격(pch_p), 및 대상 파장 WL에 기초하여 설정될 수 있다(아래 수학식 1 참조).
[수학식 1]
대상 파장 WL은 표시 패널(15)의 비발광 영역(NEA)의 시인이 방지될 수 있는 목표 파장을 의미할 수 있다. 대상 파장 WL은 가시 광선 대역의 파장 중 하나로 설정될 수 있다. 예를 들어, 적색 광에 회절 효과가 잘 일어나기 위해서 대상 파장 WL은 656nm일 수 있다. 또한 예를 들어, 녹색 광에 회절 효과가 잘 일어나기 위해서 대상 파장 WL은 555nm일 수 있다. 또한 예를 들어, 청색 광에 회절 효과가 잘 일어나기 위해서 대상 파장 WL은 454nm일 수 있다.
투과 상태인 필터 화소들(FXq(r-1), FXq(r+1)) 간의 간격(pch_f)은 최인접 투과 상태인 필터 화소들(FXq(r-1), FXq(r+1))의 중심 간의 간격을 의미하거나, 또는 최인접 투과 상태인 필터 화소들(FXq(r-1), FXq(r+1))의 필터 전극들(feq(r-1), feq(r+1))의 중심 간의 간격을 의미할 수 있다.
또한, 표시 화소들(PXij, PXi(j+1)) 간의 간격(pch_p)은 최인접 표시 화소들(PXij, PXi(j+1))의 중심 간의 간격을 의미할 수 있다.
도 12 내지 도 14는 본 발명의 한 실시예에 따른 표시 필터의 구동 방법을 설명하기 위한 도면이다.
표시 화소들 각각은 한 프레임 단위로 한 계조에 대응하는 휘도로 발광할 수 있다. 예를 들어, 임의의 표시 화소는 제1 프레임(FR1)에서 제1 계조에 대응하는 제1 데이터 신호를 저장하고, 제2 프레임(FR2)에서 제2 계조에 대응하는 제2 데이터 신호를 저장할 수 있다. 따라서, 임의의 표시 화소는 제1 프레임(FR1)에서 제1 계조에 대응하는 휘도로 발광하고, 제2 프레임(FR2)에서 제2 계조에 대응하는 휘도로 발광할 수 있다. 데이터 신호의 저장을 위한 주사 신호의 턴-온 레벨의 펄스의 발생 시점은 각각의 주사 라인들마다 다를 수 있고, 따라서 주사 라인 별로 프레임 기간은 서로 다를 수 있다.
필터 화소들 각각은 한 프레임 보다 작은 기간에 해당하는 서브 프레임 단위로 투과 상태 또는 비투과 상태로 전환될 수 있다. 서브 프레임 단위로 제1 그룹의 필터 라인들(Fq, F(q+2), ...) 및 제2 그룹의 필터 라인들(F(q-1), F(q+1))에 서로 다른 크기의 전압이 교번적으로 인가될 수 있다.
예를 들어 도 12 및 도 13을 참조하면, 제1 서브 프레임(SF1)에서는 제1 그룹의 필터 라인들(Fq, F(q+2), ...)에 턴-오프 레벨(하이 레벨)의 필터 신호가 인가되고, 제2 그룹의 필터 라인들(F(q-1), F(q+1))에 턴-온 레벨(로우 레벨)의 필터 신호가 인가될 수 있다. 노멀리 화이트 모드를 가정했을 때, 제1 서브 프레임(SF1)에서, 제1 그룹의 필터 라인들(Fq, F(q+2), ...)에 제1 트랜지스터(M1)의 게이트 전극이 연결된 필터 화소들(FX(q-1)(r-1), FX(q-1)(r+1), FXqr, FX(q+1)(r-1), FX(q+1)(r+1))은 비투과 상태가 되고, 제2 그룹의 필터 라인들(F(q-1), F(q+1))에 제1 트랜지스터(M1)의 게이트 전극이 연결된 필터 화소들(FX(q-1)r, FXq(r-1), FXq(r+1), FX(q+1)r)은 투과 상태가 될 수 있다. 제3 서브 프레임(SF3)에 대해서도 동일한 설명이 적용될 수 있다.
예를 들어 도 12 및 도 14를 참조하면, 제2 서브 프레임(SF2)에서는 제1 그룹의 필터 라인들(Fq, F(q+2), ...)에 턴-온 레벨의 필터 신호가 인가되고, 제2 그룹의 필터 라인들(F(q-1), F(q+1))에 턴-오프 레벨의 필터 신호가 인가될 수 있다. 노멀리 화이트 모드를 가정했을 때, 제2 서브 프레임(SF2)에서, 제1 그룹의 필터 라인들(Fq, F(q+2), ...)에 제1 트랜지스터(M1)의 게이트 전극이 연결된 필터 화소들(FX(q-1)(r-1), FX(q-1)(r+1), FXqr, FX(q+1)(r-1), FX(q+1)(r+1))은 투과 상태가 되고, 제2 그룹의 필터 라인들(F(q-1), F(q+1))에 제1 트랜지스터(M1)의 게이트 전극이 연결된 필터 화소들(FX(q-1)r, FXq(r-1), FXq(r+1), FX(q+1)r)은 비투과 상태가 될 수 있다. 제4 서브 프레임(SF4)에 대해서도 동일한 설명이 적용될 수 있다.
도 13의 제1 및 제3 서브 프레임들(SF1, SF3)에서 투과 상태인 표시 화소(PXij)와 중첩되는 필터 화소들(FX(q-1)r, FXq(r-1), FXq(r+1), FX(q+1)r)의 위치는 도 4에서 표시 화소(PXij)와 중첩되는 홀들(hl1, hl2, ...)의 위치와 대응됨을 확인할 수 있다. 따라서, 본 실시예에 의하는 경우 도 4와 유사하게 비발광 영역(NEA)에 의한 검은색 그물 형상이 사용자에게 시인되는 것이 방지될 수 있다.
더불어 본 실시예에 의하면 도 4의 고정된 홀들과 달리, 도 14의 제2 및 제4 서브 프레임들(SF2, SF4)에서 투과 상태인 필터 화소들(FX(q-1)(r-1), FX(q-1)(r+1), FXqr, FX(q+1)(r-1), FX(q+1)(r+1))의 위치가 변경됨으로써, 모아레 현상이 방지될 수 있다. 제2 및 제4 서브 프레임들(SF2, SF4)에서도 투과 상태인 필터 화소들(FX(q-1)(r-1), FX(q-1)(r+1), FXqr, FX(q+1)(r-1), FX(q+1)(r+1)) 간의 간격(pch_f)은 유지되므로(수학식 1에 대한 설명 참조), 대상 파장(WL)에 대해서 비발광 영역(NEA)에 의한 검은색 그물 형상이 사용자에게 시인되는 것이 방지될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 필터를 설명하기 위한 도면이다.
도 15를 참조하면, 복수의 서브 필터 화소들이 하나의 필터 화소(mFXqr)를 구성하는 경우가 예시적으로 도시되었다. 필터 화소(mFXqr)를 구성하는 복수의 서브 필터 화소들은 동시에 투과 상태이거나, 동시에 비투과 상태일 수 있다. 도 15에서는 필터 화소(mFXqr)가 비투과 상태일 때가 도시되었다.
본 실시예에 의하면, 필터 화소(mFXqr)가 직사각형이 아닌 마름모 형상이 될 수 있음을 확인할 수 있다. 이외에도 필터 화소(mFXqr)의 형상 및 위치는 변형예들에 따라 다양하게 설정될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 표시 장치
11: 타이밍 제어부
12: 데이터 구동부
13: 주사 구동부
14: 발광 구동부
15: 표시 패널
16: 표시 필터
17: 필터 구동부

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 표시 화소들을 포함하는 표시 패널; 및
    상기 표시 패널과 중첩하도록 위치하고, 상기 표시 화소들의 개수보다 많은 개수의 필터 화소들을 포함하는 표시 필터를 포함하고,
    상기 필터 화소들 각각은:
    일전극이 제1 공통 전극과 연결되고, 타전극이 제1 노드와 연결된 액정 커패시터;
    게이트 전극이 제1 필터 라인과 연결되고, 일전극이 제2 공통 전극과 연결되고, 타전극이 상기 제1 노드와 연결된 제1 트랜지스터 및
    게이트 전극이 제2 필터 라인과 연결되고, 일전극이 제3 공통 전극과 연결되고, 타전극이 상기 제1 노드와 연결된 제2 트랜지스터를 포함하고,
    상기 제1 공통 전극에는 한 프레임을 포함하는 복수의 프레임들 동안 제1 직류 전압이 인가되고,
    상기 제2 공통 전극에는 상기 복수의 프레임들 동안 상기 제1 직류 전압과 크기가 다른 제2 직류 전압이 인가되며,
    상기 표시 화소들 각각은 상기 한 프레임 단위로 한 계조에 대응하는 휘도로 발광하고,
    상기 필터 화소들 각각은 상기 한 프레임 보다 작은 기간에 해당하는 서브 프레임 단위로 투과 상태 또는 비투과 상태로 전환되며,
    상기 필터 화소들 각각의 면적은 상기 표시 화소들 각각의 면적보다 작은 표시 장치.
  6. 제5 항에 있어서,
    상기 제3 공통 전극에는 상기 복수의 프레임들 동안 상기 제2 직류 전압과 크기가 다른 제3 직류 전압이 인가되는,
    표시 장치.
  7. 제6 항에 있어서,
    상기 복수의 프레임들 동안 상기 제1 필터 라인과 상기 제2 필터 라인에 서로 다른 크기의 전압들이 인가되는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 서브 프레임 단위로 상기 제1 필터 라인과 상기 제2 필터 라인에 서로 다른 크기의 전압들이 교번적으로 인가되는,
    표시 장치.
  9. 제5 항에 있어서,
    상기 표시 필터는:
    액정 층;
    상기 액정 층과 상기 표시 패널 사이에 위치하는 제1 기판; 및
    상기 제1 기판 및 상기 액정 층 상에 위치하는 제2 기판을 더 포함하는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 투과 상태인 상기 필터 화소들 간의 간격은 상기 제1 기판의 두께, 상기 제1 기판의 굴절율, 상기 표시 화소들 간의 간격, 및 대상 파장에 기초하여 설정된,
    표시 장치.
  11. 제10 항에 있어서,
    상기 투과 상태인 상기 필터 화소들 간의 간격인 pch_f는 다음 수학식에 기초하여 설정되고,

    GT는 상기 제1 기판의 두께, GN은 상기 제1 기판의 굴절율, pch_p는 상기 표시 화소들 간의 간격, 및 WL은 상기 대상 파장에 해당하는,
    표시 장치.
  12. 제5 항에 있어서,
    상기 표시 화소들 각각에 대해서 제1 그룹의 필터 화소들과 제2 그룹의 필터 화소들이 중첩되고,
    상기 제1 그룹의 필터 화소들이 상기 투과 상태일 때, 상기 제2 그룹의 필터 화소들은 상기 비투과 상태인,
    표시 장치.
  13. 제12 항에 있어서,
    상기 제1 그룹의 필터 화소들이 상기 비투과 상태일 때, 상기 제2 그룹의 필터 화소들은 상기 투과 상태인,
    표시 장치.
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