KR102598777B1

KR102598777B1 - 표시장치

Info

Publication number: KR102598777B1
Application number: KR1020180133053A
Authority: KR
Inventors: 신민경; 김동환; 박해찬
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-11-01
Filing date: 2018-11-01
Publication date: 2023-11-08
Also published as: US20200142262A1; CN111142292B; KR20200050514A; CN111142292A

Abstract

표시장치는 제1 방향으로 연장된 데이터 라인; 제2 방향으로 연장된 게이트 라인; 상기 데이터 라인 및 상기 게이트 라인에 연결된 제1 화소 회로, 상기 제1 화소 회로에 연결되어 제1 화소 전압을 수신하고, 제1 화소 영역에 배치되는 제1 화소 전극, 상기 데이터 라인 및 상기 게이트 라인에 연결된 제2 화소 회로, 상기 제2 화소 회로에 연결되어 상기 제1 화소 전압보다 높은 전압 레벨을 갖는 제2 화소 전압을 수신하고, 상기 제1 화소 전극과 상기 제1 방향으로 인접하여 제2 화소 영역에 배치되는 제2 화소 전극, 및 상기 제1 화소 전극으로부터 분기되어 상기 제1 방향으로 연장되고, 상기 제1 및 제2 화소 전극과 인접하여 배치되는 화소 전극바를 포함한다.

Description

표시장치{DISPLAY APPARATUS}

본 발명은 표시장치에 관한 것으로, 수직 배향 모드로 동작하는 표시장치에 관한 것이다.

액정 표시장치는 서로 마주하는 두 개의 기판들 및 기판들 사이에 배치된 액정층을 포함하는 액정 표시패널을 포함한다. 액정 표시장치는 전기장 생성 전극에 전압을 제공하여 액정층에 전기장을 인가한다. 이에 따라 액정층의 액정 분자들의 배향 방향이 결정되고, 입사광의 편광을 제어함으로써 영상을 표시한다.

액정 표시장치 중에서 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 두 개의 기판들에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode)의 액정 표시장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하다.

액정 표시장치의 시야각 특성을 개선하기 위해서 화소 영역을 복수의 도메인들로 구분하여 제어하는 기술들이 개발되었으며, 이와 같은 기술들의 일 예로, CS 방식(Charge Share 방식) 및 RD 방식(Resistivity Devision 방식)이 있다.

이와 같이 복수의 도메인들을 이용하여 시야각 특성을 개선하기 위해서는 다수의 트랜지스터들과 다수의 커패시터들이 요구되어, 액정 표시패널의 투과율이 감소되는 문제점이 발생되었다.

본 발명의 목적은 투과율 및 시인성이 향상된 표시장치를 제공하는 것이다.

본 발명의 실시예에 따른 표시장치는 제1 방향으로 연장된 데이터 라인; 제2 방향으로 연장된 게이트 라인; 상기 데이터 라인 및 상기 게이트 라인에 연결된 제1 화소 회로; 상기 제1 화소 회로에 연결되어 제1 화소 전압을 수신하고, 제1 화소 영역에 배치되는 제1 화소 전극; 상기 데이터 라인 및 상기 게이트 라인에 연결된 제2 화소 회로; 상기 제2 화소 회로에 연결되어 상기 제1 화소 전압보다 높은 전압 레벨을 갖는 제2 화소 전압을 수신하고, 상기 제1 화소 전극과 상기 제1 방향으로 인접하여 제2 화소 영역에 배치되는 제2 화소 전극; 및 상기 제1 화소 전극으로부터 분기되어 상기 제1 방향으로 연장되고, 상기 제1 및 제2 화소 전극과 인접하여 배치되는 화소 전극바를 포함한다.

상기 제1 화소 전극은, 상기 제1 화소 영역을 복수 개의 도메인으로 분할하기 위해 상기 제1 방향으로 연장된 제1 가로 줄기부와 상기 제2 방향으로 연장된 제1 세로 줄기부를 포함하는 제1 줄기부; 및 상기 제1 줄기부로부터 방사형으로 연장된 복수개의 제1 가지부를 포함한다.

상기 화소 전극바는, 상기 제2 방향으로 연장된 상기 제1 가로 줄기부로부터 연장된다.

상기 화소 전극바는, 상기 제1 가로 줄기부의 제1 단부로부터 연장된 제1 화소 전극바; 및 상기 제1 가로 줄기부의 제2 단부로부터 연장된 제2 화소 전극바를 포함한다.

상기 제2 화소 전극은, 상기 제2 화소 영역을 복수 개의 도메인으로 분할하기 위해 상기 제1 방향으로 연장된 제2 가로 줄기부와 상기 제2 방향으로 연장된 제2 세로 줄기부를 포함하는 제2 줄기부; 및 상기 제2 줄기부로부터 방사형으로 연장된 복수 개의 제2 가지부를 포함한다.

본 발명에 따른 표시장치는 상기 제2 화소 영역에 인접한 상기 화소 전극바의 일부분으로부터 상기 제2 화소 전극의 상기 제2 가지부들 측으로 돌출된 복수 개의 돌출부를 더 포함한다.

상기 제2 가지부들은 상기 제2 줄기부로부터 제1 각도로 기울어져 연장되고, 상기 돌출부는 상기 화소 전극바로부터 제2 각도로 기울어져 돌출될 수 있다.

상기 제1 및 제2 각도의 절대 크기는 서로 동일하다.

상기 제2 가지부들은, 상기 돌출부의 단면과 마주하는 단면을 갖는 하나 이상의 서브 가지부를 포함한다.

상기 제2 가지부들은, 상기 돌출부의 단면으로부터 상기 제1 방향 또는 상기 제1 방향과 반대하는 제3 방향 중 어느 한 방향으로 쉬프트되어, 상기 돌출부의 단면과 부분적으로 마주하는 단면을 갖는 하나 이상의 서브 가지부를 포함한다.

본 발명에 따른 표시장치는, 상기 제1 화소 전극바의 일부분으로부터 상기 제2 화소 전극의 상기 제2 가지부들 측으로 돌출된 제1 돌출부; 및 상기 제2 화소 전극바의 일부분으로부터 상기 제2 화소 전극의 상기 제2 가지부들 측으로 돌출된 제2 돌출부를 더 포함한다.

상기 제2 가지부들은 상기 제2 줄기부로부터 제1 각도로 기울어져 연장되고, 상기 제1 돌출부는, 상기 제2 가로 줄기부와 나란한 가상선을 기준으로 제2 각도로 기울어져 돌출된 제1 서브 돌출부; 및 상기 가상선을 기준으로 제3 각도로 기울어져 돌출된 제2 서브 돌출부를 포함한다.

상기 제1 서브 돌출부는 상기 가상선을 기준으로 양의 각도로 기울어지고, 제2 서브 돌출부는 상기 가상선을 기준으로 음의 각도로 기울어지며, 제1 내지 제3 각도의 절대 크기는 동일하다.

상기 제2 가지부들은 상기 제2 줄기부로부터 제1 각도로 기울어져 연장되고, 상기 제2 돌출부는, 상기 제2 가로 줄기부와 나란한 가상선을 기준으로 제2 각도로 기울어져 돌출된 제3 서브 돌출부; 및 상기 가상선을 기준으로 제3 각도로 기울어져 돌출된 제4 서브 돌출부를 포함한다.

상기 제3 서브 돌출부는 상기 가상선을 기준으로 양의 각도로 기울어지고, 제4 서브 돌출부는 상기 가상선을 기준으로 음의 각도로 기울어지며, 제1 내지 제3 각도의 절대 크기는 동일하다.

본 발명에 따른 표시장치는, 상기 제1 화소 전극바의 일부분으로부터 상기 제1 화소 전극의 상기 제1 가지부들 측으로 돌출된 제3 돌출부; 및 상기 제2 화소 전극바의 일부분으로부터 상기 제1 화소 전극의 상기 제1 가지부들 측으로 돌출된 제4 돌출부를 더 포함한다.

상기 제3 및 제4 돌출부 각각의 돌출 길이는 상기 제1 및 제2 돌출부 각각의 돌출 길이보다 작다.

상기 제1 화소 회로는, 상기 게이트 라인에 연결된 제1 제어 전극, 상기 데이터 라인에 연결된 제1 입력 전극, 및 제1 화소 전극에 연결된 제1 출력 전극을 포함하는 제1 트랜지스터; 및 상기 게이트 라인에 연결된 제2 제어 전극, 스토리지 전압을 수신하는 제1 입력 전극, 및 상기 제1 트랜지스터의 상기 제1 출력 전극에 연결된 제2 출력 전극을 포함하는 제2 트랜지스터를 포함한다.

상기 제2 화소 회로는, 상기 게이트 라인에 연결된 제3 제어 전극, 상기 데이터 라인에 연결된 제3 입력 전극, 및 제2 화소 전극에 연결된 제2 출력 전극을 포함하는 제3 트랜지스터를 포함한다.

상기 데이터 라인으로 인가되는 데이터 전압이 제1 전압 범위에 있을 때, 상기 제1 화소 전압은 블랙 계조를 유지하여, 상기 화소 전극바가 형성된 영역은 액정 배향이 이루어지지 않는 무전계 영역으로 정의되어 비투과부로 작용한다.

상기 데이터 전압이 상기 제1 전압 범위 이상인 제2 전압 범위에 있을 때, 상기 화소 전극바와 상기 제2 화소 전극 사이에는 액정 배향이 이루어지는 투과부가 정의된다.

본 발명의 실시예에 따른 표시장치에 의하면, 각 화소가 제1 및 제2 서브 화소로 이루어진 구조에서, 제1 화소 전극에 전기적으로 연결된 화소 전극바를 데이터 라인과 평행하게 연장시켜, 제2 화소 전극에 인접하여 배치시킨다.

데이터 전압이 제1 전압 범위에 있을 때, 화소 전극바는 블랙 계조로 유지되어, 무전계 영역을 형성하여 비투과부를 제공하고, 데이터 전압이 제2 전압 범위에 있을 때, 화소 전극바는 제2 화소 전극과 전계를 형성하여 투과부를 제공한다.

따라서, 제2 서브 화소의 투과율을 향상시킬 수 있고, 저계조에서의 시인성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 도시한 사시도이다.
도 2는 도 1에 도시된 표시장치의 블록도를 예시적으로 도시한 것이다.
도 3은 도 2에 도시된 화소들의 등가 회로도를 예시적으로 도시한 것이다.
도 4는 도 3에 도시된 제1 및 제2 화소의 전압에 따른 투과율을 나타낸 그래프이다.
도 5는 본 발명의 일 실시예에 따른 화소의 레이아웃을 나타낸 평면도이다.
도 6은 도 5에 도시된 I-I` 부분을 절단한 단면도이다.
도 7은 도 5에 도시된 화소 전극층을 나타낸 평면도이다.
도 8a 및 도 8b는 도 7의 Ⅱ 및 Ⅲ 부분 각각의 확대도이다.
도 9는 본 발명의 다른 실시예에 따른 화소 전극바를 나타낸 평면도이다.
도 10a 및 도 10b는 도 9의 Ⅳ 및 Ⅴ 부분 각각의 확대도이다.
도 11a는 쉴딩 전극이 배치된 구조에서 액정 배열의 시뮬레이션 결과를 나타낸 도면이다.
도 11b는 본 발명에 따른 화소 전극바가 배치된 구조에서 액정 배열의 시뮬레이션 결과를 나타낸 도면이다.
도 12는 본 발명의 다른 실시예에 따른 화소 전극바를 나타낸 평면도이다.
도 13a 및 도 13b는 도 12의 Ⅵ 및 Ⅶ 부분 각각의 확대도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 도시한 사사도이다. 도 2는 도 1에 도시된 표시장치의 블록도를 예시적으로 도시한 것이다.

도 1을 참조하면, 표시장치(DD)는 표시면(DSF)를 통해 이미지(IM)를 사용자에게 제공한다. 본 명세서에서는 이미지(IM)의 예시로 나비를 도시하였다. 표시면(DSF)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 평행할 수 있다. 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)과 직교하는 방향이다.

도 2를 참조하면, 본 발명의 실시 예에 따른 표시장치(DD)는 표시패널(DP), 게이트 구동회로(100), 및 데이터 구동회로(200)를 포함한다.

표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광부재 또는 백라이트 유닛 등을 더 포함할 수 있다.

표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2), 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(미도시)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다. 도 1에 도시된 표시면(DSF)은 표시영역(DA)과 대응될 수 있다.

표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL) 및 게이트 라인들(GL)과 교차하는 복수 개의 데이터 라인들(DL)을 포함한다. 복수 개의 게이트 라인들(GL)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL)은 데이터 구동회로(200)에 연결된다.

도 2에는 복수 개의 화소들(PX) 중 일부만이 도시되었다. 복수 개의 화소들(PX)은 복수 개의 게이트 라인들(GL) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL) 중 대응하는 데이터 라인에 각각 연결된다.

복수 개의 화소들(PX)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 복수 개의 화소들(PX)은 혼합색 중 하나를 표시할 수 있다. 혼합색은 옐로우, 시안, 및 마젠타 등 다양한 색상을 더 포함할 수 있다.

게이트 구동회로(100)는 게이트 신호들을 생성하고, 생성한 게이트 신호들을 게이트 라인들(GL)에 출력한다.

도 2에서는 복수 개의 게이트 라인들(GL)의 좌측 말단들에 연결된 하나의 게이트 구동회로(100)를 예시적으로 도시하였으나, 게이트 구동회로(100)의 개수 및 배치되는 위치는 이에 제한되지 않는다. 예를 들어, 표시장치(DD)는 복수 개의 게이트 라인들(GL)의 좌/우측 말단들에 각각 연결된 두 개의 게이트 구동회로를 포함할 수도 있다.

데이터 구동회로(200)는 수신한 영상 데이터에 따른 데이터 신호들을 생성한다. 데이터 구동회로(200)는 생성한 데이터 신호들을 복수 개의 데이터 라인들(DL)에 출력한다. 본 명세서 내에서 데이터 신호는 데이터 전압으로 지칭될 수 있다.

데이터 구동회로(200)는 데이터 구동부(210) 및 데이터 구동부(210)를 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동부(210) 및 연성회로기판(220)은 각각 복수 개로 제공될 수 있다.

복수 개의 데이터 구동부들(210)은 복수 개의 데이터 라인들(DL) 중 대응하는 데이터 라인들(DL)에 대응하는 데이터 신호들을 제공한다.

도 2는 칩 온 필름(COF: Chip on Flim) 방식으로 구비된 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동부(210)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.

도 2를 참조하면, 화소들(PX)은 매트릭스 형태로 배열되어, 복수 개의 화소행들 및 복수 개의 화소열들을 형성한다. 화소행들 각각에 포함된 화소들(PX)은 제1 방향(DR1)으로 나열된다. 화소행들은 제2 방향(DR2)으로 나열된다. 화소열들 각각에 포함된 화소들(PX)은 제2 방향(DR2)으로 나열된다. 화소열들은 제1 방향(DR1)으로 나열된다.

화소열들 각각은 두 개의 데이터 라인들(DL)과 연결될 수 있다. 구체적으로, 두 개의 데이터 라인들(DL) 중 어느 하나는 화소열의 화소들(PX) 중 홀수 번째 화소들에 연결되고, 다른 하나는 짝수 번째 화소들에 연결될 수 있다. 또한, 복수 개의 화소행들 중 인접한 두 개의 화소행들은 하나의 게이트 라인(GL)에 연결될 수 있다.

이렇게 함으로써, 화소행들의 수의 절반의 게이트 라인들(GL)을 이용하여 표시장치(DD)를 구성할 수 있고, 이에 따라 게이트 라인들(GL)이 화소행들의 수와 같은 개수로 제공되는 다른 방법에 대비하여, 게이트 신호를 인가하는 시간을 더 확보할 수 있는 장점이 있다. 게이트 신호가 인가되는 시간이 길어지면, 그 만큼 화소에 인가되는 신호의 정확도가 높아지게 되어, 안정적으로 고해상도 표시패널(DP)을 구현할 수 있다.

그러나, 본 발명의 이에 한정되지 않으며, 본 발명의 다른 실시예로, 화소열들 각각은 대응하는 하나의 데이터 라인(DL)과 연결되고, 화소행들 각각은 대응하는 하나의 게이트 라인(GL)에 연결될 수 있다.

도 3은 도 2에 도시된 화소들 중 한 화소의 등가 회로도를 예시적으로 도시한 것이다. 도 4는 도 3에 제1 및 제2 화소의 전압에 따른 투과율을 나타낸 그래프이다.

도 3에서는 도 2에 도시된 화소들 중 하나의 화소에 대한 등가 회로도를 도시하였으나, 도 2에 도시된 화소들은 동일한 구조를 가지므로, 도 3을 통해 하나의 화소를 설명하고, 나머지 화소들에 대한 구체적인 설명은 생략한다.

도 3을 참조하면, 화소들(PX) 각각은 제1 서브 화소(PX_S1) 및 제2 서브 화소(PX_S2)를 포함할 수 있다.

제1 서브 화소(PX_S1)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다. 제2 서브 화소(PX_S2)는 제3 트랜지스터(TR3), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.

제1 트랜지스터(TR1)의 제어 전극은 게이트 라인(GL)에 연결되고, 제1 트랜지스터(TR1)의 입력 전극은 데이터 라인(DL)에 연결되며, 제1 트랜지스터(TR1)의 출력 전극은 제1 액정 커패시터(Clc1) 및 상기 제1 스토리지 커패시터(Cst1)에 연결된다.

제1 액정 커패시터(Clc1)의 제1 전극은 제1 트랜지스터(TR1)의 출력 전극에 연결되고, 제1 액정 커패시터(Clc1)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제1 스토리지 커패시터(Cst1)의 제1 전극은 제1 트랜지스터(TR1)의 출력 전극에 연결되고, 제1 스토리지 커패시터(Cst1)의 제2 전극은 스토리지 전압(Vcst)을 수신한다.

제2 트랜지스터(TR2)의 제어 전극은 게이트 라인(GL)에 연결되고, 제2 트랜지스터(TR2)의 입력 전극은 스토리지 전압(Vcst)을 수신하며, 제2 트랜지스터(TR2)의 출력 전극은 제1 트랜지스터(TR1)의 출력 전극에 연결된다.

제3 트랜지스터(TR3)의 제어 전극은 게이트 라인(GL)에 연결되고, 제3 트랜지스터(TR3)의 입력 전극은 데이터 라인(DL)에 연결되며, 제3 트랜지스터(TR3)의 출력 전극은 제2 액정 커패시터(Clc2) 및 제2 스토리지 커패시터(Cst2)에 연결된다.

제2 액정 커패시터(Clc2)의 제1 전극은 제3 트랜지스터(TR3)의 출력 전극에 연결되고, 제2 액정 커패시터(Clc2)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제2 스토리지 커패시터(Cst2)의 제1 전극은 제3 트랜지스터(TR3)의 출력 전극에 연결되고, 제2 스토리지 커패시터(Cst2)의 제2 전극은 스토리지 전압(Vcst)을 수신한다.

공통 전압(Vcom)과 스토리지 전압(Vcst)은 실질적으로 동일한 전압 레벨을 가질 수 있다.

게이트 라인(GL)을 통해 제공된 게이트 신호에 의해 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)은 동시에 턴-온 될 수 있다.

턴-온 된 제1 트랜지스터(TR1)를 통해 데이터 라인(DL)의 데이터 전압이 제1 서브 화소(PX_S1)에 제공된다. 또한, 턴-온 된 제2 트랜지스터(TR2)을 통해 스토리지 전압(Vcst)이 제1 서브 화소(PX_S1)에 제공된다.

제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 연결된 접점 노드(CN)에서의 전압(이하, 분배 전압)은 제1 및 제2 트랜지스터(TR1, TR2) 각각이 턴-온시 갖는 저항값 비율에 따라 분배된 값을 갖는다. 즉, 분배 전압은 턴-온 된 제1 트랜지스터(TR1)을 통해 제공되는 데이터 전압 및 턴-온 된 제2 트랜지스터(TR2)를 통해 제공되는 스토리지 전압(Vcst) 사이의 값을 가진다.

따라서, 제1 액정 커패시터(Clc1)에는 분배 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 충전된다. 제1 액정 커패시터(Clc1)에 충전된 전하량에 따라 액정층에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제1 스토리지 커패시터(Cst1)는 제1 액정 커패시터(Clc1)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.

턴-온된 제2 트랜지스터(TR2)를 통해 데이터 라인(DL)의 데이터 전압이 제2 서브 화소(PX_S2)에 제공된다.

제2 액정 커패시터(Clc2)에는 제공된 데이터 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제2 화소 전압이 충전된다. 제2 액정 커패시터(Clc2)에 충전된 전하량에 따라 액정층에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제2 스토리지 커패시터(Cst2)는 제2 액정 커패시터(Clc2)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.

제2 트랜지스터(TR2)로 인한 전압 분배에 의해서, 제1 액정 커패시터(Clc1)에 충전되는 제1 화소 전압과 제2 액정 커패시터(Clc2) 에 충전되는 제2 화소 전압의 크기가 서로 달라진다. 여기서, 제1 화소 전압은 제2 화소 전압보다 작은 크기를 가질 수 있다. 이처럼, 제1 및 제2 화소 전압이 달라짐에 따라, 제1 서브 화소(PX-S1)에서 표시되는 계조는 제2 서브 화소(PX-S2)에서 표시되는 계조와 다르게 된다.

도 4에서 제1 그래프(G_S1)는 제1 서브 화소(PX_S1)로 입력되는 데이터 전압의 크기에 따른 투과율을 나타내고, 제2 그래프(G_S2)는 제2 서브 화소(PX_S2)로 입력되는 데이터 전압의 크기에 따른 투과율을 나타낸다. 여기서, 투과율이 높으면 계조가 높다는 것을 의미하고, 투과율이 낮으면 계조가 낮다는 것을 의미한다. 예를 들어, 4.5V의 크기로 동일한 데이터 전압이 제1 및 제2 서로 화소(PX_S1, PX_S2)로 입력됨에도 불구하고, 제1 서브 화소(PX_S1)에서는 전압 분배가 일어나므로, 제1 서브 화소(PX_S1)의 계조는 제2 서브 화소(PX_S2)의 계조보다 낮아진다.

도 4에 도시된 바와 같이, 동일 크기의 데이터 전압을 수신하더라도, 제1 서브 화소(PX_S1)는 상대적으로 저계조를 표시하고, 제2 서브 화소(PX_S2)는 상대적으로 고계조를 표시할 수 있다. 이와 같이, 제1 및 제2 서브 화소들(PX_S1, PX_S2)에서 서로 다른 계조의 영상을 표시함으로써, 화소(PX)의 시인성을 향상시킬 수 있다.

도 3에 도시된 화소(PX)의 등가 회로도는 예시적으로 도시한 것이며, 이에 제한되지 않는다. 본 발명의 다른 실시예에는 스토리지 커패시터(Cst1, Cst2)가 생략될 수 있다.

도 5는 본 발명의 일 실시예에 따른 화소의 레이아웃을 나타낸 평면도이고, 도 6은 도 5에 도시된 I-I` 부분을 절단한 단면도이다.

도 3 및 도 5를 참조하면, 복수 개의 화소들(PX) 각각은, 제1 화소 영역(PXA1)에 배치되는 제1 화소 전극(PXE1) 및 제2 화소 영역(PXA2)에 배치되는 제2 화소 전극(PXE2)을 포함할 수 있다. 제2 화소 영역(PXA2)은 제1 방향(DR1)으로 제1 화소 영역(PXA1)에 인접하여 배치될 수 있다. 여기서, 제1 화소 전극(PXE1)은 제1 액정 커패시터(Clc1)의 제1 전극으로 정의되며, 제2 화소 전극(PXE2)은 제2 액정 커패시터(Clc2)의 제1 전극으로 정의된다.

복수 개의 화소들(PX) 각각은, 제1 화소 전극(PXE1)에 연결된 제1 화소 회로(PXC1) 및 제2 화소 전극(PXE2)에 연결된 제2 화소 회로(PXC2)를 더 포함할 수 있다. 제1 화소 회로(PXC1)는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 화소 회로(PXC1)는 제1 스토리지 커패시터(Cst1)를 더 포함할 수 있다. 제2 화소 회로(PXC2)는 제3 트랜지스터(TR3)를 포함할 수 있다. 제2 화소 회로(PXC2)는 제2 스토리지 커패시터(Cst2)를 더 포함할 수 있다.

제1 트랜지스터(TR1)는 제1 제어 전극, 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)을 포함한다. 각 화소(PX)는 게이트 라인(GL)으로부터 분기된 게이트 전극부(GEP)를 더 포함한다. 게이트 전극부(GEP) 중 일부분이 제1 트랜지스터(TR1)의 제1 제어 전극으로 이용될 수 있다. 제1 입력 전극(IE1)은 데이터 라인(DL)과 전기적으로 연결되어 데이터 전압을 수신한다. 제1 입력 전극(IE1)은 데이터 라인(DL)으로부터 분기되어 형성될 수 있다.

각 화소(PX)는 제1 트랜지스터(TR1)의 제1 출력 전극으로부터 연장되어 스토리지 라인(STL)과 마주하는 제1 스토리지 전극(STE1)을 더 포함한다. 스토리지 라인(STL)은 스토리지 전압(Vcst)이 공급되는 배선이며, 제1 스토리지 전극(STE1)은 스토리지 라인(STL)과 마주하여 제1 스토리지 커패시터(Cst1)를 형성한다.

또한, 제1 스토리지 전극(STE1)은 제1 화소 전극(PXE1)과 중첩하여 배치되고, 제1 콘택홀(CNT1)을 통해 제1 화소 전극(PXE1)과 전기적으로 연결된다. 제1 스토리지 전극(STE1)은 제1 출력 전극(OE1)으로부터 연장되므로, 제1 출력 전극(OE1)은 제1 스토리지 전극(STE1) 및 제1 콘택홀(CNT1)을 통해 제1 화소 전극(PXE1)과 전기적으로 연결된다.

제2 트랜지스터(TR2)는 제2 제어 전극, 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)을 포함한다. 게이트 전극부(GEP)의 일부분은 제2 트랜지스터(TR2)의 제2 제어 전극으로 이용될 수 있다. 제2 입력 전극은 스토리지 라인(STL)과 전기적으로 연결되고, 제2 출력 전극(OE2)은 제1 트랜지스터(TR1)의 제1 출력 전극(OE1)과 전기적으로 연결된다. 제2 트랜지스터(TR2)는 제2 입력 전극(IE2) 및 스토리지 라인(STL)과 중첩하여 배치되어, 제2 입력 전극(IE2)을 스토리지 라인(STL)에 전기적으로 연결시키기 위한 브릿지 전극(BRE)을 더 포함할 수 있다. 브릿지 전극(BRE)은 제1 브릿지홀(BRH1)을 통해 제2 입력 전극(IE2)과 접속되고, 제2 브릿지홀(BRH2)을 통해 스토리지 라인(STL)과 접속된다. 따라서, 제2 입력 전극(IE2)은 브릿지 전극(BRE)을 통해 스토리지 라인(STL)과 전기적으로 연결되어 스토리지 전압(Vcst)을 수신할 수 있다.

도 5에서, 본 발명의 일 예로, 제1 트랜지스터(TR1)의 제1 출력 전극(OE1)과 제2 트랜지스터(TR2)의 제2 출력 전극(OE2)은 일체로 형성된 것으로 도시하였으나, 이에 한정되지는 않는다.

또한, 제2 트랜지스터(TR2)는 플로팅 전극(FE)을 더 포함할 수 있다. 플로팅 전극(FE)은 제2 제어 전극 상부에서 제2 출력 전극(OE2) 및 제2 입력 전극(IE2) 사이에 구비된다. 플로팅 전극(FE)은 제2 트랜지스터(TR2)의 채널 길이를 증가시키기 위하여 구비될 수 있으나, 원하는 제2 트랜지스터(TR2)의 사이즈 및 레이아웃 방식 등에 따라 생략될 수도 있다.

제3 트랜지스터(TR3)는 제3 제어 전극, 제3 입력 전극(IE3) 및 제3 출력 전극(OE3)을 포함한다. 게이트 전극부(GEP)의 일부분은 제3 트랜지스터(TR3)의 제3 제어 전극으로 이용될 수 있다. 제3 입력 전극(IE3)은 데이터 라인(DL)과 전기적으로 연결되어 데이터 전압을 수신한다. 제3 입력 전극(IE3)은 데이터 라인(DL)으로부터 분기되어 형성될 수 있다. 도 5에서는 제1 및 제3 입력 전극(IE1, IE3)이 일체로 형성된 구조를 도시하였다. 그러나, 본 발명은 이에 한정되지는 않는다.

각 화소(PX)는 제3 트랜지스터(TR3)의 제3 출력 전극(OE3)으로부터 연장되어 스토리지 라인(STL)과 마주하는 제2 스토리지 전극(STE2)을 더 포함한다. 제2 스토리지 전극(STE2)은 스토리지 라인(STL)과 마주하여 제2 스토리지 커패시터(Cst2)를 형성한다.

또한, 제2 스토리지 전극(STE2)은 제2 화소 전극(PXE2)과 중첩하여 배치되고, 제2 콘택홀(CNT2)을 통해 제1 화소 전극(PXE1)과 전기적으로 연결된다. 제2 스토리지 전극(STE2)은 제3 출력 전극(OE3)으로부터 연장되므로, 제3 출력 전극(OE3)은 제2 스토리지 전극(STE2) 및 제2 콘택홀(CNT2)을 통해 제2 화소 전극(PXE2)과 전기적으로 연결될 수 있다.

도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 마주하는 제2 기판(DS2), 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 개재된 액정층(LCL)을 포함한다.

제1 기판(DS1)은 제1 베이스 기판(BS1), 복수 개의 게이트 라인(GL), 복수 개의 데이터 라인(DL), 복수 개의 스토리지 라인(STL), 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3), 및 복수 개의 화소(PX)를 포함한다.

제1 베이스 기판(BS1)은 유리 기판으로 이루어지거나, 또는 광 투과 특성 및 플렉서블 특성을 갖는 플라스틱 기판으로 이루어질 수 있다. 복수 개의 게이트 라인(GL), 복수 개의 데이터 라인(DL)에 의해서 복수 개의 화소 영역이 정의되고, 복수 개의 화소 영역에는 복수 개의 화소(PX)가 각각 배치된다. 여기서, 복수 개의 데이터 라인(DL)은 제1 방향(DR1)으로 연장되고, 복수 개의 게이트 라인(GL)은 제2 방향(DR2)으로 연장되고, 복수 개의 스토리지 라인(STL)은 게이트 라인들(GL)과 평행하게 제2 방향(DR2)으로 연장될 수 있다.

제1 베이스 기판(BS1)의 일면 상에는 게이트 라인들(GL), 게이트 전극부(GEP) 및 스토리지 라인들(STL)이 배치된다. 게이트 라인(GL), 게이트 전극부(GEP) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. 게이트 라인(GL), 게이트 전극부(GEP) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.

도면에 도시하지는 않았지만, 제1 베이스 기판(BS1)의 일면 상에는 제1 내지 제3 트랜지스터(TR1~TR3)의 제어 전극들이 형성될 수 있다. 제어 전극들은 상기 게이트 라인들(GL) 중 해당 게이트 라인으로부터 분기되어 형성될 수 있다.

제1 베이스 기판(BS1)의 일면 상에는 게이트 라인(GL), 게이트 전극부(GEP) 및 스토리지 라인(STL)을 커버하는 제1 절연층(IL1)이 배치된다. 제1 절연층(IL1)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 무기물은 예컨대 실리콘 나이트라이드과 실리콘 옥사이드 중 어느 하나일 수 있다. 제1 절연층(IL1)은 복수 개의 무기물층이 순차적으로 적층된 다층 구조를 가질 수도 있다. 복수 개의 무기물층은 서로 다른 무기물로 이루어질 수 있다.

제1 절연층(IL1) 상에는 복수 개의 데이터 라인(DL)이 배치된다. 복수 개의 데이터 라인(DL)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 이격되어 배열된다. 서로 인접하는 두 개의 데이터 라인(DL) 사이에는 제1 화소 전극(PXE1), 제2 화소 전극(PX2), 제1 화소 회로(PXC1) 및 제2 화소 회로(PXC2)가 배치된다.

도면에 도시하지는 않았지만, 제1 절연층(IL1) 상에는 제1 내지 제3 입력 전극(IE1, IE2, IE3), 및 제1 내지 제3 출력 전극(OE1, OE2, OE3)이 더 배치된다. 제1 절연층(IL1) 상에는 제1 내지 제3 트랜지스터(TR1, TR2, TR3)의 활성층들이 더 배치될 수 있다. 활성층은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다. 반도체층은 아몰포스 실리콘, 폴리 실리콘, 또는 금속 산화물 반도체 중 어느 하나를 포함할 수 있다.

제1 절연층(IL1) 상에는 복수 개의 데이터 라인(DL)을 커버하는 제2 절연층(IL2) 및 제3 절연층(IL3)이 순차적으로 배치된다. 제2 절연층(IL2)은 무기물을 포함하고, 제3 절연층(IL3)은 유기물을 포함할 수 있다. 제3 절연층(IL3)은 평탄면을 제공할 수 있다.

제3 절연층(IL3) 상에는 제1 및 제2 화소 전극(PXE1, PXE2)이 배치된다. 제1 화소 전극(PXE1)은 제1 트랜지스터(TR1)의 제1 출력 전극(OE1)에 전기적으로 연결되고, 제2 화소 전극(PXE2)은 제3 트랜지스터(TR3)의 제3 출력 전극(OE2)에 전기적으로 연결된다. 제2 및 제3 절연층(IL2, IL3)에는 제1 및 제2 콘택홀(CNT1), 제1 및 제2 브릿지홀(BRH1, BRH2)이 형성될 수 있다. 제1 화소 전극(PXE1)은 제1 콘택홀(CNT1)을 통해 제1 스토리지 전극(STE1)에 접속되어 제1 트랜지스터(TR1)의 제1 출력 전극(OE1)에 전기적으로 연결된다. 제2 화소 전극(PXE2)은 제2 콘택홀(CNT2)을 통해 제2 스토리지 전극(STE2)에 접속되어 제3 트랜지스터(TR3)의 제3 출력 전극(OE3)에 전기적으로 연결된다.

제2 기판(DS2)은 제2 베이스 기판(BS2), 블랙 매트릭스층(BML), 컬러 필터층(CFL), 오버 코팅층(OCL) 및 공통 전극층(CEL)을 포함한다. 제2 베이스 기판(BS2)은 제1 베이스 기판(BS1)과 마주하도록 배치된다. 제2 베이스 기판(BS2)은 유리 기판으로 이루어지거나, 또는 광 투과 특성 및 플렉서블 특성을 갖는 플라스틱 기판으로 이루어질 수 있다.

제2 베이스 기판(BS1) 상에는 차광성을 갖는 유기 물질 또는 금속 물질로 이루어진 블랙 매트릭스층(BML)이 형성된다. 블랙 매트릭스층(BML)은 제1 기판(DS1)의 제1 및 제2 화소 영역(PXA1, PXA2)을 제외한 영역(즉, 비화소 영역)에 대응하도록 배치될 수 있다. 제1 및 제2 화소 영역(PXA1, PXA2)은 제1 및 제2 화소 전극(PXE1, PXE2)이 각각 제공되어, 실질적으로 액정 분자들이 제어되는 영역이며, 비화소 영역은 실질적으로 액정이 제어되지 않는 영역이다.

액정 제어력이 미치지 못하는 영역에서는 빛샘이 발생할 수 있으므로, 이러한 빛샘을 차단하기 위하여 블랙 매트릭스층(BML)이 제공된다.

컬러 필터층(CFL)은 제1 및 제2 화소 영역(PXA1, PXA2)에 대응하여 배치될 수 있고, 블랙 매트릭스층(BML)과 일부분 중첩할 수 있다. 컬러 필터층(CFL)은 레드, 그린 및 블루 컬러 필터들을 포함할 수 있다. 도 6에서는 컬러 필터층(CFL)이 제2 기판(DS2)에 구비되는 구조를 도시하였으나, 이에 한정되지 않으며, 컬러 필터층(CFL)은 제1 기판(DS1)에 구비될 수도 있다.

오버 코팅층(OCL)은 블랙 매트릭스층(BML)과 컬러 필터층(CFL)을 커버하도록 제공된다. 오버 코팅층(OCL)은 블랙 매트릭스층(BML)과 컬러 필터층(CFL) 사이의 단차를 제거하기 위하여 평탄면을 제공한다. 오버 코팅층(OCL) 위로는 공통 전극층(CEL)이 제공된다. 공통 전극층(CEL)은 투명한 전극 물질을 포함할 수 있다.

제1 기판(DS1)과 제2 기판(DS2) 사이에는 액정층(LCL)이 개재된다. 공통 전극층(CEL), 액정층(LCL) 및 제1 화소 전극(PXE1)에 의해서 제1 액정 커패시터(Clc1)가 형성되고, 공통 전극층(CEL), 액정층(LCL) 및 제2 화소 전극(PXE2)에 의해서 제2 액정 커패시터(Clc2)가 형성된다.

제1 내지 제3 트랜지스터(TR1, TR2, TR3)가 턴-온되면, 제1 액정 커패시터(Clc1)에는 제1 화소 전압이 충전되고, 제2 액정 커패시터(Clc2)에는 제2 화소 전압이 충전된다. 제2 트랜지스터(TR2)에 의한 전압 분배에 의해서 제1 화소 전압은 제2 화소 전압보다 다운된다. 제1 및 제2 액정 커패시터(Clc1, Clc2))에 공통으로 연결되는 공통 전극층(CEL)에는 공통 전압(Vcom, 도 3에 도시됨)이 인가되므로, 실질적으로 제1 및 제2 화소 전극(PXE1, PXE2)의 전위가 서로 달라지는 것이다. 따라서, 이하, 설명의 편의를 위하여, 제1 화소 전극(PXE1)의 전위를 제1 화소 전압이라 지칭하고, 제2 화소 전극(PXE2)의 전위를 제2 화소 전압이라 지칭한다.

도 7은 도 5에 도시된 화소 전극층을 나타낸 평면도이고, 도 8a 및 도 8b는 도 7의 Ⅱ 및 Ⅲ 부분의 확대도이다.

도 5, 도 6, 도 7, 도 8a 및 도 8b를 참조하면, 제1 화소 전극(PXE1)은 제1 화소 영역(PXA1)을 복수의 도메인으로 분할하기 위한 제1 줄기부(T1) 및 제1 줄기부(T1)로부터 방사형으로 연장된 복수 개의 제1 가지부들(B1)을 포함한다. 제1 줄기부(T1)는 제1 방향으로 연장된 제1 세로 줄기부(VT1) 및 제2 방향으로 연장된 제1 가로 줄기부(HT1)를 포함할 수 있다. 제1 줄기부(T1)는 제1 세로 줄기부(VT1) 및 제1 가로 줄기부(HT1)에 의해서 십자 형상으로 제공되며, 이 경우, 제1 화소영역(PXA1)은 4개의 도메인으로 구획될 수 있다.

복수의 제1 가지부들(B1)은 제1 줄기부(T1)에 의해서 구획된 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 본 발명의 일 예로, 제1 가지부들(B1)은 제1 줄기부(T1)에 대해서 대략 45° 각도를 이루는 방향으로 연장될 수 있다. 제1 가지부들(B1)에 있어서, 서로 인접한 제1 가지부들(B1)은 마이크로미터 단위의 거리로 이격되어 다수의 제1 미세 슬릿(US1)을 형성한다. 다수의 제1 미세 슬릿(US1)에 의해서 액정층(LCL)의 액정 분자들은 도메인별로 서로 다른 방향으로 프리틸트된다.

본 발명의 일 예로, 제1 화소 영역(PXA1)은 제1 줄기부(T1)에 의해서 제1 내지 제4 도메인(DM1~DM4)으로 구분된다. 제1 가지부들(B1)은 제1 내지 제4 도메인(DM1~DM4)에 각각 배치된 제1 내지 제4 서브 가지부(SB1~SB4)를 포함할 수 있다.

제1 서브 가지부(SB1)은 제1 도메인(DM1)에서 제1 방향(DR1)과 반대하는 제3 방향(DR3) 및 제2 방향(DR2)과 반대하는 제4 방향(DR4)의 벡터합에 대응하는 제5 방향(DR5)으로 연장된다. 제2 서브 가지부(SB2)는 제2 도메인(DM2)에서 제3 방향(DR3) 및 제2 방향(DR2)의 벡터합에 대응하는 제6 방향(DR6)으로 연장된다. 제3 서브 가지부(SB3)는 제3 도메인(DM3)에서 제4 방향(DR4) 및 제1 방향(DR1)의 벡터합에 대응하는 제7 방향(DR7)으로 연장된다. 제4 서브 가지부(SB4)는 제4 도메인(DM4)에서 제1 방향(DR1) 및 제2 방향(DR2)의 벡터합에 대응하는 제8 방향(DR8)으로 연장된다.

본 발명에 따른 화소(PX)는 화소 전극바(PXB)를 더 포함한다. 화소 전극바(PXB)는 제1 화소 전극(PXE1)로부터 분기되어 제1 방향(DR1)으로 연장되고, 상기 제1 및 제2 화소 전극(PXE1, PXE2)과 인접하여 배치된다. 화소 전극바(PXB)는 제1 화소 전극(PXE1)과 일체로 형성되어 제1 화소 전극(PXE1)과 전기적으로 연결된다. 따라서, 화소 전극바(PXB)는 제1 화소 전극(PXE1)을 통해 제1 화소 전압을 수신한다.

화소 전극바(PXB)는 제1 줄기부(T1)로부터 분기될 수 있다. 특히, 화소 전극바(PXB)는 제1 줄기부(T1) 중 제1 가로 줄기부(HT1)로부터 분기될 수 있다. 본 발명의 일 예로, 화소 전극바(PXB)는 제1 가로 줄기부(HT1)의 제1 단부로부터 분기되는 제1 화소 전극바(PXB1), 및 제1 가로 줄기부(HT1)의 제2 단부로부터 분기되는 제2 화소 전극바(PXB2)를 포함할 수 있다.

제1 및 제2 화소 전극바(PXB1, PXB2) 각각은 인접하는 데이터 라인(DL)과 중첩하여 배치될 수 있다. 제1 및 제2 화소 전극바(PXB1, PXB2) 각각은 비화소 영역 내에 배치될 수 있다.

도 4에 도시된 바와 같이, 제1 화소 전극(PXE1)은 저전압 범위(이하, 제1 전압 범위)에서 블랙 계조를 유지한다. 즉, 제1 전압 범위(VR1)에 있는 데이터 전압이 입력되는 경우, 제1 액정 커패시터(Clc1)에 충전되는 제1 화소 전압은 대략 0V로 유지될 수 있다. 즉, 제1 화소 전극(PXE1)은 공통 전극층(CEL)의 공통 전압(Vcom)과 거의 동일한 전압 레벨을 가질 수 있다.

본 발명의 일 예로, 제1 전압 범위(VR1)는 0V 내지 3V의 전압 범위일 수 있다.

제1 및 제2 화소 전극바(PXB1, PXB2)은 제1 화소 전극(PXE1)과 전기적으로 연결되므로, 제1 전압 범위(VR1)에서 제1 및 제2 화소 전극바(PXB1, PXB2) 역시 공통 전극층(CEL)의 공통 전압(Vcom)과 거의 동일한 전압 레벨을 가질 수 있다. 따라서, 제1 화소 전극바(PXB1)와 공통 전극층(CEL) 사이 및 제2 화소 전극바(PXB2)와 공통 전극층(CEL) 사이에는 무전계 영역이 형성될 수 있다. 그로 인해, 제1 화소 전극바와 공통 전극층 사이 및 제2 화소 전극바(PXB2)와 공통 전극층(CEL) 사이의 액정 분자들은 수직으로 배열되어 광을 차단할 수 있다. 즉, 제1 전압 범위에서 제1 및 제2 화소 전극바(PXB1, PXB2)은 광을 차단하는 역할을 수행할 수 있다.

따라서, 저계조 영역에서 제1 및 제2 화소 영역(PXE1, PXE2)의 가장 자리 부분에서 발생할 수 있는 빛샘 현상 등이 제1 및 제2 화소 전극바(PXB1, PXB2)에 의해서 감소될 수 있다.

제2 화소 전극(PXE2)은 제2 화소 영역(PXA2)을 복수의 도메인으로 분할하기 위한 제2 줄기부(T2) 및 제2 줄기부(T2)로부터 방사형으로 연장된 복수의 제2 가지부들(B2)을 포함한다. 제2 줄기부(T2)는 제1 방향(DR1)으로 연장된 제2 세로 줄기부(VT2) 및 제2 방향(DR2)으로 연장된 제2 가로 줄기부(HT2)를 포함할 수 있다. 제2 줄기부(T2)는 제2 세로 줄기부(VT2) 및 제2 가로 줄기부(HT2)에 의해서 십자 형상으로 제공되며, 이 경우, 제2 화소 영역(PXA2)은 4개의 도메인으로 구획될 수 있다.

복수의 제2 가지부들(B2)은 제2 줄기부(T2)에 의해서 구획된 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 본 발명의 일 예로, 제2 가지부들(B2)은 제2 줄기부(T2)에 대해서 대략 45°각도를 이루는 방향으로 연장될 수 있다. 제2 가지부들(B2)에 있어서, 서로 인접한 제2 가지부들(B2)은 마이크로미터 단위의 거리로 이격되어 다수의 제2 미세 슬릿(US2)을 형성한다. 다수의 제2 미세 슬릿(US2)에 의해서 액정층(LCL)의 액정 분자들은 도메인별로 서로 다른 방향으로 프리틸트된다.

본 발명의 일 예로, 제2 화소 영역(PXA2)은 제2 줄기부(T2)에 의해서 제5 내지 제8 도메인(DM5~DM8)으로 구분된다. 제2 가지부들(B2)은 제5 내지 제8 도메인(DM5~DM8)에 각각 배치된 제5 내지 제8 서브 가지부(SB5~SB8)를 포함할 수 있다.

제5 서브 가지부(SB5)은 제5 도메인(DM5)에서 제5 방향(DR5)으로 연장되고, 제6 서브 가지부(SB6)는 제6 도메인(DM6)에서 제6 방향(DR6)으로 연장된다. 제5 방향(DR5)은 제4 방향(DR4)에 대해서 +45°각도로 기울어진 방향이고, 제6 방향(DR6)은 제2 방향(DR2)에 대해서 +45°각도로 기울어진 방향이다.

제7 서브 가지부(SB7)는 제7 도메인(DM7)에서 제7 방향(DR7)으로 연장되고, 제8 서브 가지부(SB8)는 제8 도메인(DM8)에서 제8 방향(DR8)으로 연장된다. 제7 방향(DR7)은 제4 방향(DR4)에 대해서 -45°각도로 기울어진 방향이고, 제8 방향(DR4)은 제2 방향(DR2)에 대해서 -45°각도로 기울어진 방향이다.

도 7, 도 8a 및 도 8b를 참조하면, 각 화소(PX)는 화소 전극바(PXB)로부터 돌출된 복수 개의 돌출부를 더 포함한다.

복수 개의 돌출부는 제1 돌출부들 및 제2 돌출부들을 포함할 수 있다. 본 발명의 일 예로, 제1 돌출부들은 제1 화소 전극바(PXB1)로부터 돌출된 제1 및 제2 서브 돌출부들(SPP1, SPP2)을 포함하고, 제2 돌출부는 제2 화소 전극바(PXB2)로부터 돌출된 제3 및 제4 서브 돌출부들(SPP3, SPP4)을 포함한다.

제1 서브 돌출부들(SPP1)은 제2 화소 전극(PXE2)의 제5 서브 가지부들(SB5)에 인접하고, 제1 화소 전극바(PXB1)로부터 제5 서브 가지부들(SB5) 측으로 돌출된다. 제2 서브 돌출부들(SPP2)은 제2 화소 전극(PXE2)의 제7 서브 가지부들(SB7)에 인접하고, 제1 화소 전극바(PXB1)로부터 제7 서브 가지부들(SB7) 측으로 돌출된다. 제1 서브 돌출부들(SPP1) 각각은 제2 가로 줄기부(HT2)와 나란한 가상선(VL)을 기준으로 제1 화소 전극바(PXB1)로부터 +45°각도로 기울어져 돌출될 수 있고, 제2 서브 돌출부들(SPP2) 각각은 가상선(VL)을 제1 화소 전극바(PXB1)로부터 -45°각도로 기울어져 돌출될 수 있다.

제1 및 제2 서브 돌출부(SPP1, SPP2)들 각각의 기울림 각도는 제5 및 제7 서브 가지부들(SB5, SB7)의 기울림 각도에 따라 달라진다. 본 발명의 일 예로, 제1 및 제2 서브 돌출부(SPP1, SPP2)들 각각의 기울림 각도는 제5 및 제7 서브 가지부들(SB5, SB7)의 기울림 각도에 각각 대응하도록 형성될 수 있다.

제1 서브 돌출부들(SPP1) 각각의 단면(ES1)은 제5 서브 가지부들(SB5) 각각의 단면(EES1)과 마주하도록 배치되고, 제2 서브 돌출부들(SPP2) 각각의 단면(ES2)은 제7 서브 가지부들(SB7) 각각의 단면(EES2)과 마주하도록 배치된다. 즉, 제1 및 제2 서브 돌출부들(SPP1, SPP2)은 제5 및 제7 서브 가지부들(SB5, SB7)과 정렬되게 배치될 수 있다.

제3 서브 돌출부(SPP3)는 제2 화소 전극(PXE2)의 제6 서브 가지부들(SB6)에 인접하고, 제2 화소 전극바(PXB2)로부터 제6 서브 가지부들(SB6) 측으로 돌출된다. 제4 서브 돌출부(SPP4)는 제2 화소 전극(PXE2)의 제8 서브 가지부들(SB8)에 인접하고, 제2 화소 전극바(PXB2)로부터 제8 서브 가지부들(SB8) 측으로 돌출된다. 제3 서브 돌출부(SPP3)는 제2 가로 줄기부(HT2)와 나란한 가상선(VL)을 기준으로 제2 화소 전극바(PXB2)로부터 +45°각도로 기울어져 돌출될 수 있고, 제4 서브 돌출부(SPP4)는 가상선(VL)을 제2 화소 전극바(PXB2)로부터 -45°각도로 기울어져 돌출될 수 있다.

제3 및 제4 서브 돌출부(SPP3, SPP4)들 각각의 기울림 각도는 제6 및 제8 서브 가지부들(SB6, SB8)의 기울림 각도에 따라 달라진다. 본 발명의 일 예로, 제3 및 제4 서브 돌출부(SPP3, SPP4)들 각각의 기울림 각도는 제6 및 제8 서브 가지부들(SB6, SB8)의 기울림 각도에 각각 대응하도록 형성될 수 있다.

제3 서브 돌출부들(SPP3) 각각의 단면(ES3)은 제6 서브 가지부들(SB6) 각각의 단면(EES3)과 마주하도록 배치되고, 제4 서브 돌출부들(SPP4) 각각의 단면(ES4)은 제8 서브 가지부들(SB8) 각각의 단면(EES4)과 각각 마주하도록 배치된다. 즉, 제3 및 제4 서브 돌출부들(SPP3, SPP4)은 제6 및 제8 서브 가지부들(SB6, SB8)과 정렬되게 배치될 수 있다.

도 9는 본 발명의 다른 실시예에 따른 화소 전극바를 나타낸 평면도이고, 도 10a 및 10b는 도 9의 Ⅳ 및 Ⅴ 부분 각각의 확대도이다.

도 9, 도 10a 및 도 10b를 참조하면, 제1 화소 전극바(PXB1)의 제1 및 제2 서브 돌출부들(SPP1, SPP2)은 제1 및 제3 방향(DR1, DR3) 중 어느 한 방향으로 쉬프트된다. 따라서, 제1 및 제2 서브 돌출부들(SPP1, SPP2)은 제5 및 제7 서브 가지부들(SB5, SB7)과 각각 엇갈리게 배치된다.

제1 서브 돌출부들(SPP1) 각각의 단면(ES1)은 제5 서브 가지부들(SB5) 각각의 단면(EES1)과 부분적으로 마주하도록 배치되고, 제2 서브 돌출부들(SPP2) 각각의 단면(ES2)은 제7 서브 가지부들(SB7) 각각의 단면(EES2)과 부분적으로 마주하도록 배치된다. 즉, 제1 서브 돌출부들(SPP1)은 제5 서브 가지부들(SB5)과 엇갈리게 배치되고, 제2 서브 돌출부들(SPP2)은 제7 서브 가지부들(SB7)과 엇갈리게 배치된다.

제2 화소 전극바(PXB2)의 제3 및 제4 서브 돌출부들(SPP3, SPP4)는 제1 및 제3 방향(DR1, DR3) 중 어느 한 방향으로 쉬프트된다. 따라서, 제3 및 제4 서브 돌출부들(SPP3, SPP4)는 제6 및 제8 서브 가지부들(SB6, SB8)과 각각 엇갈리게 배치된다.

제3 서브 돌출부들(SPP3) 각각의 단면(ES3)은 제6 서브 가지부들(SB6) 각각의 단면(EES3)과 부분적으로 마주하도록 배치되고, 제4 서브 돌출부들(SPP4) 각각의 단면(ES4)은 제8 서브 가지부들(SB8) 각각의 단면(EES4)과 부분적으로 마주하도록 배치된다. 즉, 제3 서브 돌출부들(SPP3)은 제6 서브 가지부들(SB6)과 엇갈리게 배치되고, 제4 서브 돌출부들(SPP4)은 제8 서브 가지부들(SB8)과 엇갈리게 배치된다.

도 9, 도 10a 및 도 10b에서는 제1 내지 제4 서브 돌출부들(SPP1~SPP4)이 제3 방향(DR3)으로 쉬프트된 구조를 도시하였으나, 이에 한정되지 않는다. 즉, 제1 및 제2 서브 돌출부들(SPP1, SPP2)이 제1 방향(DR1)으로 쉬프트되고, 제3 및 제4 서브 돌출부들(SPP3, SPP4)이 제3 방향(DR3)으로 쉬프트될 수 있다.

도 11a는 쉴딩 전극이 배치된 구조에서의 액정 배열의 시뮬레이션 결과를 나타낸 도면이고, 도 11b는 본 발명에 따른 화소 전극바가 배치된 구조에서의 액정 배열의 시뮬레이션 결과를 나타낸 도면이다.

도 11a를 참조하면, 쉴딩 전극이 제2 화소 전극에 인접하여 배치된다. 쉴딩 전극에는 공통 전압이 인가되어 쉴딩 전극과 공통 전극층 사이에 무전계 영역이 형성된다. 따라서, 쉴딩 전극은 비화소 영역에서 프린지 필드에 의한 액정 오배향으로 빛샘이 발생하는 것을 방지한다. 즉, 쉴딩 전극이 형성된 영역은 무전계 영역으로 액정이 배향하지 못하여 비투과부(NTA)로 작용한다.

도 4 및 도 11b를 참조하면, 화소 전극바(PXB)는 제2 화소 전극(PXE2)에 인접하여 배치되고, 제1 화소 전극(PXE1)에 전기적으로 연결된다. 따라서, 화소 전극바(PXB)는 제1 전압 범위(VR1)에서는 쉴딩 전극과 마찬가지로 공통 전압(Vcom)에 대응하는 크기의 전압을 수신하므로, 무전계 영역을 형성한다. 따라서, 제1 전압 범위(VR1)에서 화소 전극바(PXB)는 비투과부로 작용한다.

그러나, 제2 전압 범위(VR2)에서 화소 전극바(PXB)는 공통 전압(Vcom)과 다른 전압을 수신한다. 따라사, 화소 전극바(PXB)와 제2 화소 전극(PXE2) 사이에 전계가 형성하고, 제2 화소 전극(PXE2)의 액정 제어력을 증가시키는 역할을 수행한다. 따라서, 화소 전극바(PXB)가 형성된 영역은 제2 전압 범위(VR2)에서 투과부(TA)로 작용한다.

구체적으로, 제2 화소 전극(PXE2)의 제2 가지부들(B2)과 화소 전극바(PXB)의 돌출부들(SPP1~SPP4)이 맞닿는 영역에서, 액정 분자들은 제2 화소 영역(SPA2) 내에서와 유사한 형태로 배열된다. 이로써, 제2 서브 화소(PX_S2)의 액정 제어력이 미치는 영역이 화소 전극바(PXB)가 형성된 영역까지 확장되면서, 제2 서브 화소(PX_S2)의 투과율을 향상될 수 있다.

도 12는 본 발명의 다른 실시예에 따른 화소 전극바를 나타낸 평면도이다. 도 13a 및 도 13b는 도 12의 Ⅵ 및 Ⅶ 부분을 각각의 확대도이다.

도 12, 도 13a 및 도 13b를 참조하면, 복수 개의 돌출부는 제3 돌출부들 및 제4 돌출부들을 더 포함할 수 있다. 본 발명의 일 예로, 제3 돌출부들은 제1 화소 전극바(PXB1)로부터 돌출된 제5 및 제6 서브 돌출부들(SPP5, SPP6)을 포함하고, 제4 돌출부는 제2 화소 전극바(PXB2)로부터 돌출된 제7 및 제8 서브 돌출부들(SPP7, SPP8)을 포함한다.

제5 서브 돌출부들(SPP5)은 제1 화소 전극(PXE1)의 제1 서브 가지부들(SB1)에 인접하고, 제1 화소 전극바(PXB1)로부터 제1 서브 가지부들(SB1) 측으로 돌출된다. 제6 서브 돌출부들(SPP6)은 제1 화소 전극(PXE1)의 제3 서브 가지부들(SB3)에 인접하고, 제1 화소 전극바(PXB1)로부터 제3 서브 가지부들(SB3) 측으로 돌출된다. 제5 서브 돌출부들(SPP5)은 제1 가로 줄기부(HT1)와 나란한 가상선(VL)을 기준으로 제1 화소 전극바(PXB1)로부터 +45°각도로 기울어져 돌출될 수 있고, 제6 서브 돌출부들(SPP6)은 가상선(VL)을 제1 화소 전극바(PXB1)로부터 -45°각도로 기울어져 돌출될 수 있다.

제7 서브 돌출부들(SPP7)은 제1 화소 전극(PXE1)의 제2 서브 가지부들(SB2)에 인접하고, 제2 화소 전극바(PXB2)로부터 제2 서브 가지부들(SB2) 측으로 돌출되고, 제8 서브 돌출부(SPP8)는 제1 화소 전극(PXE1)의 제4 서브 가지부들(SB4)에 인접하고, 제2 화소 전극바(PXB2)로부터 제4 서브 가지부들(SB4) 측으로 돌출된다. 제7 서브 돌출부들(SPP7)는 제1 가로 줄기부(HT1)와 나란한 가상선(VL)을 기준으로 제2 화소 전극바(PXB2)로부터 +45°각도로 기울어져 돌출될 수 있고, 제8 서브 돌출부들(SPP8)는 가상선을 제2 화소 전극바(PXB2)로부터 -45°각도로기울어져 돌출될 수 있다.

여기서, 제5 및 제6 서브 돌출부들(SPP5, SPP6) 각각의 돌출 길이(LT1)는 제1 및 제2 서브 돌출부들(SPP1, SPP2) 각각의 돌출 길이(LT2)보다 짧을 수 있다. 또한, 제7 및 제8 서브 돌출부들(SPP7, SPP8) 각각의 돌출 길이는 제3 및 제4 서브 돌출부들(SPP3, SPP4) 각각의 돌출 길이보다 짧을 수 있다.

일반적으로, 제1 화소 영역(PXA1)은 제2 화소 영역(PXA2)보다 대략 2배 정도의 면적을 가지며, 설계 상 제1 화소 영역(PXA1)에는 제5 내지 제8 서브 돌출부들(SPP5~SPP8)를 형성할 공간이 제2 화소 영역(PXA2)보다 부족할 수 있다. 따라서, 제5 내지 제8 서브 돌출부(SPP5~SPP8)는 제1 내지 제4 서브 돌출부(SPP1~SPP4)보다 작은 사이즈로 형성될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

DD: 표시장치 DP: 표시패널
100: 게이트 구동회로 200: 데이터 구동회로
210: 데이터 구동부 220: 연성회로기판
DS1: 제1 기판 DS2: 제2 기판
LCL: 액정층 DL: 데이터 라인
GL: 게이트 라인 PXE1, PXE2: 제1 및 제2 화소 전극
PXB1, PXB2: 제1 및 제2 화소 전극바

Claims

제1 방향으로 연장된 데이터 라인;
제2 방향으로 연장된 게이트 라인;
상기 데이터 라인 및 상기 게이트 라인에 연결된 제1 화소 회로;
상기 제1 화소 회로에 연결된 제1 화소 전극;
상기 데이터 라인 및 상기 게이트 라인에 전기적으로 연결된 제2 화소 회로;
상기 제1 화소 전극과 상기 제1 방향으로 인접하여 배치되고, 상기 제1 화소 회로에 연결되어 상기 제1 화소 전극에 인가된 전압보다 높은 전압을 인가받는 제2 화소 영역에 배치되는 제2 화소 전극; 및
상기 제1 화소 전극으로부터 분기되어 상기 제1 방향으로 상기 게이트 라인을 교차하여 연장되며, 상기 제2 화소 전극과 상기 데이터 라인 사이에 배치되는 제1 화소 전극바를 포함하는 표시장치.
제1항에 있어서, 상기 제1 화소 전극은,
상기 제1 방향으로 연장된 제1 세로 줄기부와 상기 제2 방향으로 연장된 제1 가로 줄기부를 포함하는 제1 줄기부; 및
상기 제1 줄기부로부터 방사형으로 연장된 복수개의 제1 가지부를 포함하며,
상기 제2 화소 전극은,
상기 제1 방향으로 연장된 제2 세로 줄기부와 상기 제2 방향으로 연장된 제2 가로 줄기부를 포함하는 제2 줄기부; 및
상기 제2 줄기부로부터 방사형으로 연장된 복수 개의 제2 가지부를 포함하는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 제1 화소 전극바는,
상기 제2 방향으로 연장된 상기 제1 가로 줄기부로부터 상기 제1 방향으로 연장되는 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 제1 화소 전극바는,
상기 제1 가로 줄기부의 제1 단부로부터 연장된 것을 특징으로 하는 표시장치.
제4항에 있어서,
상기 제1 가로 줄기부의 제2 단부로부터 연장된 제2 화소 전극바를 포함하는 더 포함하는 것을 특징으로 하는 표시장치.
제5항에 있어서,
상기 제1 화소 전극바의 일부분으로부터 상기 제2 화소 전극의 상기 제2 가지부들 측으로 돌출된 복수 개의 제1 돌출부를 더 포함하는 것을 특징으로 하는 표시장치.
제6항에 있어서, 상기 제2 가지부들은 상기 제2 줄기부로부터 제1 각도로 기울어져 연장되고,
상기 제1 돌출부들은 상기 제1 화소 전극바로부터 제2 각도로 기울어져 돌출된 것을 특징으로 하는 표시장치.
제7항에 있어서, 상기 제1 및 제2 각도의 절대 크기는 서로 동일한 것을 특징으로 하는 표시장치.
제7항에 있어서, 상기 제2 가지부들은,
상기 제1 돌출부들의 단면과 마주하는 단면을 갖는 하나 이상의 서브 가지부를 포함하는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 제2 화소 전극바는,
상기 제1 가로 줄기부로부터 상기 제1 방향으로 연장되는 것을 특징으로 하는 표시장치.
제10항에 있어서,
상기 제2 화소 전극바의 일부분으로부터 상기 제2 화소 전극의 상기 제2 가지부들 측으로 돌출된 복수 개의 제2 돌출부를 더 포함하는 것을 특징으로 하는 표시장치.
제1 방향으로 연장된 데이터 라인;
제2 방향으로 연장된 게이트 라인;
상기 데이터 라인 및 상기 게이트 라인에 연결된 제1 화소 회로;
상기 제1 방향으로 연장된 제1 세로 줄기부와 상기 제2 방향으로 연장된 제1 가로 줄기부를 포함하는 제1 줄기부 및 상기 제1 줄기부로부터 방사형으로 연장된 복수개의 제1 가지부를 포함하고, 상기 제1 화소 회로에 연결된 제1 화소 전극;
상기 데이터 라인 및 상기 게이트 라인에 연결된 제2 화소 회로;
상기 제1 방향으로 연장된 제2 세로 줄기부와 상기 제2 방향으로 연장된 제2 가로 줄기부를 포함하는 제2 줄기부 및 상기 제2 줄기부로부터 방사형으로 연장된 복수개의 제2 가지부를 포함하고, 상기 제2 화소 회로에 연결되어 상기 제1 화소 전극에 인가된 전압보다 높은 전압을 인가 받는 제2 화소 전극;
상기 제1 화소 전극으로부터 분기되어 상기 제1 방향으로 연장되고, 상기 제2 화소 전극과 상기 데이터 라인 사이에 배치되는 제1 화소 전극바; 및
상기 제1 화소 전극바의 일부분으로부터 상기 제2 화소 전극의 상기 제2 가지부들 측으로 돌출된 복수 개의 제1 돌출부를 포함하는 표시장치.
제12항에 있어서, 상기 제1 화소 전극바는,
상기 제2 방향으로 연장된 상기 제1 가로 줄기부로부터 상기 제1 방향으로 연장되는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 제1 화소 전극바는,
상기 제1 가로 줄기부의 제1 단부로부터 연장된 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 제1 가로 줄기부의 제2 단부로부터 연장된 제2 화소 전극바를 더 포함하는 것을 특징으로 하는 표시장치.
제15항에 있어서, 상기 제2 가지부들은 상기 제2 줄기부로부터 제1 각도로 기울어져 연장되고,
상기 제1 돌출부들은 상기 제1 화소 전극바로부터 제2 각도로 기울어져 돌출된 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 제1 및 제2 각도의 절대 크기는 서로 동일한 것을 특징으로 하는 표시장치.
제17항에 있어서, 상기 제2 가지부들은,
상기 제1 돌출부들의 단면과 마주하는 단면을 갖는 하나 이상의 서브 가지부를 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 제2 화소 전극바는,
상기 제1 가로 줄기부로부터 상기 제1 방향으로 연장되는 것을 특징으로 하는 표시장치.
제19항에 있어서, 상기 제2 화소 전극바의 일부분으로부터 상기 제2 화소 전극의 상기 제2 가지부들 측으로 돌출된 복수 개의 제2 돌출부를 더 포함하는 것을 특징으로 하는 표시장치.